JPH0658892B2 - Semiconductor wafer - Google Patents
Semiconductor waferInfo
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- JPH0658892B2 JPH0658892B2 JP62064588A JP6458887A JPH0658892B2 JP H0658892 B2 JPH0658892 B2 JP H0658892B2 JP 62064588 A JP62064588 A JP 62064588A JP 6458887 A JP6458887 A JP 6458887A JP H0658892 B2 JPH0658892 B2 JP H0658892B2
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、シリコン(Si)基板上に良好なインジウム・リ
ン（InP）結晶を成長させて得られる結晶層の評価を容
易にし、更にその結果、得られたInP結晶によるデバイ
ス（例えば、電界効果トランジスタ等々）の高性能化、
あるいは三次元回路素子のように下層Ｓｉデバイスと上
層InPデバイスの層間絶縁を行なう為の半導体ウェハ構
造に関するものである。DETAILED DESCRIPTION OF THE INVENTION <Field of Industrial Application> The present invention facilitates the evaluation of a crystal layer obtained by growing a good indium phosphorus (InP) crystal on a silicon (Si) substrate, and further, As a result, high performance of the device (for example, field effect transistor etc.) by the obtained InP crystal,
Alternatively, the present invention relates to a semiconductor wafer structure for performing interlayer insulation between a lower Si device and an upper InP device like a three-dimensional circuit element.
＜従来の技術＞ III−Ｖ族化合物半導体は、光学的及び電気的特性に於
いて、IV族元素半導体（Si,Ge）等では得られない特徴
を有しており、その特徴デバイスとしてＬＥＤ（発光ダ
イオード），ＬＤ（レーザダイオード）等のＥＬ（エレ
クトロルミネッセンス）デバイスや高速ＦＥＴ，ガンダ
イオード，ホール素子等の電子デバイスが挙げられる。
従来、このようなデバイスは、III−Ｖ族化合物半導体
（GaAs,InP,GaP等）の結晶基板上にエピタキシャル成長
等のプロセスを施して作製したものであり、III−Ｖ族
化合物半導体のバルク結晶が常に必要となる。しかしな
がら、このようなIII−Ｖ族化合物半導体のバルク結晶
は、結晶成長の困難さ等の為、歩留りが悪く、価格とし
て非常に高価なものである。また、その他の問題点とし
て、バルク結晶のへき開しやすさが挙げられ、デバイス
作製プロセス時に破損する可能性も非常に大きい。更
に、形状に於いても現在までのところ２〜３インチ形状
のものしか得られていなく、大面積化についても困難な
状態である。また、今後高機能デバイスとして、三次元
回路素子や機能分離型デバイス（信号受発部をIII−Ｖ
化合物が信号処理部をシリコン（Si）が受けもっている
ようなデバイス），ＯＥＩＣ等の開発を考慮した場合に
ついても、安価で良質のシリコン（Si）単結晶基板上に
III−Ｖ族化合物を形成することや、更にシリコン（S
i）とIII−Ｖ族化合物との間に絶縁層を介して電気的に
下層と上層を素子分離することは重要な半導体素子形成
技術である。<Prior Art> III-V group compound semiconductors have characteristics in optical and electrical characteristics that cannot be obtained by group IV element semiconductors (Si, Ge) and the like. EL (electroluminescence) devices such as light emitting diodes) and LDs (laser diodes), and electronic devices such as high-speed FETs, gun diodes, Hall elements and the like can be mentioned.
Conventionally, such a device is produced by performing a process such as epitaxial growth on a crystal substrate of a III-V group compound semiconductor (GaAs, InP, GaP, etc.), and a bulk crystal of the III-V group compound semiconductor is formed. Always needed. However, such a bulk crystal of a III-V compound semiconductor has a poor yield due to the difficulty of crystal growth and the like, and is very expensive. Another problem is the easiness of cleavage of the bulk crystal, and the possibility of breakage during the device manufacturing process is very high. Further, as far as the shape is concerned, only a 2-3 inch shape has been obtained so far, and it is difficult to increase the area. In addition, as high-performance devices in the future, three-dimensional circuit elements and function-separated devices (signal receiving unit will be III-V
Even when considering the development of a device in which a compound receives a signal processing unit of silicon (Si), OEIC, etc., it is possible to use an inexpensive and high-quality silicon (Si) single crystal substrate.
Forming a III-V group compound, and further adding silicon (S
It is an important semiconductor device forming technique to electrically separate the lower layer and the upper layer from each other through an insulating layer between i) and the III-V compound.
＜発明が解決しようとする問題点＞ 従来、シリコン（Si）基板上にインジウム・リンのエピ
タキシャル成長を行なう場合には、その間に約８％の格
子不整合によるエピタキシャル成長の困難さや格子欠陥
の発生及び単原子結晶上に２原子化合物を成長させる問
題点としてアンチフェイズ・ドメインの発生があり、良
好な結晶成長が行なわれていなかったが、最近になり、
２段階成長法や各種エピタキシャル形成法（ＭＯＣＶＤ
法、ＭＢＥ法等）により、良好な結晶が得られるように
なってきた。<Problems to be Solved by the Invention> Conventionally, when epitaxial growth of indium phosphide was performed on a silicon (Si) substrate, the difficulty of epitaxial growth due to lattice mismatch of about 8%, occurrence of lattice defects, and occurrence of single defects during that period. The problem of growing a diatomic compound on an atomic crystal was the occurrence of an antiphase domain, and good crystal growth was not performed, but recently,
Two-step growth method and various epitaxial formation methods (MOCVD
Method, MBE method, etc.), good crystals have come to be obtained.
しかし、現状では、上層（エピタキシャル層，InP層）
の電気的特性評価は行なわれず、電子デバイス（ＦＥ
Ｔ）等の作製は行なわれていない。その原因として、Ｓ
ｉ基板上にInP層のエピタキシャル層を形成した場合、
第３図に示したように下層シリコン基板１１のＳｉが上
層InP層１３に拡散（オートドーピング）する為に、Ｓ
ｉドープドInP層（低抵抗層）１５が形成される為、下
層Ｓｉ基板１１との電気的な絶縁が得られず、又、低抵
抗層１５に電流が流れる為、上層のエピタキシャル層１
３の電気的特性についての評価が出きないことや、寄生
容量の増加により、高速デバイスが作製できない等各種
問題点が挙げられる。However, at present, the upper layer (epitaxial layer, InP layer)
The electrical characteristics of the electronic device (FE
T) and the like have not been produced. The cause is S
When an InP epitaxial layer is formed on the i substrate,
As shown in FIG. 3, since Si of the lower silicon substrate 11 diffuses (autodoping) into the upper InP layer 13, S
Since the i-doped InP layer (low-resistance layer) 15 is formed, electrical insulation with the lower-layer Si substrate 11 cannot be obtained, and since a current flows through the low-resistance layer 15, the upper epitaxial layer 1
There are various problems such as the inability to evaluate the electrical characteristics of No. 3 and the inability to manufacture a high speed device due to an increase in parasitic capacitance.
本発明は、上記の点に鑑みて創案されたものであり、よ
り高速なデバイスの作製及び素子分離を行なうのに適し
た半導体ウェハを提供することを目的としている。The present invention was created in view of the above points, and an object thereof is to provide a semiconductor wafer suitable for higher-speed device fabrication and element isolation.
＜問題点を解決するための手段及び作用＞ 上記の目的を達成するため、本発明の半導体ウェハは、
シリコン基板と、該シリコン基板表面に形成された鉄ま
たは酸素がドープされたドープドシリコン層と、該ドー
プドシリコン層上にノンドープドインジウム・リン層が
設けられ該ノンドープドインジウム・リン層に上記鉄ま
たは上記酸素が上記ドープドシリコン層から拡散されて
なる高抵抗インジウム・リン層と、該高抵抗インジウム
・リン層上に形成したデバイス層としてのインジウム・
リンエピタキシャル層とを備えてなるように構成してい
る。<Means and Actions for Solving Problems> In order to achieve the above object, the semiconductor wafer of the present invention is
A silicon substrate, an iron- or oxygen-doped doped silicon layer formed on the surface of the silicon substrate, and a non-doped indium-phosphorus layer provided on the doped silicon layer. A high resistance indium phosphide layer in which iron or the oxygen is diffused from the doped silicon layer, and indium as a device layer formed on the high resistance indium phosphide layer.
And a phosphorus epitaxial layer.
即ち、本発明は下層と上層の間を電気的に絶縁するよう
に成すため、下層と上層との間に高抵抗インジウム・リ
ン層を介挿するようにしたものであり、本発明は、シリ
コン（Ｓｉ）基板とInPエピタキシャル層（デバイス
層）との間の絶縁層として、高抵抗（比抵抗ρ＞１０6
Ω・ｍ）なInP層がＦe 又はＯをドーピングすることに
より得られるという事実に基づき積層構造を形成してい
る。That is, since the present invention is configured to electrically insulate between the lower layer and the upper layer, the high resistance indium-phosphorus layer is interposed between the lower layer and the upper layer. As an insulating layer between the (Si) substrate and the InP epitaxial layer (device layer), a high resistance (specific resistance ρ> 10 6
The laminated structure is formed based on the fact that an InP layer of Ω · m) is obtained by doping Fe or O.
更に装置上、エピタキシャル成長時にＦe （またはＯ）
のドーピングができない場合や問題がある場合には、前
もってＳｉ基板にＦe （またはＯ）のドーピング層（Ｆ
ｅを蒸着し、熱拡散させて形成する。）を形成し、ドー
プされたＦｅ（またはＯ）が上層のInP層中にドーピン
グ（オートドーピング）され、Ｆe ドープド高抵抗層を
形成するように構成している。Furthermore, on the equipment, Fe (or O) during epitaxial growth
If the doping of Fe is not possible or if there is a problem, the Fe (or O) doping layer (F
e is vapor-deposited and thermally diffused to form. ) Is formed, and doped Fe (or O) is doped (autodoping) into the upper InP layer to form a Fe-doped high resistance layer.
上記のような構成により、より高速なデバイスの作製及
び素子分離を行なうのに適した半導体ウェハが得られ
る。With the above configuration, a semiconductor wafer suitable for higher-speed device fabrication and element isolation can be obtained.
＜実施例＞ 以下、実施例に基づいて本発明を詳細に説明する。<Examples> Hereinafter, the present invention will be described in detail based on Examples.
第１図は、本発明の一実施例の半導体ウェハの構造を示
す断面図である。FIG. 1 is a sectional view showing the structure of a semiconductor wafer according to an embodiment of the present invention.
第１図に於いて、１はシリコン（Si）単結晶基板であ
り、この基板１上に、絶縁層として鉄（Fe）又は酸素
(O)をドーピングしたインジウム・リンInPの高抵抗層２
の数千〜数万Åの膜厚に形成し、更に、デバイスを作製
する為の能動層として数万Å以上の膜厚のインジウム・
リン（InP）エピタキシャル層（デバイス層）３を形成
するように構成している。In FIG. 1, reference numeral 1 is a silicon (Si) single crystal substrate on which iron (Fe) or oxygen is used as an insulating layer.
(O) -doped indium-phosphorus InP high-resistance layer 2
With a thickness of tens of thousands to tens of thousands Å and as an active layer for device fabrication
A phosphorus (InP) epitaxial layer (device layer) 3 is formed.
次に、第１図に示した半導体ウェハ構造を作製する為の
作製条件及び形成法について説明する。Next, the manufacturing conditions and the forming method for manufacturing the semiconductor wafer structure shown in FIG. 1 will be described.
形成法としては、急峻なガス切り換えや各種不純物のド
ーピングを可能にするように改造された模型ＭＯＣＶＤ
装置を用いた方法による。As a forming method, a model MOCVD modified to enable rapid gas switching and doping of various impurities
According to the method using the device.
形成条件としては、反応室圧を５０〜１００Torrとし、
原料ガスとして、TMIn（トリメチルインジウム），ＰＨ
３を用い、ドーピングガスとして、（Ｃ5Ｈ5）2Ｆe
（シクロペンタジエニールアイアン）とし、グラファイ
トサセプタ上にシリコン（Si）基板１を支持して高周波
加熱を行ない、原料ガスを熱分解して得られたものを基
板上に堆積させる。As the formation conditions, the reaction chamber pressure is set to 50 to 100 Torr,
As source gas, TMIn (trimethylindium), PH
3 and using (C 5 H 5 ) 2 Fe as a doping gas.
(Cyclopentadiene iron), a silicon (Si) substrate 1 is supported on a graphite susceptor, and high-frequency heating is performed, and a material obtained by thermally decomposing a source gas is deposited on the substrate.
シリコン（Si）基板１としては（１００）に於いて〔11
0〕方向に０．５〜３゜傾いた基板表面方位を有するも
のを用い、成長装置へ基板１を導入するに先立ち、５％
ＨＦ水溶液によるエッチング及び水洗等の洗浄を行なっ
たものを用いる。In (100) as the silicon (Si) substrate 1, [11
0] direction with a substrate surface orientation inclined by 0.5 to 3 °, and 5% before the substrate 1 is introduced into the growth apparatus.
The one that has been washed with an HF aqueous solution and washed with water is used.
上記の表面処理後の基板１をＭＯＣＶＤ装置内サセプタ
に装填後、ＰＨ３（５０％Ｈ２希釈）及びＨ２を総流量
で１０〜１５ＳＬＭ流しながら１０００℃までサセプタ
温度を上昇させた後、その温度にて１０分間熱処理を行
なう。その後、温度を６００〜７００℃に下げた状態に
てＴＭＩｎ及びＰＨ３、ドーパントとして（Ｃ5Ｈ5）2F
e，更にはＨ２を導入し、総流量１０〜１５ＳＬＭにて
２，０００〜１０，０００ÅのＦｅドープドInP層（高
抵抗層）２を形成する。更に、同条件にて（Ｃ5Ｈ5）2
Ｆe と同量のＨ２を流しながらガス切り換えを行なうこ
とにより、アンドープドInP層３（デバイス層）として
１０，０００〜１００，０００Åの膜厚の層を形成する
ことにより発明の一実施例の半導体ウェハ構造を実現す
る。After the substrate 1 after the above surface treatment was loaded on the susceptor in the MOCVD apparatus, the susceptor temperature was raised to 1000 ° C. while flowing PH 3 (50% H 2 dilution) and H 2 at a total flow rate of 10 to 15 SLM, and then, Heat treatment is performed at temperature for 10 minutes. After that, TMIn and PH 3 and (C 5 H 5 ) 2 F as a dopant are added while the temperature is lowered to 600 to 700 ° C.
e, even introducing H 2, Fe doped InP layer 2,000~10,000Å in a total flow rate 10～15SLM (high resistance layer) to form a 2. Furthermore, under the same conditions, (C 5 H 5 ) 2
Gas is switched while flowing the same amount of H 2 as Fe to form a layer having a film thickness of 10,000 to 100,000Å as the undoped InP layer 3 (device layer). A wafer structure is realized.
得られたInP層、特にＦe ドープドInP層２を評価した場
合、比抵抗として１０6Ω・cm以上の高抵抗層が得られて
いるものと見積もられ、絶縁層（素子分離層）として有
効な特性が得られている。When the obtained InP layer, especially the Fe-doped InP layer 2, is evaluated, it is estimated that a high resistance layer with a specific resistance of 10 6 Ω · cm or more is obtained, and it is effective as an insulating layer (element isolation layer). Various characteristics are obtained.
又、デバイス層の電気的特性をvan der Pauw法により測
定した結果、本条件にて１０16〜１０17cm-3のキャリア
濃度を示し、他の測定法（Ｃ−Ｖ測定等）との一致も良
いことより、Ｆe ドープドInP層２が良好な素子分離層
となっているものと考えられる。In addition, as a result of measuring the electrical characteristics of the device layer by the van der Pauw method, a carrier concentration of 10 16 to 10 17 cm -3 is shown under these conditions, which is in agreement with other measurement methods (CV measurement, etc.). It is considered that the Fe-doped InP layer 2 is a good element isolation layer because it is also good.
また、このような半導体ウェハの作製については、第２
図に示すように、シリコン（Si）基板１に蒸着装置にて
５０００ÅのＦe の蒸着を行ない、Ｈ２又はＡr 雰囲気
中５００〜１０００℃で加熱することにより、Ｆe ドー
プドシリコン層４を形成し、更に、残留Ｆe 分を除去し
たＦe ドープドシリコン層４上に、前記ＭＯＣＶＤ法に
て、６００〜７００℃にてアンドープドInP層３を形成
することにより、その界面InP層にＦe ドープドInP層２
を得るようにしても良い。In addition, regarding the production of such a semiconductor wafer,
As shown in the figure, 5000 Fe of Fe is vapor-deposited on a silicon (Si) substrate 1 by a vapor deposition apparatus and heated at 500 to 1000 ° C. in an atmosphere of H 2 or Ar to form a Fe-doped silicon layer 4. Further, by forming the undoped InP layer 3 at 600 to 700 ° C. on the Fe-doped silicon layer 4 from which the residual Fe content is removed by the MOCVD method, the Fe-doped InP layer 2 is formed at the interface InP layer.
May be obtained.
更に、高抵抗用ドーパントには酸素(O)も利用すること
ができる。Further, oxygen (O) can also be used as the high resistance dopant.
＜発明の効果＞ 以上詳細に説明したように、本発明に係る高抵抗InP層
を含む半導体ウェハ構造を用いることにより、下層シリ
コン基板との間の電気的絶縁（素子分離）が可能とな
り、例えば、上層InP層の電気的特性の評価，積層構造
デバイスの素子分離，下層基板による寄生容量の低減に
よる上層InPデバイスの高速化実現等に於いて非常に有
用になるものである。<Effects of the Invention> As described in detail above, by using the semiconductor wafer structure including the high-resistance InP layer according to the present invention, electrical insulation (element isolation) from the lower silicon substrate can be achieved. , It is very useful in the evaluation of the electrical characteristics of the upper InP layer, the element isolation of the laminated structure device, and the speedup of the upper InP device by reducing the parasitic capacitance by the lower substrate.
また、容易に高抵抗のＩｎＰ層を形成することができ
る。Moreover, a high-resistance InP layer can be easily formed.
第１図は本発明の一実施例の半導体ウェハ構造の断面を
示す図、第２図は本発明の他の実施例の半導体ウェハ構
造の断面を示す図、第３図は従来作製されている半導体
ウェハ構造の断面を示す図である。 １……シリコン（Si）基板、２……Ｆe 又はＯドープド
高抵抗InP層、３……InP層（デバイス層）、４……Ｆe
又はＯドープド高抵抗Si層。1 is a diagram showing a cross section of a semiconductor wafer structure according to an embodiment of the present invention, FIG. 2 is a diagram showing a cross section of a semiconductor wafer structure according to another embodiment of the present invention, and FIG. 3 is a conventional structure. It is a figure which shows the cross section of a semiconductor wafer structure. 1 ... Silicon (Si) substrate, 2 ... Fe or O-doped high resistance InP layer, 3 ... InP layer (device layer), 4 ... Fe
Or an O-doped high resistance Si layer.
フロントページの続き (72)発明者 柿本 誠三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 工藤 淳 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 木場 正義 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 特開 昭62−35615（ＪＰ，Ａ) 特開 昭62−91497（ＪＰ，Ａ) 特開 昭63−198321（ＪＰ，Ａ) 特開 昭63−58922（ＪＰ，Ａ) 実開 昭62−235300（ＪＰ，Ｕ)Front page continued (72) Inventor Seizo Kakimoto 22-22 Nagaikecho, Abeno-ku, Osaka, Osaka (72) Masayoshi Kiba, 22-22 Nagaike-cho, Abeno-ku, Osaka City, Osaka Prefecture, Sharp Corporation (56) References JP 62-35615 (JP, A) JP 62-91497 (JP, A) JP-A-63-198321 (JP, A) JP-A-63-58922 (JP, A) Actually developed JP-A-62-235300 (JP, U)
Claims (1)
酸素がドープされたドープドシリコン層と、 該ドープドシリコン層上にノンドープドインジウム・リ
ン層が設けられ該ノンドープドインジウム・リン層に上
記鉄または上記酸素が上記ドープドシリコン層から拡散
されてなる高抵抗インジウム・リン層と、 該高抵抗インジウム・リン層上に形成したデバイス層と
してのインジウム・リンエピタキシャル層とを備えてな
ることを特徴とする半導体ウェハ。1. An iron- or oxygen-doped doped silicon layer formed on a surface of the silicon substrate, and a non-doped indium-phosphorus layer provided on the doped silicon layer. A high resistance indium-phosphorus layer obtained by diffusing the iron or oxygen from the doped silicon layer; and an indium-phosphorus epitaxial layer as a device layer formed on the high resistance indium-phosphorus layer. A semiconductor wafer.
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