JPH0657003B2 - 分散形プロセス制御システム - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は１本の“データ・ハイウェイ”、即ち同軸ケー
ブルまたはこれと等価の手段がデータ受信・送信場所で
ある多数の分散形個別“ドロップ（drop）”を接続する
工場用のプロセス制御システムに係わる。更に詳細に
は、本発明は各ドロップに設けた局部データ収集及び制
御用のプロセッサのメモリ条件を緩和したかかるプロセ
ス制御システムに係わる。

（従来の技術） 種々の技術分野では、年々、工場での諸作業の制御が益
々複雑になりつつある。製鉄、炭化水素などの化学処
理、発電など自動制御の対象となり得る工業プロセスの
種類は多い。複雑さを増すと共にプロセス制御システム
に対する種々の新しい需要が生まれている。これらの需
要の例として、データ処理能力の向上、データ取得能力
の向上、所与のプロセスの動的変数の相互作用制御能力
の向上、応答時間の短縮などがある。これらの需要を満
たす際に熟練したオペレータにできるだけ頼らず、シス
テムをほとんど誤謬のない確実なシステムとして維持す
ることも望ましことは言うまでのない。制御すべき工場
の規模に応じて制御システムが“成長”でき、この成長
が提供される制御動作の性質を制限しないように、拡充
可能なシステムであることも望ましい。また、ハードウ
エアを変更することなく、即ち、マイクロコントローラ
手段の再プログラミングなどだけで多様の作業に対応で
きるような制御システムを提供することが望ましい。

更に、このような制御システムを提供する際、モジュー
ルとしての種々のプレパッケージ・ユニットからのシス
テム組立を容易にし、業種ごとの設計努力を極力軽減す
る手段を提供することも望ましい。

従来技術にあっては各種のプロセス制御システムが局部
データ取得及び制御装置とインターフェイスする中央ま
たは“ホスト”コンピュータを使用する。このようなア
プローチを回避し、従来ならホストコンピュータが提供
した情報をシステムの各種の物理的下位成分の場所にお
いて提供することにより、これら下位成分のどれか１つ
が誤動作してもシステムと全体の動作を停止させなくて
もよいように構成することが望ましい。

プロセス制御システムからホストコンピュータを除かね
ばならない理由はいくつかある。おそらく最も重要な理
由はホストコンピュータを使用すれば設置前にすでにシ
ステムが限定され、従って、例えばホストコンピュータ
と種々の被制御プロセスとの間の交信関係の正確な構成
が限定されてしまうことなる。当然のことながら、上記
のようにあらかじめ限定する必要がなく、モジュール方
式であるシステムを提供するだけでなく、特定の被制御
プロセスの自動制御が必要になればその時点で拡充可能
なシステムを提供することも望ましい。できることな
ら、システムを構成している各種サブシステム間で種々
のメッセージ伝送を可能にするような融通性が必要であ
ることはいうまでもない。例えば、プロセス制御システ
ムにおいてプロセス重要ポイントにおける圧力や温度の
ような変数値をほぼ連続的にモニターできることが必要
である。どのようなデータ通信チャンネルを使用するに
しても、伝送可能な情報量にはある限界がある。しか
し、特に時間の経過と共に成長するようなシステムにお
いては、何個のプロセス変数値を常時モニターしなけれ
ばならないかをあらかじめ正確に決めることは不可能で
ある。そこで、いくつかの変数値が全システムを通して
反復伝送される分散形プロセス制御システムにおいて、
連続モニターを必要とする変数値ではない他のデータを
時に応じて、例えばプロセッサから特に要求された時に
だけ伝送されるような通信方式を提供しなければならな
い。オペレータ間の交信やプログラムを取得部及び制御
部にダウン・ロードする動作などのような非定期的に必
要となる機能を別の通信パスを設けずに達成できること
も必要である。

なお、分散形プロセス制御システムの各ドロップは特定
数の変数値だけを利用するとしても、システム中の任意
のドロップに、通常時にそのドロップが関心を持つかど
うかに関係なく、あるプロセス変数値に関し、必要に応
じて例えば限定値オーバー警告ステイタスなどを通告で
きるようする手段を提供することも必要である。メッセ
ージを特定のアドレスに伝送しなければならない中央制
御システムにおいてこれを達成するのは極めて困難であ
う。

分散形プロセス制御システムの他の重要な属性として、
通信が簡単になる。即ち、複雑な結線または多重導体を
必要としない点がある。システム中のすべてのユニット
を接続するのに単一導体を使用し、既存のシステムにこ
れに変更を加えずに別のユニットを追加できることが好
ましい。

分散形データ処理システムの各部を接続する種々の設計
のケーブルが知られている。典型的なケーブルは複数の
信号を同時に並列に搬送する扁平なマルチ・ワイヤー・
ケーブルである。単一シールド・ケーブルを使用し、こ
れによってビットを逐次伝送する例えば同軸ケーブルの
ようなシングル・ワイヤー結線も使用されている。簡単
であるという点でも、システムをノイズから保護する重
要な手段となる遮蔽効果を期待できる点でも後者の方が
好ましい。ただし、この種のケーブルの実効キャパシタ
ンスにより方形波データ・ビットが伝送中に“丸くな
る”。従って、この“丸くなった”データ伝送信号を確
実に検知することにより、好ましくは複雑なエラー・チ
ェック装置が必要とならない極めて低いレベルまで誤り
率を低下させる手段を提供することが望ましい。

典型的な従来型相互接続プロセス制御システムにあって
は、上述のように多くの場合中央またはホストコンピュ
ータが使用されている。このようなコンピュータによっ
て行なわれる機能の１つは同期またはクロック信号を提
供することである。上述のようにホストコンピュータを
無くしてもシステムのタイミング制御は必要である。で
きればタイミング信号線を別設せず、また特殊なタイミ
ング信号復合装置やタイミング信号処理装置も使用せず
に上記タイミング制御を行なうことが望ましい。

分散形データ処理システムにおいて、システムの種々の
サブユニットを接続するために情報のための冗長パスを
設けることは公知である。典型的な例としては、１本の
結線を第１パス、もう１本を第２パスとして設定するこ
とにより、もし第１パスに故障が発見されれば第２パス
を動作させる。この方式にはいくつかの欠点がある。そ
の１つは第１パスに故障を発生させる事象の多くは第２
パスにも故障を発生させる場合が多いから、この方式に
よってなんらの保証も得られないということである。第
２の欠点として、第１パスに故障が発生するまでは、そ
れ以前にすでに故障していても第２パスがテストされな
い。また、切換えの構成次第ではメッセージが切換え期
間に消えてしまうこともあり得る。当然のことながらこ
のような冗長伝送パスの方式を改良できるなら、それを
実現することが望ましい。

また、中継器や増幅器の使用を避けながら、しかもそれ
に伴なう信頼度や経済性の劣化を回避できるように単線
ケーブルで通信を行なうことが望ましい。

（発明が解決しようとする課題） 複数のドロップと前記ドロップを並列接続するデータ・
ハイウェイ・バスとよりなる分散形プロセス制御システ
ムであって、前記各ドロップは、データ・ハイウェイ・
バスに接続され、前記バス上にデータまたはメッセージ
を送信し且つ前記バスからデータまたはメッセージを受
信する送受信手段を備えたデータ・ハイウェイ・プロセ
ッサと、複数のシステム要素に接続されて局部データ収
集及び制御動作を行う機能プロセッサと、データ・ハイ
ウェイ・プロセッサと機能プロセッサとの間に接続され
てそれらを交信させ且つ各プロセッサの独立性を維持す
るデュアル・ポート・メモリとよりなり、機能プロセッ
サはデータ・ハイウェイ・プロセッサが受信したデータ
またはメッセージをデュアル・ポート・メモリを介して
利用することが可能であり、またデータ・ハイウェイ・
プロセッサは機能プロセッサがデュアル・ポート・メモ
リへ送信したデータまたはメッセージをデータ・ハイウ
ェイ・バス上へ送信することが可能であり、データ・ハ
イウェイ・プロセッサは他のドロップから受信したその
システム要素に関するデータまたはメッセージを分析す
ることにより連携の機能プロセッサがその局部制御動作
を行う上で該データまたはメッセージを必要とするか否
かを判定する分析手段と、必要な場合は連携の機能プロ
セッサがアクセスできるようにこのデータまたはメッセ
ージをデュアル・ポート・メモリに記憶させる手段とよ
りなり、データ・ハイウェイ・プロセッサは同時に２つ
以上のデータ・ハイウェイ・プロセッサが送信のためデ
ータ・ハイウェイ・バスにアクセスしないように各デー
タ・ハイウェイ・プロセッサの送信を同期させるトーク
ンを送信する送信同期手段を備えており、データ・ハイ
ウェイ・プロセッサは第１の時分割多重モードにおいて
定期的データまたはメッセージを送信するためデータ・
ハイウェイ・バスに一定のインターバルで逐次的にアク
セスし、また第１の時分割多重モードによる送信終了後
第２のデモクラチック・モードにおいて、非定期的デー
タまたはメッセージを、連携の機能プロセッサの指示に
より、または他のドロップからのリクエストに応答して
送信するためデータ・ハイウェイ・バスにアクセスし、
第１の時分割多重モードと第２のデモクラチック・モー
ドとが交互に作動されることを特徴とする分散形プロセ
ス制御システムを提供する。一般的に本発明はデータ・
ハイウェイを形成する単一同軸ケーブルまたはこれと等
価のオプチカル・ファイバが、プロセスを制御する手
段、プロセスに関する変数値またはプロセス中のパラメ
ータを測定する手段、オペレータまたはこれに代わるコ
ンピュータ・システムとのインターフェースを提供する
手段などから成る個々のドロップを接続する分散形プロ
セス制御システムに関する。ドロップごとに複数のプロ
セッサが設けられている。一般的には１つのプロセッサ
がデータ・ハイウェイと交信し、残りのプロセッサが局
部的に必要な制御機能を行なう。これらのプロセッサは
共用のデュアル・ポートメモリを介して互いに交信す
る。データ・ハイウェイは混合モードで使用され、一部
の時間にわたっては時分割多重（ＴＤＭ）方式で動作
し、この時間には連続モニターを必要とする変数値に関
するデータを各ドロップから他のドロップもアクセスで
きるデータ・ハイウェイにむかって逐次出力することが
できる。残りの時間にわたってハイウェイはいわゆるデ
モクラチック・モードで使用され、この時間にはどのド
ロップもデータ・ハイウェイにむかって追加のデータま
たはメッセージを出力できる。いずれのモードにおいて
もメッセージはすべてバスを介して伝送される。即ち、
すべてのドロップがデータ・ハイウェイを通るすべての
メッセージにアクセスできる。個々のメッセージはその
内容に関する情報を含み、他のドロップは多くの場合こ
の情報を分析することにより、このデータを分析などの
ため各ドロップ専用のプロセッサ・メモリ中にコピーす
るかしないかを決定する。いずれか１つのドロップによ
ってデータ・ハイウェイに出力された各メッセージは次
にバスにアクセスするドロップを表示する“トークン”
を含む。

本発明の、分散形プロセス制御システムは混合モードで
使用される。第１モードではドロップを接続するケーブ
ルが時分割多重（ＴＤＭ）方式で使用される。１００ミ
リセコンドごとに各ドロップにタイム“スロット”（単
数または複数）を与えられ、このタイム・スロットにお
いて各ドロップはバスにむかって情報を出力することが
できる。この時他のいずれかのドロップが必要に応じて
この情報を取出すことができる。当然のことながら、時
分割多重方式の動作だけでなく、バス自体の全体的な機
能をも極めて確実に同期化できるようにタイミング装置
を設けることが必須条件である。ドロップの少なくとも
１つはバスの時分割多重方式動作部分のスロットにおい
て“システム・タイム”を表わす記号をデータ・ハイウ
ェイに対して出力する“タイムキーパ”ドロップであ
る。タイムキーパを含めて各ドロップがこのシステム・
タイムをコピーし、各ドロップ自体の動作を同期化する
ためと、他のドロップとの交信を行なうためにこのシス
テム・タイムを利用する。本発明の特に好ましい実施例
ではタイムキーパ・ドロップが３つあり、これらのドロ
ップによって感知される２つの最も近似した時間の平均
がシステム・タイムとして利用される値となる。この固
定されたシステム・タイム基準の設定で、クロック信号
線などを別設しなくても時分割多重化を行なうことがで
きる。時間がデータとして扱われるから、ある意味では
データ伝送そのものが自己クロッキングとなる。

普通のデータと同じバス及び同じ態様でシステムタイミ
ング情報を提供することにより、システムタイミングデ
ータを受信するためのインターフェース手段を局部コン
トローラに別設する必要がないから、システムの制御が
簡単になる。また、別の制御線も別設のタイミングユニ
ットも不要である。従って、システムタイミング情報を
データ同様に扱うことにより、従来ならホストコンピュ
ータなどによって提供されるタイミング機能が局部ドロ
ップの機能に組込まれる。３つのタイムキーパ・ドロッ
プはまた、もしバスに動作シーケンスに関する誤りが発
生するとバスを再始動する。

ＴＤＭモードにおいて、ドロップは連続モニターを必要
とするプロセス変数値に関する所定のデータを出力し、
デモクラチック・モードにおいて、ドロップは他の、非
反復的に伝送されるデータ項目に関して問合わせを行な
うことができる。従って、システムのデータ・ベース全
体をすべてのドロップが利用できる。即ち、どのドロッ
プでもすべてのデータ項目をアクセスし、コピーするこ
とができる。分布形データ・ベースに対するこの即時透
過形アクセスにより、本発明の分散形プロセス制御シス
テムはシステムの他の場所で発生するプロセス値を利用
する制御ループを任意のドロップにおいて実行すること
ができる。また、この透過形データ・ベースは普通なら
単一のホストコンピュータによって行なわれる機能を多
数の独立ドロップに分布することを可能にする。各ドロ
ップは並列に動作し、中断されることなく割当てられた
機能に集中できるから、同時に他の事象が起こってもシ
ステムの性能が劣化することはない。デモクラチック・
モードにおいてデータ・ハイウェイを使用するＣＲＴ図
形表示更新、制御ループ処理、アラーム通告、経過デー
タ収集及び作業日誌のプリンティングなどの機能はすべ
て、工場が混乱状態にある時も定常の状態下と同様に迅
速に応答する。

好ましい実施例では各ドロップが少なくとも１００ミリ
セコンドごとにハイウェイにアクセスし、メッセージの
単位識別子のほかにこのドロップのメモリに記憶されて
いるプロセス値を放送することができる。他方、各ドロ
ップは関心のあるプロセス・ポイントに関する他のドロ
ップからの放送を聞き、必要に応じ、ハイウェイから取
出して各ドロップに属するメモリに記憶させる。すべて
のプロセス変数値は少なくとも毎秒１回放送されるが、
各ドロップは１００ミリセコンドに１回だけハイウェイ
にアクセスするから、ドロップはもし条件が許せば１０
０ミリセコンドに一度キープ・プロセス変数値を放送
し、更新することができる。好ましい実施例ではハイウ
ェイの速度は２メガボーであるから、少なくとも毎秒１
０、０００ポイントのシステム放送速度が得られる。こ
の放送技術では、公知技術においてしばしば使用される
送信及び確認メッセージに伴なう高いオーバーヘッドも
なく、マスターまたはトラフィック・ディレクタも不要
である。むしろ各ドロップが一時的にマスターとして機
能し、トークンパス技術を利用してシーケンス上次のド
ロップにハイウェイに対するアクセスを与える。最後
に、各放送サイクルの終りに、各１００ミリセコンド・
サイクルの残り部分を必要に応じて他の通信、例えばプ
ログラムのダウンローディング、各ポイントの英語記述
の転送などに利用できる。

データ・ハイウェイを伝送されるデータには二相コーデ
ィング（ｂｉｐｈａｓｅ ｃｏｄｉｎｇ）が利用され、
好ましい実施例では各ドロップの位相ロックループ回路
を利用して受信二相パルスを小さい下位ユニットに分割
し、これらの下位ユニットを重み付き分析することによ
り、データ・ハイウェイ上のパルスを正しく検知する。

各ローカル・ドロップとデータ・ハイウェイとの接続を
成立させる通信インターフェース装置をいくつか、デー
タ・ハイウェイと同様に冗長インターフェースとして設
けてもよい。通信インターフェースはどちらもハイウェ
イ上のメッセージを探索し、各メッセージに組込まれて
いるエラー修正コードを分析した結果、メッセージが正
しく受信されたことが判明すると連携の通信プロセッサ
にむかって“正しいメッセージ受信”を表わす信号を送
信する。その結果、プロセッサは最初に“正しいメッセ
ージ受信”信号を提供する通信装置からメッセージを取
出す。従って、通信装置もデータ・ハイウェイも常時オ
ン・ライン状態にあり、主要及び従属通信装置などの切
換えを行なわなくとも冗長性が得られる。

（実施例） 以下、添付図面を参照して本発明を詳細に説明する。

目次 １．システムの概要 ２．通信フォーマット ３．ドロップの概説 ４．メッセージのフォーマット ５．データの符号化及び復合 ６．クロック制御−概論 ７．データ・ハイウェイ・コントローラ Ａ．データ・ハイウェイ・プロセッサ（ＭＢＤ） Ｂ．データ・ハイウェイ通信カード（ＭＢＣ） Ｃ．共用メモリ（ＭＢＳ） ８．データ・ハイウェイ・プロセッサの動作 Ａ．ＴＤＭモード・メッセージの発生 Ｂ．デモクラチック・モード・メッセージの発生 Ｃ．受信メッセージの整理 ９．クロック制御−詳論 １０．バスの割当て １１．制御フィールド １２．アラーム・ハンドリング １３．共用メモリの構成 １．システムの概要 上述のように、本発明の主要目的は単一のデータ・ハイ
ウェイが各種入／出力端末装置、データ取得部、制御装
置、記録保持装置、エラー及びアラーム表示器、及び他
のデータ処理システムとの交信手段をすべて接続する分
布形プロセス制御システムを提供することにある。第１
図は本発明に基づくこのようなシステムの概観を示す。
単一データ・ハイウェイ１０が例えばプロセス制御装置
１２、入／出力端末装置１４、センサ１６、制御表示装
置１８などのような各種入／出力装置を接続している。
詳しくは後述するように本発明では、データ・ハイウェ
イ１０に対する各種入出力を“ドロップ”と呼称する。
すべてのドロップは必ずしもそのすべてがデータ・ハイ
ウェイの同じ性質を利用するわけではないがほぼ全く同
じ態様でデータ・ハイウェイと相互作用する。従って、
本発明のシステムをモジュール方式のシステムと考える
ことができる。即ち、種類、個数を問わず任意にドロッ
プを追加できるからである。好ましい実施例では２５４
個までの異なったドロップを使用できる。これらのドロ
ップはいずれもシステムの全データ・ベースにアクセス
し、このデータ・ベースは各ドロップに属するメモリに
コピーまたは記憶され、各ドロップは必要に応じて相互
に交信することもできる。これにより最大限の融通性が
得られ、単一ホストコンピュータの使用を避けることが
できる。上述のように、このことは種々の理由から望ま
しいことであり、ホストコンピュータが故障すればシス
テム全体が動作停止となるのに対し、たとえドロップ１
つまたは２つ以上が故障してもシステムがその動作を継
続できるのも理由の１つである。すべてのドロップが相
互に交信できるから、システム各部が種々の制御ループ
などに対して入出力を提供することができる。また、以
下に述べるハイウェイの混合モード使用により、従来な
らホストコンピュータの機能であったプログラム・ダウ
ンロード、ステイタス信号形成などを操作者端末装置と
して構成されたドロップにより、システム機能を中断す
ることなく実施することができる。完全な“データ透過
性”が達成される。即ち、各プロセッサが他のドロップ
のメモリを“探索”することにより中央メモリの必要性
が解消され、操作者の希望に応じて構成できる極めて迅
速な陰極線管表示が得られ、プログラム語の選択に融通
性を与えることができる。

第２図は本発明の分散形プロセス制御システムの一部を
示す詳細図である。種々の機能を行なうように構成され
た複数のドロップがデータ・ハイウェイ１０によって接
続されている。各ドロップはこれらの機能を行なうため
のプロセッサを含む。猶ここにいうプロセッサとはドロ
ップ場所におけるハードウエア及びソフトウエアを指
し、適当な手段を介してハイウェイと接続している。プ
ロセッサは例えばデータ取得及び制御機能を果たし、制
御下にある工場内各種プロセス（２２）とインターフェ
ースする分布形プロセッシング・ユニット２０を含むこ
とができる。バッチ・プロセッシング・ユニット２４も
使用できる。オペレータ用アラーム・コンソール２６は
オペレータのための陰極線管による制御表示／アラーム
・コンソールとして働く。オペレータ用アラーム・コン
ソールの機能を提供すると共に必要に応じてシステムを
プログラムするためにエンジニア用コンソール２８を利
用することができる。生産中に発生する情報を記録する
データ自動記録器３０も設置することができる。このデ
ータを記録するのに作業経過記憶・検索手段３２を利用
することができる。ドロップの１つは例えば工場の作業
を最適条件にするに必要な特殊な計算を計算機機能３４
をも含むことができる。１つのドロップを他のコンピュ
ータに対するインターフェースを行なう“ゲートウェ
イ”３６として構成し、電話線を介して遠隔場所４０へ
のインターフェイスを行う別のインターフェース・ユニ
ット３８を設けてもよい。プログラム可能コントローラ
・マスタ４６もドロップの１つとして図示してある。こ
れは種々のプログラム可能コントローラ４６を接続でき
る別のバスであるプログラム可能コントローラ・ハイウ
ェイ４４とのインターフェースを提供する。前記プログ
ラム可能コントローラ４６はプロセス入／出力バス４８
を介して他のプログラム可能コントローラ５０と接続で
きる。従って、種々の異なる多数のコントローラをすべ
て１つのドロップとインターフェースさせることにより
データ・ハイウェイ１０上のアクセス・スポットを不要
にし、ドロップ構成に完全な融通性を与えることができ
る。各ドロップをシステムの全体的な構成に適合するだ
けでなく個々のドロップの目的にも適合するように構成
できる。

第３図は本発明のシステムの構成要素である３組のハー
ドウエアの詳細図である。データ・ハイウェイ１０には
データ・ハイウェイ・コントローラ（ＤＨＣ）サブシス
テム５２が接続している。このサブシステムはすべての
ドロップに共通であり、共用メモリ、直並列及び並直列
データ変換のための変調器／復調器（Ｍｏｄｅｍ）、及
び好ましい実施例の場合はカスタム・ビット・スライス
・マイクロプロセッサであるデータ・ベース・ハイウェ
イ・プロセッサから成る。共用メモリはデュアル・ポー
ト・メモリであり、データ・ハイウェイ・プロセッサと
（後述の）機能プロセッサ５４との間のインターフェー
スを形成する。機能プロセッサは特定ドロップと連携の
特定の仕事を行なう。機能プロセッサは単数または複数
のチップを有する市販のマイクロプロセッサから成る。
ここにいうマイクロプロセッサとは単数のチップまたは
相互接続されたチップ、及び連携のメモリを指し、従っ
て、公知の態様のマイクロプロセッサ・システムを含
む。

機能プロセッサ５４はＤＨＣを介して本発明の分散形プ
ロセス制御システムの残り部分と透過形通信を行う。共
用メモリとの間で転送されるすべてのデータはその起点
に関係なく機能プロセッサにとってはその内部データ・
ベースの一部と考えられる。データ・ハイウェイを介し
て他のドロップにデータが供給される好ましい実施例で
は、データ・ハイウェイ・コントローラが各データ・メ
ッセージを記憶されている表と比較することにより、連
携の機能プロセッサがこのデータを必要とするかどうか
を判定する。もし必要とするなら、このメッセージがド
ロップの共用メモリ中に記憶またはコピーされる。従っ
て、機能プロセッサはこのような通信の仕事を免除さ
れ、データ・ハイウェイ・プロセッサと共用するメモリ
をメモリとして使用して本来の制御作用に集中できる。
２つのプロセッサを共用メモリと併用することによりデ
ータ・ハイウェイ・インターフェースが著しく簡略化さ
れ、しかも機能プロセッサに局部的処理能力が付加され
る。

機能プロセッサ５４はオペレータ入／出力端末装置５６
による入／機械インターフェース、及びプロセス入／出
力装置５８によるあらゆる形式のデータ取得及び制御処
理などのような、ドロップと連携の特定機能を行なう。
機能プロセッサは共用メモリからデータを得てこれを記
憶し、必要に応じて他のハードウエア、例えばマス・メ
モリ・プロセス入／出力及び周辺装置などとの交信がデ
ータ・ハイウェイ・プロセッサによって行なわれるか
ら、機能プロセッサが通信の仕事を免除される。

入／出力インターフェース５８は制御下にある工場内の
種々のプロセスとの交信を可能にする。この構成ではオ
ペレータ・コンソール表示器５６のほか、あらゆる形式
のプロセス・コントローラ装置のような各種入／出力装
置を利用できる。

２．通信フォーマット 次の手段の理解を容易にするため、本発明で使用される
通信フォーマットを簡単に説明する。データ・ハイウェ
イ・バスを介して行なわれる通信は各ドロップにおける
データ・ハイウェイ・コントローラによって制御され
る。通信はプロセス・データの定期放送によって行なわ
れるだけでなく、いずれか１つのドロップによるリクエ
ストに呼応して行なわれる。好ましい実施例では、シス
テムは反復及び非反復伝送モードから成る混合モード通
信方式に従って動作する。各１００ミリセコンド通信サ
イクルの第１反復部分ではシステムが時分割多重（ＴＤ
Ｍ）方式で使用され、この方式では各ドロップが少なく
とも１つのタイム“スロット”を有し、このタイム・ス
ロットにおいてドロップはデータ・ハイウェイにメッセ
ージを出力する。他のすべてのドロップはメッセージか
ら必要なデータを選択することができる。各１００ミリ
セコンド・インターバルの後半、即ち、非反復部分であ
る“デモクラチック”モードにおいて、ハイウェイは他
のメッセージ、例えば、他のドロップからの特定データ
・リクエストなどに利用することができる。具体的に
は、（好ましい実施例の場合、２５４まで設置可能な）
各ドロップが１００ミリセコンドごとにハイウェイにア
クセスし、該当のメッセージ識別子及びステイタス情報
と共に、共用メモリに記憶されているプロセス値を放送
することができる。放送中でない各ドロップは他のドロ
ップによる放送を聞き、関心のあるポイントを選択し、
これをハイウェイから取出して共用メモリに記憶させ
る。

各定期放送が終わると、各１００メモリセコンドのタイ
ム・スライスの残り時間が必要に応じて他の通信、例え
ばプログラムのダウンロード、ポイントの英語記述の転
送などに利用される。ドロップはまた必要に応じ、特定
のデータ・リクエストを送信すると共に他のドロップか
らの特定のデータ・リクエストに応答する。

実際には少なくとも毎秒１回はすべてのプロセス変数値
が放送されるが、各ドロップは１００ミリセコンドごと
にハイウェイにアクセスするから、条件が許すなら、各
ドロップは１００ミリセコンドに１回はキー・プロセス
・ポイントに関するデータを放送し、交信することがで
きる。データ・ハイウェイは少なくとも毎秒１０、００
０プロセス・ポイントのシステム放送速度を可能にする
転送速度を有する。本発明の実施に利用される放送技術
はマスターまたはトラフィック・ディレクタを不要にす
ると共に、システム中の起点に確認が返送される従来の
送信／確認方式につきものの高いオーバヘッドをも解消
する。本発明システムではドロップに、そのメッセージ
が受信されたとの確認を返送しない。即ち、必要に応じ
て他のドロップが取出せるように情報をハイウェイに出
力するだけである。各ドロップは一時的にマスターとし
て働き、その送信信号中に、次にハイウェイにアクセス
するドロップを指示するトークンを含む。このように、
同時に２つ以上のドロップが送信のためデータ・ハイウ
ェイにアクセスしないようにその送信動作の協調が図ら
れている。

ドロップのデータ・ベースを形成する場合、データ・ポ
イントの英語記述、アラーム・リミットなどのようなデ
ータ・ベース情報を決定し、プロセス値が得られるかま
たは計算される同じドロップのメモリに記憶させる。こ
のようにしてシステムのデータ・ベースがプロセス・シ
ステムと同様に多くのドロップに分散される。混合モー
ド放送通信手段により、ハイウェイに接続するどのドロ
ップもシステム中の任意の場所に存在するいかなるプロ
セス・データにも、あたかもローカル・データ・ベース
の一部であるかのようにアクセスすることができる。従
ってデータ・ハイウェイは本質的にはシステムに属する
すべてのドロップが利用できる分散形の全体的データ・
ベースとして働き、通信システムの速度及び構成上、こ
の全体的データ・ベースは常に新しく、１秒以上古くな
ることはあり得ない。

分散された全体的データ・ベースに対する各ドロップの
このような透過形アクセスは制御ループが他のドロップ
によって形成または計算されるプロセス値を使用して１
つのドロップで動作できることを意味する。また、全体
的なデータ・ベースに対する透過形アクセスは通常なら
１つのプロセッサにおいて行なわれるように制約される
機能をハイウェイの任意の場所に分散することを可能に
し、これは物理的に大きくかつ複雑なシステムでは極め
て有利な要件であり、既存システムに変更を加えたり、
その性能を劣化させたりすることなく既存のシステムに
ドロップを追加してその性能を増大することを可能にす
る要件である。例えば計算機、経過メモリ、データ取得
ドロップを追加することができる。追加ドロップからの
放送を受入れるかまたは無視するように各機能プロセッ
サをプログラムできるから、既存ドロップの動作に影響
を及ぼすことなく、必要に応じてドロップを追加でき
る。同様に、残りのドロップの動作を混乱させずにドロ
ップを取除くことができる。

いかなるプロセス・システムでもその重要な機能、例え
ば工場全体の最適化、経過データの記憶及び検索、及び
全工場規模の経過記録などには全体的データ・ベースに
対するアクセスが必要である。従来このような機能はハ
イウェイから定期的に工場データを取得し、これらの全
工場規模のプログラムによって利用されるように自己内
部でデータ・ベースを形成するホストコンピュータを利
用することによって行なわれた。このようなアプローチ
の大きい欠点は、ホストコンピュータが多くの機能を同
時に提供しなければならないため、このコンピュータの
能力が飽和状態に陥ることである。例えば、従来のオペ
レータ端末装置はシステム全体のデータ・ベースにアク
セスする必要があり、従って、全体的データ・ベースが
記憶されている主要メモリに対してアクセスするホスト
コンピュータに取付けられた周辺装置として構成され
た。本発明ではどのドロップでも全体的なデータ・ベー
スに透過形アクセスできるから、従来ならホストコンピ
ュータを必要とした機能を多数のドロップに分布するこ
とができ、ホストコンピュータの機能を分散形コンピュ
ータ・システムによって遂行することができる。第１ド
ロップを経過データ記憶及び検索用に構成し、第２ドロ
ップを工場最適化用の計算機として構成し、第３ドロッ
プを従来ならホストコンピュータを必要としたその他の
機能を提供する自動記録器として構成することができ
る。システムの利用度が高まり、ホストコンピュータに
伴なう性能劣化が解消されることは明らかに利点であ
る。また、ハイアラーキ制御方式などのインターフェー
ス構成上、ホストコンピュータが必要なら、“ゲート・
ウェイ”ドロップによって容易に間に合わせることがで
きる。最後に、本発明によって提供される通信の透過性
に鑑み、システムに追加ドロップを接続することは容易
である。

好ましい実施例では、中継器を介在させずに長さ６kmに
及ぶデータ・ハイウェイを形成する同軸ケーブルに２５
４個までのドロップを接続できる。別の実施例では６４
個までのドロップを支持できるオプチック・ファイバか
ら成るハイウェイを採用する。当業者なら容易に理解で
きるように、オプチック・ファイバ・ケーブルは通常の
同軸ケーブルよりもはるかに優れた低ノイズ特性を有
し、このことは或る種の工場に用いる用途として有意義
な特性と成り得る。この種のシステムは実際のノイズ及
び時間遅延のファクターによって容量を決定されるが、
本発明のシステム及び方法は公知のエンジニアリング上
の制約によっても拘束される。また、データ取得及び局
部制御機能を単一ドロップに一体化することにより、い
ずれか一方の機能だけを行なうシステムが多くの場合必
要とするセンサの二重化が回避される。単一ドロップの
機能はまた、例えば先ずデータ取得から始め、次いで制
御を行なうシステムの一体化を容易にする。更に、この
構成はプロセス変調、シーケンス制御及びデータ取得に
対する一体化アプローチを可能にする。

３．ドロップの概観 第４図において、本発明のシステムはプロセス・モニタ
ー、プロセス制御、オペレータ・インターフェースなど
の機能のためドロップのレベルに第１機能プロセッサ６
０を使用する一方、ハイウェイから機能プロセッサに必
要なデータを取得し、機能プロセッサをハイウェイと交
信させるために第２データ・ハイウェイ・プロセッサ６
４を使用する。このようにして構成したから、機能プロ
セッサはデータ取得及び制御の仕事に集中でき、複雑な
通信インターフェース条件を免除される。機能プロセッ
サ６０は共用メモリ６２を介してデータ・ハイウェイ・
プロセッサ６４と接続する。直接一方のプロセッサから
他方のプロセッサへデータを同時に転送しなくても２つ
のプロセッサ間に自動的にインターフェースを提供する
という点で共用メモリ６２の採用は極めて望ましい。即
ち、この構成ではいずれか一方のプロセッサが必要に応
じて共用メモリ６２にアクセスするだけである。機能プ
ロセッサ６０はプロセス／出力ユニット６８を介して種
々の公知入／出力ユニット６６と接続する。詳しくは後
述するように、機能プロセッサは公知の工業規格バスに
接続するが、その場合、このようなバスに接続できるど
んな形式の公知入／出力装置でも使用できるように配慮
する。従って、本発明システムの利用者は特定メーカー
のプロセス入／出力ユニットを使用しなければならない
という制限をうけず、事実上任意の装置を接続できる。

データ・ハイウェイ・プロセッサ６４は冗長性を与える
ため二重化して図示してあるが（第１〜３図のハイウェ
イ１０に対応する）データ・ハイウェイ７０と接続す
る。双方向ハイウェイは物理的に別々の伝送線、または
パスを構成する。ここにいうハイウェイとは同軸ケーブ
ル、オプチカル・ファイバ・ケーブル、またはこれらと
等価のものを意味する。二重通信モジュール７２及びト
ランシーバ７６により更に大きい冗長性が与えられる。
これらについてはあらためて詳しく説明する。データ・
ハイウェイ・プロセッサ６４、通信モジュール７２及び
共用メモリ６２は第３図のデータ・ハイウェイ・コント
ローラ５２に対応する。

第５図はデータ・ハイウェイ・ドロップの詳細な構成
と、場合によって必要となる一部構成成分の冗長性を示
す。図示のデータ・ハイウェイ７０は冗長であり、トラ
ンシーバ（ＭＢＴ）７６を介してデータ・ハイウェイ通
信コントローラ（ＭＢＣ）７２と接続し、このコントロ
ーラ（ＭＢＣ）７６はデータ・ハイウェイ・コントロー
ラ（ＤＨＣ）バス８２と接続している。即ち、データ・
ハイウェイ通信カード（ＭＢＣ）７２は冗長式で提供さ
れる。データ・ハイウェイ・コントローラ・バス８２に
は、機能プロセッサ６０とデータ・ハイウェイ７０との
間の通信機能を行なうデータ・ハイウェイ・プロセッサ
（ＭＢＤ）６４が接続される。データ・ハイウェイ・コ
ントローラ・バス８２は第２バス８４を介して機能プロ
セッサ６０と接続する共用メモリ（ＭＢＳ）６２を介し
て機能プロセッサと接続する。好ましい実施例ではこの
第２バス８４は工業規格“マルチバス”（インテル・コ
ーポレーションの商品名）である。この工業規格バス
（ＩＥＥＥ規格NO.７９６に規定）を、採用したからユ
ーザによる機能プロセッサの選択が特定メーカーの製品
に制限されず、工業規格マルチバス・データ通信インタ
ーフェースする広範囲の市販周辺装置から選択できる。
これにより、ドロップの構成に多大の融通性が与えられ
る。ドロップをユーザのニーズとシステムの装置に応じ
て構成できる。マルチバス・インターフェースに適応可
能な周辺装置は文字通り無数にあるから、本発明システ
ムの可能な順序はほとんど無限である。特に融通性に優
れた機能プロセッサ・ユニットはＳＢＣ８６／０５の型
番号でインテル・コーポレーションから販売されてい
る。このユニットは１６ビット・マイクロコンピュータ
であり、当業者なら、ビデオ表示の発生を含み人／機械
インターフェースや、プロセス・インターフェース及び
制御のような広範囲の有用な機能を行なうようにプログ
ラムすることは容易である。インテル・マニュアル・オ
ーダNO.143153-001を参照されたい。

分散形入／出力バスと呼称される第３バス８６に対して
マルチバス８４をインターフェースさせるには、インタ
ーフェース・ユニット（ＭＢＵ）９４を利用すればよ
い。バス８６から、それぞれのインターフェース仕様が
異なる場合もある入／出力装置に至る接続を成立させる
ことができる。機能プロセッサ６０はまた、プロセス・
モニター、プロセス制御、オペレータ・インターフェー
スなど種々の機能を得るため必要に応じてマルチバス８
４を介して入／出力装置８８と接続する。記録保管のよ
うな他のドロップ機能も可能である。

第６図は、第５図に関連して上述した構成成分のドロッ
プにおける物理的位置を示す。データ・ハイウェイ７０
はトランシーバ７６と接続し、ケーブルはこのトランシ
ーバ７６から、マルチバス・カード・ケージ９０に挿入
されたデータ・ハイウェイ通信（ＭＢＣ）カード７２に
至る。トランシーバ７６をケージ９０に設け、ハイウェ
イ７０のすぐ近くに並置してもよい。また、マルチバス
と両立可能な構成成分、例えば共用メモリ・システム
（ＭＢＳ）６２及び機能プロセッサ６０を前記ケージに
設けてマルチバスに挿入する。図面ではマルチバス・コ
ネクタをカード・ケージの背面を横切る破線９２で示
す。即ち、ケージにカードを挿入するだけで、マルチバ
スに対する接続が自動的に成立する。データ・ハイウェ
イ・コントローラ（ＤＨＣ）バス８２もデータ・ハイウ
ェイ・プロセッサ６４、共用メモリ（ＭＢＳ）６２及び
データ・ハイウェイ通信カードＭＢＣ７２を接続する破
線で示した。

マルチバス９２は機能プロセッサ６０を接続すると共
に、Ｑ−ライン・カード・ケージ９６と呼称される第２
カード・ケージに分布形入／出力バス８２を介して接続
するＭＢＵユニット９４とも接続する。ケージ９６は例
えばその他の入／出力装置、例えば本発明の出願人たる
ウェスチングハウス・エレクトリック・コーポレーショ
ンから“Ｑ−ライン・ポイント・カード”の商品名で販
売されているような入／出力装置をも含むことができ
る。これらは第６図に示すように、プラント・センサ、
位置アクチュエータなどと実際に接続する。従って、オ
ペレータ端末装置などのように直接マルチバスと両立可
能な周辺装置に従ってドロップを機能させたい場合には
これをマルチバス９２に接続するだけでよい。また、特
定のプロセス制御が必要ならば、ＭＢＵユニット９４を
利用してマルチバスを分布形入／出力バス８６とインタ
ーフェースさせてから、第６図に示すようにプラント・
センサをＱ−ライン・カードケージ９６（または他の任
意のバス・システム）に取付ければよい。第６図から明
らかなように、データ・ハイウェイ通信（Ｍｏｄｅｍ）
カードであるＭＢＣ７２、データ・ハイウェイ・プロセ
ッサ・カードであるＭＢＤ６４、及び共用メモリ・カー
ドであるＭＢＳ６２がＤＨＣまたはデータ・ハイウェイ
・コントローラ９８を構成する。ＭＢＴまたはトランシ
ーバもここに設置することができる。これら４枚のカー
ドは機能プロセッサ６０とデータ・ハイウェイ・バス７
０との間にインターフェースを形成する手段を含む。

データ・ハイウェイ・コントローラ（ＤＨＣ）９８の構
成成分の詳細についてはデータ・ハイウェイに使用され
るメッセージの形式を説明した後に説明する。

４．メッセージのフォーマット 本発明に従って使用されるメッセージのフォーマットを
第７及び８図に略示した。第７ａ図は本発明の混合モー
ド伝送システムの概要を示す。既に述べたように、通信
は１００メリセコンドのインターバルで行なわれる。各
１００ミリセドンドにわたるタイム・スライスの第１部
分がＴＤＭモード１０２であり、この部分では時間が多
重化のためスライスに分割される。少なくとも１つのタ
イム・スライス１００に各ドロップが割当てられる。即
ち、例えばドロップ８１は第１スライス１００に、ドロ
ップ８２は次のスライスに、ドロップ８３はその次のス
ライスに、というように伝送を行なう。ＴＤＭモード１
０２が終ると、デモクラチック・モード１０４に入る。
この時間には例えば追加データ、プログラムのダウン・
ロード、システム保守などのリクエストのような特殊メ
ッセージの伝送が行なわれる。ドロップが伝送すべきデ
モクラチック・メッセージを持たなければ、空白メッセ
ージを伝送して次のドロップにバスを“ハンド・オフ”
する。

混合モード方式にはいくつかの利点がある。時分割多重
化を利用することにより、すべてのドロップが規定の時
間にバスにアクセスする。このことはシステム全体を通
して所定データの頻繁な交信を可能にする。ＴＤＭ方式
ではデータ・ハイウェイ通信のための時間を最大限に利
用できる。また、デモクラチック・モードを提供するこ
とでシステムに顕著な融通性が与えられる。即ち、デー
タ伝送がＴＤＭだけの場合には不可能な機能を行なうこ
とができる。

第７ｂ図はドロップからデータ・ハイウェイに伝送され
る１つのデータ・ブロックまたは“フレーム”を示す。
個々のフィールドには変化があっても、同じフォーマッ
トがＴＤＭモードにもデモクラチック・モードにも利用
される。採用されるプロトコルは基本的にはＩＢＭコー
ポレーションが開発し、業界の標準となっている公知の
“ＨＤＬＣ”フレームを改良したものである。その基本
構成を第７ｂ図に示した。連続するフレーム間にスペー
スを設け、このスペースの後に長さ約２．４マイクロセ
コンドのマーク・パルス１０６を設け、このパルスを利
用してデータ送信機を作動させる。このパルスに８個の
二相符号化０列１０８が続き、これが次に伝送される二
相データの復号に利用される、後述のようなデータ・ハ
イウェイ通信カードの位相ロックループ回路を同期化す
る。次に１個の０、６個の１及びもう１個の０から成る
フラグ・バイト１１０が続く。ＨＤＬＣプロトコルにお
いてはこの２進値列は固有であるからフラグとして利用
できる。これを以下に説明する。ＨＤＬＣプロトコルや
ゼロ挿入法を利用することにより、不注意でデータ・ハ
イウェイ・バスにフラグが現われないようにする。ゼロ
挿入法では送信されるデータが５個の連続する１を有す
る場合に出データ流れに余分の０を挿入する。データが
データ・ハイウェイ・プロセッサに出力される前に受信
ＨＤＬＣコントローラにより逐次入力流れから、後述の
同期的冗長キャラクタと共に前記余分の０が除去され
る。即ち、公知のＨＤＬＣコントローラが伝送ブロック
の開始時と終了時にだけフラグが現われるようにデータ
・ハイウェイへの出力を制御する。フラグ１１０に、第
７ｃ図に関連して後述するアドレス、制御及びデータ・
フィールド１１２が続く。次に長さ２バイトの周期冗長
度チェック・フィールド１１４が続くが、このフィール
ドはデータ・ハイウェイ・コントローラにおいて形成さ
れ、公知技術に従ってエラー・チェック及び修正のため
出伝送信号に挿入される。第２フラグ１１０が伝送を完
結させる。

第７ｃ図は、第７ｂ図に示したドロップから送信される
データ・ブロックまたは“フレーム”によって与えられ
る記述の展開図である。フラグ・バイト１１０は上述し
た通りである。これにアドレス・フィールド１１６が続
く。このアドレス・フィールドまたは“Ａ−バイト”１
１６は、データ・ハイウェイにアクセスする次のドロッ
プを特定する“トークン”として作用する。Ａ−バイト
１１６は、ドロップがメッセージを送出するごとに増大
する８ビット・アドレス・インデックスである。このイ
ンデックスは、ハイウェイにアクセスする次のドロップ
を指示するドロップ表へのアクセスに利用される。アド
レス・バイト１１６に制御バイト１１８が続く。これは
制御フラグである８ビットから成るバイトである。この
制御フラグについては第８ａ図との関連で詳しく後述す
る。次に０ないし６３個のデータ・ワード１２０が続
き、このデータ・ワードの詳細も第８ｂ及び８ｃ図に関
連して後述する。第７ｃ図に示すメッセージ・フレーム
のうち、モニターされる特定プロセス値に関連する典型
的なポイントまたは下位部分は特定のデータ・ポイント
を識別する“システム識別”タグであり、特定のデータ
・メッセージが連携の機能プロセッサにとって重要かど
うかを判定するためデータ・ハイウェイ・コントローラ
によって利用される１個のワードを含む。各ポイントは
ステイタス・ワードをも含む。その他のワードは例えば
アナログ値を伝送するのに利用することができる。全て
のワードが伝送された後、１６ビットの周期的冗長度チ
ェック１１４及びフラグ１１０が伝送され、本発明のい
ずれか１つのドロップから送信されるフレームはこのフ
ラグ１１０で完結する。

第８ａないし８ｄ図から成る第８図は上記フレームの各
部分の詳細なフォーマットを示す。第８ａ図はＣフィー
ルド１１８に使用されるビットを定義するものである。
既に述べたように、８ビットから成る。第７番目の位置
を取るビットＰは組合わされたＡ及びＢフィールドのた
めのパリティ・ビットである。パリティは奇数と定義さ
れている。このビットはプロセッサとＨＤＬＣコントロ
ーラの間の伝送中に発生する可能性のあるビット・エラ
ーをキャッチする。位置６を占めるＭビットはメッセー
ジのモードを指示する。セットされているなら、モード
はＴＤＭ、即ち、同じメッセージフォーマットがＴＤＭ
にもデモクラチック・モードにも使用され、Ｍビットは
特定メッセージがどちらのモードに属するかを指示す
る。位置５を占めるＴビットは後続のメッセージのモー
ドを指示する。セットされているならモードはＴＤＭ、
換言すれば、このビットは現ドロップがどちらのモード
でハンド・オフするかを指示する。位置４を占めるＨビ
ットはＤＨＣによってセットされてこのフレームが先行
のハンド・オフが回答を得られないままであったため回
復ハンド・オフであることを表わす。Ｒビットはデータ
・ハイウェイを介して行なわれるフレームの伝送を同期
させるタイムキーパによって使用される。セットされて
いるなら、ＲビットはタイムキーパＤＨＣがデータ・ハ
イウェイの休止時間が異常に長いことを検知し、データ
・ハイウェイをこのフレームから再始動しつつあること
を指示する。従って、信号パス動作になんらかのエラー
が発生したことをタイムキーパが検知するとＲビットが
セットされる。１００ミリセコンドの時間が過ぎると、
位置２を占めるＵビットが最終のデモクラチック・モー
ド・フレーム中にセットされて、次のフレームがＴＤＭ
であることを指示する。この場合、再びデモクラチック
周期に戻った時に使用するためＡフィールドは使用せず
に残す。従って、ＵビットがセットされているならＴＤ
Ｍリストの第１記述項目に対するハンド・オフを意味す
る。最後に、位置１及び０をそれぞれ占める２個のＳビ
ットもタイムキーパによって使用される。このＳビット
が０でなければＣフィールドに続くワードがクロック値
を含むことを意味する。Ｓビットの値は（冗長性を与え
るため）システム中に３個使用されているタイムキーパ
のうちどのタイムキーパがメッセージを送信中であるか
を指示する。値０１はタイム・キーパＡを、１０はタイ
ムキータＢを、１１はタイムキーパＣをそれぞれ意味す
る。

伝送ブロックのデータ部分１２０（第７ｃ図）は空白で
もよいし６３個までのワードを含むこともできる。伝送
ブロックのデータ部分１２０におけるメッセージのフォ
ーマットは伝送がＴＤＭモード・フレームかデモクラチ
ック・モード・フレームかによって異なる。各１００ミ
リセコンド周期のＴＤＭ部分では各ドロップのＤＨＣが
１フレームの定期的データまたはメッセージを送信し、
このフレームはそれぞれがシステムＩＤ、ステイタスワ
ード、及びもしアナログ・ポイントならその値から成る
一連のメッセージから成る。デジタルＴＤＭメッセージ
のフォーマットは第８ｂ図に示した通りであり、アナロ
グＴＤＭメッセージのフォーマットは第８ｃ図に示した
通りである。いずれかの場合にも、システムＩＤワード
及びステイタスワードで始まる。

システムＩＤはメッセージの第１ワードに位置合わせさ
れた１４ビットのシステム要素識別子を含む。システム
ＩＤはデータの性質及び出所を識別し、このメッセージ
が重要かどうかを判定するため各ドロップによって検査
される。１４ビットを採用することで１６、０００以上
の個別データ・ポイント、即ち、プロセス変数値、シス
テムのステイタスなどを別々に識別することが可能にな
る。１４ビットの数が１ないし２５４の範囲内の数を指
示するならば、単一のデータ・ポイントを指示するので
はなくて、メッセージを送信中のドロップを指示するに
過ぎない。例えばプリンタの用紙が切れると、このプリ
ンタとして構成されているドロップがアラーム状態にあ
ることが指示され、従って、この１４ビット数は通信上
便利な機能を提供する。２バイトのシステムＩＤの２個
の余分ビットは次のように利用される。ビット１５はメ
ッセージがアナログ・ポイントかデジタル・ポイントか
を指示する。セットされているならポイントはデジタ
ル、クリアされているならポイントはアナログである。
ビット１４はＴＤＭメッセージにおいて常に１にセット
されている。これにより機能プロセッサはＴＤＭの記述
項目をデモクラチック・モードの記述項目から弁別する
ことができる。ステイタス・ワードはメッセージのステ
イタスの属性を含む。もしシステム要素がデジタルな
ら、ステイタス・ワードの最下位ビットはデジタル値を
含む。第８ｃ図に示す２ワード・アナログ値フィールド
はアナログ・メッセージだけに使用される。このフィー
ルドは３２ビットの浮動小数点アナログ値を含む。

第８ｄ図は、好ましい実施例において利用可能なデモク
ラチック・モード・メッセージである。１００ミリセコ
ンド周期のＤＥＭ部分において、いくつかのＤＨＣは、
リクエストされた非定期的データまたはメッセージを、
連携の機能プロセッサによるか、または他のドロップか
らのリクエストに応答して、送信することができる。与
えられた１００ミリセコンド周期に実際に送信するＤＨ
Ｃの数は次のＴＤＭ周期が始まるまでの残された時間に
よって制限され、場合によってはすべてのドロップがＤ
ＥＭメッセージ送信を行なうことができる。ＤＥＭ周期
に送信されるメッセージはワン・ショット放送と、起点
ドロップへのメッセージの２種類に分類される。ワン・
ショット放送はシステム要素に関するすべての属性をす
べてのドロップに送信するのに使用される。このような
放送はあるドロップが他のドロップからワン・ショット
放送リクエストを受けた場合に送信される。

ワン・ショット放送のシステムＩＤ部分は第８ｂ及び８
ｃ図に関連して述べた通りである。ＷＣフィールドは１
ワードであり、メッセージに含まれる情報の追加ワード
数を指示する。起点ドロップに対するリクエスト／変更
メッセージの場合、このフィールドは０でよい。もし０
ならば、このメッセージはシステムＩＤフィールドに特
定されているシステム要素のすべての属性に関するワン
・ショット放送を求めるリクエストと解釈される。ＷＣ
フィールドが０なら、ＤＩＳＰ及びＡＤフィールドは存
在しない。ワン・ショット放送との関連で使用されるＡ
Ａフィールドは１ないし６１ワードであり、このワード
は共用メモリに順次記憶される。ドロップへのデータ送
信にはリクエスト／変更メッセージが使用される。シス
テムＩＤ及びＷＣフィールドは上述の通りである。ＤＩ
ＳＰフィールドはデータ記録内における、送信データの
記憶位置を指示するのに使用される。ＡＤフィールドは
指定要素の１つまたは２つ以上の属性にかわる情報を表
わす１ないし６０個のワードである。最後に、起点ドロ
ップへの一般的なメッセージも同じシステムＩＤ及びＷ
Ｃフィールドを含むが、共用メモリの８個のファースト
イン・ファーストアウト・バッファ（ＦＩＦＯ）のうち
どのバッファがメッセージを記憶するのに使用されるか
を指示するＦＩフィールドをも含む。要約すると、起点
へのリクエスト／変更メッセージは、ワン・ショット放
送フォーマットを利用して送信すべき特定データを要求
するために利用される。起点への一般的なメッセージ
は、例えば確認またはこれに類する信号となる。

５．データの符号化及び復号 第９図は、本発明との関連で利用されるものを含む種々
のデータ符号化法の比較図である。第９図の第１行には
一連の０及び１から成る形でデータを図示した。次の行
ＮＲＺは“非ゼロ復帰”符号化法であり、１に対応する
時間で信号は高いレベルにあり、他の時間には低いレベ
ルとなる。次の行ＮＲＺＩはある種のデータ記録システ
ムにおいてデータ変換・数を少なくするのに広く採用さ
れる。“非ゼロ反転復帰”法である。第４番目の行ＲＺ
は１に対しては単純半ビット・セル高パルスを、その他
の場合には低パルスを提供するのに使用されるゼロ復帰
符号化法である。この方式はデータの自動刻時制御が不
可能であることがいうまでもない。最後に、データ・ハ
イウェイによるデータ転送のため本発明で採用される二
相符号化法を第５番目の行に示した。このデータ変換方
式にあっては、すべてのビット・セルの中心に、０なら
ば上向き変換、１ならば下向き変換が起こり、その結
果、図示の波形となる。即ち、二相符号化では、各ビッ
ト・セルの半分が低く、半分が高く、高い半分が最初に
現われるか２番目に現われるかによって１がコード化さ
れたか０がコード化されたかが判定される。

ＮＲＺ符号化法は本発明のコントローラ内で利用される
が、二相符号化方式はデータ・ハイウェイを介して利用
される。従って翻訳手段を設ける必要がある。これを示
すのが第１１図であり、第１９図は関連の波形を示す。
コード化すべきＮＲＺデータに関する排他的論理和演算
の結果及び２ＭHzクロックと共に４ＭHzクロックがフリ
ップ・フロップ１２２に供給される。フリップ・フロッ
プの出力が第１０図の下方に示す二相データである。第
１０及び１１図に示すメッセージ・プロトコルはすでに
述べた通りである。即ち、インバータ１２６によって形
成されるマークにより、メッセージ開始と同時に送信機
が作動する。インバータ１２８によって間隔が維持さ
れ、その結果、図示のような、かつ第７ｂ図に関連して
上述したようなフォーマットとなる。

本発明で使用される二相データ符号化方式にはいくつか
の利点がある。その１つとして、すべてのデータ・ビッ
トにおいて変換が起こるから、自動クロック制御を可能
にするに充分な周波数情報が得られ、従って単線同軸ケ
ーブルで充分である。二相符号化では正味ＤＣ電圧が０
であることも好都合であり、導線とシールドの間に全般
的にＤＣ電圧が発生することはない。

二相符号化通信の他の利点として、二相符号化ではビッ
ト・セルにおいてコード化された各ビットの半分が高ま
たは“正”、半分が低または“負”となる。例えば１は
１つのビットセルにおいて先ず“高”として、次いで、
“低”としてコード化され、０はその逆となる。本発明
の他の特徴として、復号に際して各ビット・セルの第１
及び第２部分の相対振幅を互いに比較することにより、
二相データの比較的ノイズの少ない復号を達成すること
ができる。即ち、ビット・セルの前半部分が後半部分の
振幅よりも平均して高ければ１が検知され、０の場合に
はこの逆となる。第１０図に示す方形波二相データはフ
リップ・フロップによって形成されるほぼ理想的なデー
タである。ただし、同軸ハイウェイで伝送される過程で
ある程度の信号劣化が起こり、方形エッジがやや丸くな
る。データを正しく受信できるためには伝送の検知精度
を高める手段を設ける必要がある。本発明の他の特徴と
して、二相データをインターバルを置いてサンプリング
し、ビット・セルの各半分の中央サンプルを両端に対し
て重み付けし、重み付けされた値を合計することにより
このビット・セルの各半分のトータル値を形成すること
で別の改良効果を得る。前半部分のトータル値が後半部
分のトータル値よりも大きければ１が復号され、後半部
分の方が大きければ０が復号される。従って、例えばな
んらかの理由でラインに現われる漂遊電圧の作用下にビ
ット・セルの高い半分の相当な部分が負となってもノイ
ズが小さいという点で極めて有利であり、前記漂遊電圧
の作用下にあっても、重み付け方式を採用したから正し
く復号される公算が大きい。

第１３図はいかにしてこの正しい復号が行なわれるかを
略示する図である。第１３ａ図は理想的な二相データを
示す。１個のビット・セルはその前半部分が高く、後半
部分が低く、１がコード化されたことを示す。第１３ｂ
図は検知すべきデータが歪みとノイズを伴なう極端な例
を示す。第１３ａ図に示す波形が歪んで第１３ｂ図に破
線で示すほぼ正弦波形に近くなるが、ラインのノイズが
この破線で示す形状から著しくずれた形となる。

上述のように、二相データを復号するキーはセルのどち
らかの半分が高い平均値を持つかを検知することであ
る。ノイズが信号振幅と相関するとは考えられないか
ら、ほぼ正弦波形の信号が比較的意味を持つのは各セル
の中央部においてである。即ち、ビット・セル振幅の中
央における最大信号が0.3ボルトなら、ノイズの−0.2ボ
ルトが信号を０に対して負であると検知させないが、例
えばビット・セル両端付近で信号値が僅かに0.1ボルト
なら、信号は０に対して負と検地される。従って、第１
３ｃ図はビット・セルの各部が分割される下位ユニット
に与えられる重み付け値を示す。好ましい実施例ではビ
ット・セルの各半分が８個の下位ユニットに分割され
る。端部ユニットには０値が与えられ、中間ユニットの
重み付けは中央ユニットが相対値３を取るまで漸増す
る。これらはすべて第１３ｃ図に示す通りである。他の
重み付け方式を採用してもよいことはいうまでもない。
所与の下位ユニットに関して、波形の値が任意の値に対
して正であれば、この下位ユニットの重み付け値を関連
のビット・セル半分のトータル値に加算する。ビット・
セル全体をこのようにして分析したら各半分のトータル
値を比較する。前半部分のトータル値が後半部分のトー
タル値よりも高ければ１が復号され、前半部分が低けれ
ばビットは０である。第１３ｃ図は波形が正なら“１”
ビット列が、負または０なら“０”ビット列が形成され
るメカニズムを示す。このビット列が重み付け値に加え
られ、その結果が合計される。このことは波形のすべて
の負部分を無視して、第１３ｃ図に示す重み付け値によ
って求められるユニット量を加算したことを意味する。
その結果を第１３ｅ図に示す。ビット・セルの前半部分
はトータル値８を、後半部分はトータル値６を取るか
ら、１が復号されたことになる。もちろん、論理上はこ
の例においてビット・セルの前半部分が値１２を、後半
部分が値０を取ることになる。

当業者なら容易に理解できるように、ここに挙げた例は
著しく誇張されている。ノイズはさほど顕著ではないの
が普通である。事実、本発明の好ましい実施例ではビッ
トの誤り率は１０^-7よりもはるかに低い。

本発明は他の特徴として、二相データを小部分に分割す
るクロックを設定するのに位相ロックループを使用し、
前記分割小部分を互いに重み付けし、これを合計して統
計上優れたデータ検知を可能にする。この動作を行なう
と共に上述の復号を行なう回路を第１２図に示した。公
称周波数２ＭHzの二相データが１３０において供給さ
れ、ビット・セルごとに１６サンプルが形成されるよう
に、発振器１３２から発生する３２ＭHzのサンプリング
速度でサンプリングされる。回路は基本ビット・セルを
発見するために前縁の変化を検知する。検知装置１５６
によってエッジが検知されると、デジタル位相ロックル
ープが次のエッジまでカウント・アップする。そのたび
にカウントを整合させ、必要ならばカウンタのインター
バルをビット・セルと整合させるため１だけ加減調整す
る。位相ロックループは第７ｂ図に示すフラグからマー
ク・ビットを分離する８個の０に基ずき同期される。こ
のようにして位相ロックループは０の初期フィールドを
求める。この初期フィールドを検知することにより、１
８０°位相ずれ同期の可能性はなくなる。ＯＲゲート１
３４によって２個の連続する位相ＯＫ信号が出力された
後、ロック状態が存在する。

入力データは２つの周期、即ち、２成分二相データの前
半及び後半にサンプリングされる。データ復号プロセス
は二相サンプルを単成分ＮＲＺデータビットに変換する
ために２つのＰＲＯＭ１３６及び１３８を利用する。
“１”ＰＲＯＭ１３６が最初に動作して、すでに入力シ
フト・レジスタ１４０からシフト・インされ、一時的に
レジスタ１４２に記憶されているデータに作用する。各
二相ビット・セルごとに１６個のサンプルが２つの８ビ
ット群の形で取出される。この８ビット群は基準値と比
較した入力波形に応じて第１３ｄ図に示すような１また
は０ビット列である。１４０においてシフト・インされ
た後、第１ビット群は８ビット並列レジスタ１４２に転
送される。レジスタの出力は“１”ＰＲＯＭ１３６に対
するアドレスとして作用する。各ＰＲＯＭ場所の内容は
データの８ビットであるアドレスによって提供される論
理１の重み付き代数値を表わす数を含む。ＰＲＯＭの出
力はニブルとして提供される重み付き合計、即ち、４ビ
ット並列レジスタ１４４に記憶されるデータの1/2バイ
トである。この過程で８ビットから成る二相データ・セ
ル後半部分がシフト・インされ、最初の８ビットと同様
に処理される。この接合点には生データの１６サンプル
から抽出された２つのデータ・ニブルがある。この両ニ
ブルは１ＰＲＯＭ１３６及び４ビット・レジスタ１４４
に供給され、一緒に０揃いのＰＲＯＭ１３８に対するア
ドレスとして作用する。このＰＲＯＭは２つの出力を持
ち、もし上位４ビット、即ち、第１ニブルの値が下位４
ビットの値よりも大きければ信号１を出力する。さもな
ければ信号０が出力される。クロック制御が行なわれる
とこれが１４６において非ゼロ帰還データ出力となる。
もし０揃いＰＲＯＭ１３８のアドレスが０揃いまたは１
揃いなら、ＤＨＢ活動が存在せず、従って“活動”信号
ＡＣＴＶＴＹがセットされても偽信号ということにな
る。即ち、ＰＲＯＭ１３８に対するアドレスとして１揃
いまたは０揃いアドレスが提示されれば活動信号は発生
しない。

上述のように、第１３図はビット・セルの理想的な方形
波部分（１３ａ図）と典型的な、ただし誇張された現実
の波形（１３ａ図）の関係を図形的に示す。サンプルの
それぞれに割当てられる重み付け値を第１３ｃ図で個々
のサンプルの下に示した。同図から明らかなように、少
なくともノイズ、ジッタなどによって攪乱され易いデー
タ・セル中央部は出力ＮＲＺデータの精度を高めるよう
にＰＲＯＭ１３６の記憶値により特別に強調されてい
る。

上述のようにハイウェイの活動はＰＲＯＭ１３８によっ
て検知される変化の有無に基づいて検知される。“活動
なし”は３個の連続する二相コードの不在として定義さ
れる。後述のマイクロエンジン（ｍｉｃｒｏｅｎｇｉｎ
ｅ）、データ・ハイウェイ・プロセッサ及びタイムキー
パがこの活動信号を利用して受信メッセージ・フレーム
の検知を確実にし、さもなければノイズが本物のデータ
と混同されるのを防止する。

６．クロック制御−概論 当業者なら容易に理解できることであるが、分布形制御
システムにおいては正確なタイミングが必須条件であ
り、本発明も例外ではない。そこで、ドロップがすべて
同じ時間値に対して動作するように特殊な手段が講じら
れて来た。時分割多重化モードに移行する際にすべての
ドロップを同期することによってこのタイミングが行な
われる。任意のドロップがそのフレームの制御バイト中
に“Ｕ”ビットをセットすることにより時分割多重化モ
ードへの切換え命令を放送すると、すべてのドロップが
これを受信する。そこで各ドロップがローカル・タイム
の記録を取る。即ち、各ドロップに含まれる内部クロッ
クの前記Ｕビットが送信された時の値を記録する。モー
ド切換えは各ドロップによってほぼ同時に受信されるか
ら、論理上すべてのドロップは正確に同時にそのタイム
を記録することになる。次いで最初に放送する３つのド
ロップ、即ち、タイムキーパがＣフィールドと第１ＳＩ
Ｄワードの間に、それぞれのタイムキーパが記録したロ
ーカル・タイムを含む別のワードを挿入する。タイムキ
ーパをも含むドロップのそれぞれがこの放送を受信する
から、ＴＤＭモードによる最初の３つの放送の後、各ド
ロップは３つのローカル・タイムの記録を受信したこと
になる。各ドロップ内にあってはローカル・クロックを
含むデータ・ハイウェイ・プロセッサが３つのローカル
・タイムの記録をチェックし、近似する２つの値の平均
を取る。次いでデータ・ハイウェイ・プロセッサはこの
平均値を該プロセッサ自体の“ＴＤＭへの切換え”命令
タイムの記録と比較し、比較結果に従ってそのクロック
を調整する。即ち、各プロセッサは機能プロセッサが必
要に応じこのクロック値にアクセスできるようにクロッ
ク・タイムをその共用メモリに連続的に記憶させる。こ
のプロセスについては更に詳しく後述する。

本発明の１つの特徴として、３つの別々のタイプキーパ
・ドロップを使用することによる三重の冗長性をタイム
キーパに与える。タイムキーパの基本的機能は見失われ
たトークンを探索し、検出することにある。即ち、ハイ
ウェイを１つのドロップから次のドロップに正しくハン
ド・オフさせるのに必要な信号を供給することにある。
一般的には、そのフレームをハイウェイに送信してトー
クンを渡した後、各ドロップは所与の時間内に他の放送
も入って来ないかどうかを調べる。前提条件として、も
し放送が入ってきたら次のドロップがトークンを確保し
てその放送を実行したのであり、放送が検知されないな
ら、トークンが欠落していたことになる。トークンを渡
すドロップは先ず３０マイクロセコンド待ってから８０
マイクロセコンドのウィンドーを時定し、新しい放送の
有無をさがす。もし見つからなければ再びアドレスを増
分し、データ・フィールドのないフレームを再送信する
ことによりトークンを次のドロップへ渡す。従って、こ
のドロップは次のドロップがそのアドレス信号を認識
し、みずからのメッセージを送信するまでの間増分動作
を続けることができる。例えば、約１００のドロップが
番号順に配列され、ドロップ３０〜３９がオフ・ライン
であるシステムが考えられる。この場合、ドロップ２９
はドロップ４０に宛てられたトークンがドロップ４０の
送信という形で確認されるまで１１回にわたって増分す
る。ただし、実際には“確認”メッセージは使用されな
い。それぞれのメッセージはデータだけでなく次のトー
クンをも含み、このことは前のトークンの受渡しが正し
く行なわれたことの確認を意味する。

３つのタイムキーパ・ドロップはハイウェイに対する別
々のモニター機能をも行なう。受信された各放送に続い
て３つのタイムキーパがそれぞれのタイムをタイムアウ
トする。即ち、第１タイムキーパは２４０マイクロセコ
ンド、第２タイムキーパは４４０マイクロセコンドで、
第３タイムキーパは６４０マイクロセコンドでそれぞれ
タイム・アウトする。タイムキーパのいずれか１つがト
ークン受信を検知しなければ、即ち、このタイムキーパ
に与えられた時間枠内に新しい放送を検知しなければ、
時分割多重化モードの開始点から再び通信を開始する。
なんらかの理由で第１タイムキーパが２４０マイクロセ
コンドに放送を感知しなければ第１タイムキーパが４４
０マイクロセコンドにわたってモニターする。多くの場
合第２タイムキーパが第１タイプキーパをバックアップ
し、同様に第３タイムキーパが第１及び第２タイムキー
パをバックアップする。

タイムキーパには３つの作用モードがある。即ち、 １）ノーマル・モード ２）タイムキーパ・モード ３）リセット・モード ノーマル・モードではＭＢＣがメッセージを送信した後
にタイムキーパが起動される。ハイウェイにおいて１１
０マイクロセコンドにわたって活動が検地されないと、
タイムキーパがタイムアウトし、ＭＢＣがＭＢＤに割り
込む。

タイムキーパ・モードはデータ・ハイウェイ・システム
の故障を検知するのに利用される。活動が検地されない
とタイムキーパが起動される。ハイウェイにおける活動
が検知される前にタイムキーパがタイムアウトすればハ
イウェイ・システムに故障ありと想定され、ＭＢＣがＭ
ＢＤに割り込む。

ＭＢＣタイマはプログラム可能アレー・ロジック・チッ
プ（ＰＡＬ）制御シーケンサ・プログラム可能カウン
タ、１００分割カウンタ、及び入力同期レジスタから成
る。これらの論理素子が相互作用してタイミング機能を
行なう。

第１４図はこのタイマの状態変化図である。４個の信号
を図示してあり、セットされて下記のような意味を持
つ。

ＴＩＭＯＴ信号は連携のタイマがタイムアウトしたこと
を意味し、ＡＣＴＶ信号（第１２図の信号ＡＣＴＶＴＹ
と等価）はハイウェイにおいて活動が検知されたことを
意味し、ＴＷＣＺ信号は送信完了を意味し、ＩＲ信号は
ＭＢＤへの割込みが受け入れられたことを意味する。

タイマには下記のような主要動作モードがある。

１．リセット・モード ２．ノーマル・モード・タイマ ー１１０マイクロセコンド ３．タイムキーパＡ、Ｂ、またはＣモード・タイマ モードはＳＳビットに従ってＭＢＤからの命令で選択さ
れる。タイマは次の例外を除いて常に一度に１つのモー
ドで動作する。即ち、タイムキーパ・モードでは制御シ
ーケンスが１５２においてＴＷＣＺ信号を受信すると自
動的に飛越してノーマル・モードで動作し、ＭＢＣマイ
クロエンジンによりメッセージが送信されたばかりであ
ることを指示する場合がその例外である。

タイマは３つの条件下でリセット・モード１５０に移行
する。第１は１５１において“オフ”となるように命令
された場合、次はノーマル・モードであるがメッセージ
送信前である場合、最後はなんらかのモード変換が起こ
った場合である。

ノーマル・モード（ＮＥＳＴノード１５３号）のタイミ
ング・インターバルはマイクロエンジンによって時定さ
れる３０マイクロセコンド及びタイマ自体によって時定
される８０マイクロセコンドである。即ち、このモード
は送信メッセージの末尾から３０マイクロセコンド
“後”に、換言すれば、マイクロエンジンがリセット
し、信号ＴＷＣＺをセットしてノーマル・モードの開始
を指示すると開始される。開始後、タイマはハイウェイ
に活動が現われる（ＡＣＴＶ＝１）のを待機し、“受
信”ドロップが実際にメッセージを受信し、“みずから
の”送信を開始しようとしていることを通告する。活動
は第１２図に関連してすでに説明した二相検知回路によ
って検知され、この回路がＡＣＴＶＴＹ信号を出力す
る。もしＡＣＴＶが８０マイクロセコンド以内に起こら
なければ（真にならなければ）カウンタがタイムアウト
し（ＴＩＭＯＴ＝１）、その結果ＰＡＬシーケンスがノ
ードＮＴＯにおいて割込みをセットする。ここで回復ハ
ンド・オフが送信される。この状態はＭＢＤから割込み
セット（ＩＲ＝１）が受信され、メッセージが送信され
たことを指示されるまで続く。次いでタイマはリセット
・モード１５０に飛越す。

Ｓビットに応じてノードＭＳＥＴＡ、ＭＳＥＴＢ及びＭ
ＳＥＴＣで始まるタイムキーパ・モードでは、各タイマ
がハイウェイの非活動時間をモニターする。タイムキー
パＡ、Ｂ、及びＣに与えられた３つのインターバルはそ
れぞれ２４０、４４０、及び６４０マイクロセコンドで
ある。このモードはハイウェイにメッセージ伝送がない
ことを検知するように構成されている。例えば、ハイウ
ェイが完全に“死”状態なら、タイムキーパＡが先ずタ
イムアウトし（ＴＩＭＯＴ＝１）、タイマ割込みを出力
する（ノードＭＴＯに入る）。（図示しない）ステイタ
ス・ビットがセットされて、ノーマル・モード・タイム
アウトではなくタイムキーパ・モード・タイムアウトで
あることを指示する。この割込みはＭＢＤを再始動させ
る信号である。タイムキーパＡとしてプログラムされて
いるドロップが故障すると、即ち、ＩＲが高くならない
と、そのバックアップとして作用するタイムキーパＢが
４４０マイクロセコンドでタイムアウトして、同様に再
始動を行なう。タイムキーパＣは最終的なバックアップ
・タイマである。他方、タイムキーパ・モード中にもし
ＡＣＴＶが高くなると、リセット・モード１５０を経て
１５３において再びノーマル・モードに移行する。第１
４図下方に示すように、ノードＭＴＯの入口はＭＢＤ対
し、ハイウェイ再始動が必要であることを指示し、ノー
ドＮＴＯは回復ハンド・オフが必要であることを指示す
る。ＭＢＤは上記ステイタス・ビットを利用することに
よって両者を区別することができる。ＭＢＤが適正な動
作で応答すると、ＩＲ信号がタイム・キーパによって検
知され、リセット・モード１５０がアクセスされる。

７．データ・ハイウェイ・コントローラ Ａ．データ・ハイウェイ・プロセッサ（ＭＢＤ） 当業者なら容易に理解できるように、本発明システムに
おける主なハードウエア成分の１つはマルチバスにコン
パチブルな各種の周辺装置である機能プロセッサと、極
めて特定的であり、従ってシステムの特性を決定するデ
ータ・ハイウェイとの間の交信を行なうデータ・ハイウ
ェイ・プロセッサである。そこで以下にデータ・ハイウ
ェイ・プロセッサ（ＭＢＤ）カードの詳細を説明する。
第１５図はこのカードのブロック・ダイヤグラム、第１
６図及び第１７図は第１５図のブロック・ダイヤグラム
に示されているアドヴァンスト・マイクロ・デバイス社
（ＡＭＤ）のモデル２９０１ビット・スライス・マイク
ロプロセッサ及び２９０１マクロシーケンスのブロック
・ダイヤグラムである。

データ・ハイウェイ・プロセッサ（ＭＢＤ）は高速ビッ
ト・スライス・プロセッサである。この設計は汎用であ
り、並列データの処理が可能である。以下単一のＭＢＤ
モジュールについてその機能を説明する。第１５図はこ
の装置の論理ブロック・ダイヤグラムを示す。

ＭＢＤはデータの符号化／復号機能及び直列化／並列化
機能を行なうＭＢＣ通信コントローラとＭＢＳ共用メモ
リ・モジュールとの間の情報流れを制御するワン・ボー
ドのデータ・プロセッサである。高速（２００ｎｓｅｃ
／ｃｙｃｌｅ）で動作し、ビット・スライス・アーキテ
クチャを介して意志決定能力及びデータ操作能力を提供
する。第１５図のブロック・ダイヤグラムに示すよう
に、この装置はすべての素子のマイクロコード制御下に
動作する。

ＭＢＤは１６ビット・ワード長を与えるマイクロプログ
ラムされた構造を有する。パイプライン・モードで動作
して、命令実行がマイクロプログラムＰＲＯＭ１６０か
らの次のマイクロ命令の選択と平行して行なわれること
を意味する。３Ｋ×４８ビットＰＲＯＭ１６０（４Ｋに
拡大可能）に含まれるマイクロコード化命令は２９１０
マイクロシーケンサ１６２によってアクセスされる。各
クロック・タイムに現時命令がパイプライン／ブランチ
・アドレス・レジスタ１６４内にクロックされ、“次
の”クロック・タイムに実行される。２９１０マイクロ
シーケンサ１６２は命令の逐次実行、サブルーチン・リ
ンケージ、内部的ループ能力、及び外部で形成されるブ
ランチ・アドレスのパス・スルーを行なうロジックを含
む。詳細を第１７図に示した。

ビット・テスト・マルチプレクサ１６６、ステイタス・
コード・レジスタ１６８及び逆読みフラグ・レジスタ１
７０から成るテスト・ツリーは任意のビットの論理レベ
ルに基づくシーケンス制御を可能にする。８個の逆読み
フラグのそれぞれをテストし、条件付きでセットまたは
リセットすればよい。その他のシーケンス制御は４個の
異なるソースのいずれか１つからアドレス・マルチプレ
クサ１７２を介して“次のアドレス”の選択を可能にす
ることで達成される。アドレス・マルチプレクサ１７２
は“ブランチ・アドレス”の選択を制御することによ
り、２９１０マイクロシーケンス１６２が次に実行すべ
き命令を制御する。マルチプレクサ１７２は４個のマル
チプレクサ入力の１つを介してブランチングを行なうた
め２９１０マイクロシーケンス１６２に外部的直接入力
を提供する。前記４個の入力は条件付きブランチ能力、
マルチウェイ・ブランチ・レジスタ１７４を介して行な
われるマルチウェイ・ブランチング、及びハンドリング
・サブルーチンへの割込みブランチングのための２つの
入力を提供する。

優先割込み構造１７８は８本の割込み線１７６を受けい
れることができる。この構造はマイクロコード・アドレ
スから下位４ビットを形成する。この４ビットはブラン
チ・アドレス・レジスタ１７４の上位８ビットと共にア
ドレス・マルチプレクサ１７２に提供するための割込み
アドレスとなる。割込みが保留中であり、現マイクロ命
令が割込み可能なら、２９１０マイクロシーケンス１６
２が特定割込みに使用される適当なルーチンを呼出す。

ＭＢＤの心臓部は第１６図に詳細な構造を示す１６ビッ
ト２９０１１ＡＬＵ／レジスタ１８０である。１６ワー
ド×１６ビットの直接アドレス・ファイル・メモリを具
備すると共に、論理、演算及びシフト動作を可能にし、
完全なマイクロコード制御下にある。ＡＬＵ入／出力ポ
ートはソース及びデスチネーシオンデータ用の２本の主
要バス、即ち、Ｙ−バス１８２及びＤ−バス１８４の基
礎を形成する。この１６ビット・バスにはほかに次の構
成成分が接続している。即ち、ＲＡＭ／ＲＯＭマイクロ
メモリ１８６、バイト・スワップ・レジスタ１８８、パ
リティ発生／チェック装置１９０、バイト・インジケー
タ・レジスタ１９２、プログラム可能タイマ１９４、及
びＷ−バス１９８（ＤＨＣバス）と接続することにより
ＤＨＣの残り部分と接続関係にある入／出力ポート１９
６。

ＲＡＭ／ＲＯＭマイクロメモリ１８６は、２９１０マイ
クロシーケンス１６２に供給されるのと同じアドレスを
使用してアドレスされる。マイクロメモリ１８６は読取
専用メモリ（ＲＯＭ）の５１２ワードとランダム・アク
セス・メモリ（ＲＡＭ）の１０２４ワードとを有し、ア
クセスには２サイクルが必要である。第１サイクルには
アドレスが提示され、データは次のサイクルに与えられ
る。

８２５３プログラム可能タイマ１９４はＤ−バス１８４
の下位８ビットでアクセスされる。マイクロメモリ１８
６からタイマ１９４に１個のデータ・バイトがロードさ
れ、この同じバス１８４を介して、タイマ１９４からＡ
ＬＵ１８０に１個のデータ・バイトが読出される。タイ
マ１９４はマイクロコードからの６個の制御フラグ１９
５を介して制御される。

ＭＢＤは他の２つの主要システム・モジュールであるＭ
ＢＣ及びＭＢＳを、Ｗ−バス１９８を介してアクセスす
ることができる。２つのデコーダ２００がマイクロコー
ド制御下にソース及び／または行先レジスタの選択を可
能にする。

後述の第２１〜２４図がＭＥＤ動作のシーケンスを詳細
に図示している。

ＭＢＤが実施するようにプログラムされている機能を以
下に概説する。ＭＢＤはデータ・ハイウェイ通信カード
（ＭＢＣ）をアクセスすると共に、第１８及び１９図と
の関連で後述する並列データ用のメッセージ・バッファ
をもアクセスする。バッファはデュアル・ポート形であ
り、Ｗ−バス１９８上にあってＭＢＤ入／出力ロジック
またはＭＢＣマイクロエンジン（第１９図）の制御下に
ある。受信データはＭＢＣから送信される割込みに応答
してＭＢＤによりアクセスされる。ＭＢＤは各システム
ＩＤ（ＳＩＤ）をチェックする。次いでＭＢＤが共用メ
モリ（ＭＢＳ）のデータ認識アレイ（ＤＲＡ）部分から
制御情報を取出し、この情報を利用して、機能プロセッ
サが受信ワード・メッセージのそれぞれに含まれている
情報のいずれかに関与するかどうかを確定する。もし関
与するなら、データ定義表（ＤＤＴ）と呼称されるＭＢ
Ｓ部分に含まれている別の情報がデータの記憶場所を指
示する。

ＭＢＳのデータ・ブロック及び条件付き記憶データ・ワ
ードを処理しながら、ＭＢＤはバックグラウンド・モー
ドにおいて（同じＭＢＳから）制御情報を取出し、これ
を受信されるシステム・エレメント（即ち、送信ワード
の一部）に供給する。このシステム・エレメントからＭ
ＢＣバッファ・メモリにおいて出力のための送信ブロッ
クが組立てられる。

送信時に、ＭＢＤはデータ・ブロックに、どの受信ＭＢ
Ｄが次に送信するかを決定するため受信ＭＢＤによって
利用されるハンド・オフ制御情報を表す接頭辞を付け
る。このデータはＭＢＤがメッセージ長（ワード・カウ
ント）をＭＢＣにロードした後、Ｗ−バスで（ＭＢＣに
より）送信される。

次にＭＢＣ、ＭＢＳ及び機能プロセッサと協働してデー
タを送受信するＭＢＤの代表例を説明する。

メッセージ・バッファは１２８ワード循環受信バッファ
及び２つの６４ワード送信バッファ（ＴＤＭバッファ及
びデモクラチック・モード・バッファ）として割当てら
れる。ＭＢＤは受信バッファの始まりを指示するためＤ
ＨＣＰレジスタにゼロをロードすることによってメッセ
ージ受信を開始する。次にＨＤＬＣコントローラに命令
が送信され、その結果、ＨＤＬＣ通信コントローラの受
信データ・バスがイネーブルされる。受信二相デコーダ
からの直列ＮＲＺデータが、ゼロ挿入／消去、フラグ・
ストリッピング及びＣＲＣ累算を行なうＨＤＬＣコント
ローラにシフトされる。ＨＤＬＣコントローラとしてシ
グネチックス社またはモトローラ社から市販されている
２６５２型を使用することができ、物理的にはＭＢＣボ
ードに配置される。

メッセージの残り部分はバッファに記憶され、ＦＬＡＧ
検知終了後、ＨＤＬＣコントローラがＣＲＣチェックを
行なう、ＨＤＬＣ制御ロジックに結果を通報する。ＨＤ
ＬＣ制御ロジックが２つの“メッセージ完了”割り込
み、即ち、メッセージが正しく受信されたことを指示す
る割り込みと、ＣＲＣまたはその他のフレーム状態が正
しくなかったことを指示する割り込みとのいずれか一方
をＭＢＤに割り込ませる。もし正しければ、次のメッセ
ージの開始点を指示するため、ＭＢＣのＲＣＶＡレジス
タの内容をマイクロプロセッサが記憶し、次いでＤＨＣ
Ｐレジスタが現メッセージの開始点アドレスをロードさ
れる。これによりマイクロプログラムがメッセージの第
１ワードを検査するルーチンに向けられる。上述のよう
に、この第１ワードはＡＤＤＲＥＳＳフィールド及びＣ
ＯＮＴＲＯＬフィールドを含む。そのドロップがハンド
・オフされようとしているかどうかなどを判定するため
前記フィールドが検査される。もしこのドロップに対し
てハンド・オフが行なわれるならばＭＢＤが主ドロップ
となり、ハンド・オフ情報を送信待機メッセージ中に記
憶させ、送信を開始する。

ここでＭＢＤは（もし連携の機能プロセッサ（ＦＰ）に
とって有意義なデータならば）データをデュアル・ポー
トＭＢＳに記憶させる仕事を開始する。この場合、ＭＢ
ＤはＲＣＶＡカウンタを次のメッセージの受信のため同
時にＨＤＬＣ制御ロジックも利用できるようにメッセー
ジ・バッファをアクセスするためＤＨＣＰレジスタを利
用する。

もしＣＲＣまたはその他のフレーム状態が正常でないこ
とを検知すると、ＭＢＣはＭＢＤに対して誤メッセージ
割込みを受信し、これに応答してＭＢＤはＲＣＶＡカウ
ンタを再び先行メッセージの末尾にセットし、誤メッセ
ージは無視される。

ＤＨＢからデータが入力されている間、ＭＢＤは受信割
込み間においてバックグランド・モードで動作し、その
送信メッセージ・バッファに適当時点に出力すべきメッ
セージをロードする。その場合、データ定義表中のフラ
ッグ・バイトを操作することによりどのデータが出力さ
れるかを確認してから出力データを得る。このため、Ｍ
ＢＤはＤＨＣＰレジスタを利用して送信すべきメッセー
ジを記憶する。メッセージ・バッファにおいてメッセー
ジが組立てられ、ドロップへのハンド・オフを指示する
メッセージの受信が完了すると送信が行なわれる。ＭＢ
ＤはＸＭＴＡレジスタに送信メッセージ開始アドレス
を、ＷＤＣＴカウンタに、ＭＢＣに送信開始を命令する
送信ブロックの長さをそれぞれロードする。データはワ
ード・カウンタが０まで減分されるまで１バイトずつ送
信され、０に減分された時点でも自身の送信を逆受信し
ているＨＤＬＣ制御ロジックがＭＢＤ割込みロジックに
対して適正メッセージ割込み（ＧＭＩ）または後メッセ
ージ割込み（ＢＭＩ）を起こす。

第１６図は２９０１マイクロプロセッサ１８０の詳細な
ブロック・ダイヤグラムを示す。このことは基本的には
当業者にとって自明であろう。同図はパイプライン・レ
ジスタ１６４とマイクロ命令デコーダ２０２との接続を
示すと共、第１５図のＡＬＵに供給される種々のビット
の接続をも示す。マイクロプロセッサ１８０の出力は図
示のようにＹ−バスＹ１９８に接続している。

同様に、第１５図に示す２９１０マイクロシーケンサ１
６２のブロック・ダイヤグラムを示す第１７図も当業者
には自明であろう。アドレス・マルチプレクサ１７２か
らの入力接続及びマイクロプログラムＲＯＭ１６０への
出力接続を有し、どちらも第１５図に図示されている。

第１５図に図示し、第１６図及び１７図に詳細を示す構
成成分が互いに協働してデータ・ハイウェイ・コントロ
ーラを提供する態様は当業者の容易に理解するところで
あろう。基本的には、マイクロプロセッサ１８０は実際
の計算を行ない、マイクロシーケンサ１６２はパイプラ
イン・レジスタ１６４を介してＰＲＯＭ１６０からマイ
クロプロセッサ１８０に供給されるデータ及び命令を選
択する。

ＭＢＤの動作のフローチャートは第２１図〜２４図に示
す。

Ｂ．データ・ハイウェイ通信カード（ＭＢＣ） 上述のように、データ・ハイウェイ・プロセッサ・カー
ドＭＢＤはデータ・ハイウェイ通信カードＭＢＣを介し
てデータ・ハイウェイとインターフェースする。この両
者は共用メモリ・モジュールＭＳと共にデータ・ハイウ
ェイ・コントローラを構成する。データ・ハイウェイ通
信カードＭＢＣについて以下に説明する。ＭＢＣカード
はＭＢＣと、ドロップとデータ・ハイウェイを物理的に
接続する平形ケーブルとの間の電気的インターフェース
として働く。また、ＭＢＣはドロップとデータ・ハイウ
ェイ・トランシーバとの間の論理的リンクである。ＭＢ
Ｃは以下に列記する５つの主要機能を有する。

１．ＭＢＤ入／出力インターフェース ２．プロトコル発生及びエラー検知 ３．二相データの符号化及び復号 ４．平形ケーブル・インターフェース ５．タイムキーパ／タイマ ＭＢＤに対する入／出力インターフェースについて以下
に説明する。ＭＢＣはＭＢＤプロセッサとの間の並列デ
ータ転送を可能にする。２５６個の１６ビット・ワード
のバッファ・メモリに含まれる８個のバス・インターフ
ェース・レジスタはＷ−バスと接続する。これを１８図
に示した。同図では第１５図中１９８においてＷ−バス
と接続するＷＤ−バス２０６と点“データＩ／Ｏ”にお
いて接続した状態でバッファ・メモリを２０４に示して
ある。

最初の２つのレジスタ、即ち、バッファ・データ・レジ
スタ・リード（ＢＤＲＲ）２０６及びバッファ・データ
・レジスタ・ライト（ＢＤＲＷ）２０８はバッファの読
取り及び書込みのためのデータ・レジスタである。それ
ぞれは１６ビット幅（１ワード）であり、バッファ・メ
モリ２０４から読取ったばかりのワードまたは前記バッ
ファ・メモリ２０４に次に書込むべきワードを保持す
る。

続く３つのレジスタはＤＨＣアドレス・ポインタ（ＤＨ
ＣＰ）レジスタ２１０、送信アドレス・カウンタ・レジ
スタ（ＸＭＴＡ）２１２、及び受信アドレス・カウンタ
・レジスタ（ＲＣＶＤ）２１４である。ＤＨＣＰレジス
タ２１０はルーチンに従って行なわれるバッファ２０４
に対するアクセスに際してＭＢＤだけで制御される。読
取りであれ、書込みであれ（または読取りまたは書込み
の混合であれ）、アクセスごとにアドレスが自動的に増
分される。最後に、ＤＨＣＰはＭＢＤによって逆読みす
ることができる。

更に２つのレジスタ、即ち、ＸＭＡＴＡ２１２及びＲＣ
ＶＡ２１４はＭＢＤからアドレス値をバイト・ロードす
ることができる。ローディング後、これらのレジスタは
メッセージの送受信に際してバッファ２０４をアクセス
するのにＭＢＣが利用できる状態にある。ＸＭＡＴＡ２
１２はＭＢＤによって逆読みできないが、次の制約付き
でＲＣＶＡ２１４は逆読み可能である。即ち、ＲＣＶＡ
２１４の内容は適正メッセージ割込み（ＧＭＩ）の直後
の読取りにおいてのみ有効である。このことは読取りに
際してＲＣＶＡ２１４が常に最も新しい受信メッセージ
のエンド・アドレスを含んでいなければならない。

ワード・カウンタまたはＷＤＣＴレジスタ２１６もＷ−
バスからロードされる。その値はＭＢＣに、次の出メッ
セージにおいていくつかのワードが送信されるかを教え
る。ＷＤＣＴ２１６の減分はメッセージが送信されるの
に伴なってＭＢＣによって行なわれる。ＷＤＣＴはＭＢ
Ｄによって読取ることができない。

Ｗ−バス上の最後の２つのレジスタ２１８及び２２０は
それぞれステイタス及び命令レジスタである。これらを
ＣＭＳＴＡＴ２１８及びＣＭＣＭＤ２２０と呼称する。
それぞれ８ビット幅であり、一般に、周辺装置であるか
のようにＭＢＤがＭＢＣを制御することを可能にする。
極めて注目すべきこととして、ＭＢＣは冗長動作を行な
うためにＭＢＣ（このインターフェースにおけるすべて
のレジスタ）をイネーブル／ディスエーブルすることが
できる。ただし、ステイタス・レジスタ２１８はいつで
もＭＢＤによって読取ることができる。

第１８図左方に示すマイクロエンジン・シーケンサ２３
０については第１９図を参照して詳しく後述する。右方
にはそのいくつかはすでに説明した素子を示す。例え
ば、第１２図との関連で上述したデジタル位相ロックル
ープ２２２及び第１１図に示した二相エンコーダ２２４
である。第１８図にはほかに、ドロップをトランシーバ
７２及びデータ・ハイウェイに接続する平形ケーブル２
２６との接続に使用されるオプトアイソレータ及びドラ
イバを示した。

ＭＢＣの内部メカニックはデータ送受信の仕事に当てら
れる。これには２５６ワード・バッファ２０４から一度
に１ワードずつ並列データ・メッセージを取出し、平形
ケーブル２２６で逐次送信しなければならない。ＭＢＣ
は同時的に入直列メッセージ・フレームを検知、受信
し、データを取出し、これをバッファ２０４に記憶させ
ねばならない。

このためＭＢＣはシングル・チップＨＤＬＣプロトコル
通信コントローラ２２８を利用する。すでに述べたよう
に、このコントローラとしてシグネッチクス社またはモ
トローラ社のコントローラ（部品番号２６５２）を採用
することができる。このチップの主な目的の１つはバイ
トの同期化である。チップは受信データ流れ中における
特殊なフラグ・キャラクタを認識することによって前記
のバイト同期を行なう。ＨＤＬＣはまた、各ドロップご
とに“モデル”機能を行なう。即ち、バイト幅のデータ
をビット直列のＮＲＺ形式データに変形し、このＮＲＺ
形式データは第１１図の回路によって出力二相データに
変形される。入来二相データは第１２図の回路によって
ＮＲＺデータに変換され、次いでＨＤＬッチップ２２８
によりバイト幅データに変換される。

このチップ及びその関連データ・レジスタのすべては第
１９図に示す“マイクロエンジン”またはマイクロシー
ケンス２３０によって制御される。マイクロエンジンは
３６個のタイミング／制御信号の制御、１６本のステイ
タス入力線のテスト、及びマイクロ割込みとも呼称され
る８個のステイタス・リクエスト・フラグの優先割込み
構造を可能にする。第１９図は２４ビット・マイクロワ
ードの詳細を含めてマイクロエンジンの詳細を示す。

第１９図のマイクロエンジンはＭＢＤのクロック・シス
テムから駆動され、正確にこれと同一タイミングで動作
する。採用されたバッファ・メモリ・アクセス方式に鑑
み、このことはシステム設計にとって重要である。ＭＢ
Ｄもマイクロエンジンもバッファ２０４をランダム・ア
クセスする。ただし、マイクロエンジンは次に２つの連
続するアクセス（２つの読取りまたは２つの書込み）を
行なう。また、ＭＢＤは２つ以上の連続するバッファ・
アクセスを行なうことを論理的に禁止される。もし同時
アクセスが起こると、ＭＢＤが高い優先順位を与えられ
る。これにより、もしＭＢＤが同時的に（非同期的に）
バッファ２０４をアクセスしておけば、マイクロエンジ
ンによる２つのアクセスの少なくとも１つが有効とな
る。

マイクロエンジンは一度に１つずつ、７つの基本的シー
ケンス動作を行なう。即ち、 １．送信開始 ２．メッセージ開始フラグのセッティング ３．送信バッファ・エンプティ・サービス ４．送信バッファ・フル・サービス ５．受信ステイタスのチェック ６．送信サービスの終結 ７．リセット・シーケンス 最初の６つのシーケンスはどれもマイクロエンジンに対
して特定のマイクロ割込みが作用すると起動される。ル
ーチン（シーケンス）が終わるとマイクロエンジンが保
留ベクトルを“チェック”する。もし保留ベクトルが存
在すると、マイクロエンジンはサービス・ルーチンの
（ファームウェアにおける）適正アドレスまで直接的に
ベクトル飛越しする。マイクロ割込みが存在しなけれ
ば、“遊び”状態に入る。この遊び状態の間、次のマイ
クロ割込みに対する連続的なチェックが行なわれる。

マイクロエンジン（第１９図）の主要成分の１つが２９
１１マイクロプログラム・シーケンサ２３０である。こ
れもアドバンスット・マイクロ・デバイシズ社の部品で
ある。２９１１ ２３０はマイクロプログラムＲＯＭ２
３２に含まれているマイクロ命令に従ってシーケンス動
作するアドレス・コントローラである。２９１１の２つ
をカスケード制御することにより８ビット・アドレスを
形成する。

２９１１シーケンサは出力アドレスを得るため下記の４
つのソースの１つから選択することができる。

１．１組の外部直接入力２３１（Ｄ） ２．（図示しない）内部レジスタに記憶されているＤ入
力からの外部データ ３．深さ４ワードのプッシュ／ポップ・スタック２３４ ４．マイクロプロセッサ２３５によって処理された先行
の命令 ２９１１の出力がマイクロプログラムＲＯＭ２３２のア
ドレスを供給する。

ＲＯＭ２３２の出力は現時マイクロ命令ワードの各部分
を保持するパイプライン・レジスタ２３６〜２３８内へ
クロックされる。次の表はマイクロプログラム・ワード
・フィールドの定義を示す。

第１９図の残り部分は当業者に自明であろう。

Ｃ．共用メモリ（ＭＢＳ） データ・ハイウェイ・コントローラ（ＤＨＣ）の第３の
主要成分はデータ・ハイウェイ共用メモリ（ＭＢＳ）カ
ードである。このカードは機能プロセッサをハイウェイ
・プロセッサＭＢＤとインターフェースさせる。データ
・ハイウェイ・コントローラＤＨＣの入／出力バッファ
であり、機能プロセッサのための拡張メモリを提供す
る。共用メモリ・カードはデュアル・ポート装置構成Ｒ
ＡＭで３２Ｋ〜１２８Ｋを有し、更に追加の１２Ｋを機
能プロセッサ・メモリとして利用できる。デュアル・ポ
ート構成であるからＤＨＣ及び機能プロセッサが共用メ
モリに同時アクセスしても干渉を伴うことはない。共用
メモリはその機能プロセッサが関知するデータ・ハイウ
ェイ・コントローラの唯一つの部分である。即ち、機能
プロセッサがデータの拠りどころとする別のカードにほ
かならない。ＭＢＣだけがマルチバスと接続するにもか
かわらず、マルチバス・カード・ケージ９０（第６図）
において、ＭＢＣ、ＭＢＤ、及びＭＢＳはそれぞれ１つ
のスロットを消費する。即ち、データ・ハイウェイ共用
メモリはマルチバスと接続している機能プロセッサと、
ＭＢＣ、ＭＢＳ及びＭＢＣが接続しているＤＨＣバスト
の間の接続を行う。

共用メモリはいくつかの重要な機能を有する。主な機能
として、機能プロセッサがハイウェイに出力すべきデー
タの記憶場所を提供する。このデータはハイウェイ・プ
ロセッサによって読出され、通信カードを介してデータ
・ハイウェイに送信される。同様に、共用メモリは必要
に応じて機能プロセッサが使用するためハイウェイ・プ
ロセッサによってハイウェイから取出されたデータを記
憶する。従って、機能プロセッサは通信のメカニックに
注意を払う必要はなく、必要に応じて共用メモリからデ
ータを読出すか、またはこれを共用メモリに入力するだ
けでよい。他方、ハイウェイ・プロセッサの仕事は機能
プロセッサのニーズと命令を翻訳し、データ・ハイウェ
イを介してこれを実行することにある。ＭＢＳカードは
拡張マルチバス線上に構成されている。ＲＡＭメモリ・
アレイは同じプリント回路盤上の１６Ｋまたは６４Ｋダ
イナミックＲＡＭメモリを利用する。ＭＢＳのデュアル
・ポート部分を３２Ｋバイトから１２８バイトに拡張す
るには同一回路盤に必要なダイナミックＲＡＭメモリを
追加すればよく、別設のシングル・ポートＲＡＭの１２
８Ｋは機能プロセッサ用として使用することができる。

ＭＢＳ受信メモリは両インターフェース・ポートからリ
クエストし、適当なインターフェース・ポートと交信す
る。メモリ・リクエストがＭＢＤ及び機能プロセッサか
ら同時に受信される場合、ＭＢＤが機能プロセッサに優
先する。もしＭＢＤがメモリと交信中であり、機能プロ
セッサがメモリをアクセスしようとしている場合メモリ
・ロジックの一部がＭＢＤの“ホールド・メモリ”フラ
グをテストし、ＭＢＤが完結するまで機能プロセッサの
始動をロックする。ただし、バス使用中信号が作用中な
らこのロックは起こらない。

第２０図はデュアル・ポート共用メモリのブロック・ダ
イヤグラムである。データ及びアドレスを共に含むＤＨ
Ｃバスは図面左側のＭＢＤポート２４０において供給さ
れ、機能プロセッサ・ポート２５０を含むマルチバスの
アドレス及びデータ線は図面右側に示した。アドレスは
一般に図面上部に示す素子によって処理され、データの
流れは図面下部を通過する。従って、ＭＢＤポート２４
０から受信されたアドレスはラッチ２４２にラッチされ
てＲＡＭ２４４をアクセスするのに使用され、入データ
はラッチ２４６にラッチされた後ＲＡＭ２４４に転送さ
れる。他方、ＭＢＤポート２４０を外方に通過するデー
タはラッチ２４８によってラッチされる。同様に、機能
プロセッサ・ポート２５０から受信されるアドレスは受
信機２５２に受信され、ＭＢＤ機能／リフレッシュ・ア
ドレス・コントローラ２５４を介してＲＡＭ２４４に対
するアドレスとなるのに対して、ＦＰポート２５０から
受信されたデータは機能データ受信機２５６にラッチさ
れた後、ＲＡＭに供給される。機能プロセッサ・ポート
２５０へのデータ出力はバイト出力コントロール２５８
を介して、マルチバス線を駆動するための機能データ・
ドライバ２６０に進む。ＭＢＤポート２４０の制御はＭ
ＢＳ命令バスを介して伝送される下記の命令によって行
なわれる。

１．アドレスを増分し、読取れ ２．アドレスを増分し、書込め ３．現時アドレスで読取れ ４．現時アドレスで書込め ５．アドレスを増分し、ワードの下位半分にバイトを書
込め ６．現時アドレスでワードの上位半分にバイトを書込め ７．アドレスを増分し、読取り、ロックを解け ８．アドレスを増分し、書込み、ロックを解け ９．現時アドレスで読取り、ロックを解け １０．現時アドレスで書込み、ロックを解け １１．アドレスを増分し、読取り、ロックせよ １２．アドレスを増分し、書込み、ロックせよ １３．現時アドレスで読取り、ロックせよ １４．現時アドレスで書込み、ロックせよ ２つのバイト書込み命令５及び６を除きすべてのアクセ
スがワード・アクセスである。使用アドレスはＭＢＤに
よってロードされるＭＢＳアドレス・ラッチ２２に含ま
れている。読取り命令後の第２サイクルにおいて、ＭＢ
ＤはＤＨＣバスへ読出されたデータをイネーブルする命
令を出力することができる。

アドレス・ラッチ２４２はＤＨＣアドレス及びデータ・
バスを介してＭＢＤからアドレス信号を受信し、ＭＢＳ
がＭＢＤ宛であればこのアドレスをラッチする。アドレ
ス・ラッチ２４２は読取りにも書込みにも利用される。
メモリの書込み動作にはＭＢＤからのデータ情報がＤＨ
Ｃアドレス及びデータ・バスを介して受信され、ＭＢＳ
がＭＢＤ宛であればラッチ２４６にラッチされる。

メモリの読取り動作に際しては、ＭＢＳがＤＨＣをアド
レス及びデータのソースとする場合、ＭＢＳデータ・ア
ウト・ラッチ２４８を介してデータがＤＨＣアドレス及
びデータ・バスに伝送される。

ＦＰポート２５０はマルチバスを介して機能プロセッサ
とインターフェースする。マルチバス・アドレス線はバ
ッファ２５２を利用して受信される。

公知のように、マルチバス・データ線は受信及び送信に
際して受信機２５２及びドライブ２６０によってそれぞ
れバッファされる。

マルチバスからは下記信号が受信される。

１．メモリ書込み命令 ２．メモリ読取り命令 ３．バス使用中 ４．バイト・ハイ・イネーブル ５．アドレス・ビット０ 転送確認はこのバスで機能プロセッサに送信される信号
である。

ＭＢＳの２つのポートは各種の３ステイタス・ロジック
・レシーバのイネーブルを利用して多重化される。マル
チバスがメモリ・バスを制御する場合マルチバスのイン
ターフェース論理回路が内部ＲＡＭメモリと交信するこ
とができる。ＭＢＤがこのメモリ・バスを制御する場合
にはメモリ・ボードのＭＢＤ論理回路が内部ＲＡＭメモ
リと交信することができる。

８．データ・ハイウェイ・プロセッサの動作 第２１図はデータ・ハイウェイ・プロセッサ（ＭＢＤ）
の動作を略示するフローチャートである。第２２、２３
及び２４図にそれぞれ詳細に図示するブロック３３７、
３３７Ａ及び３３８から成る。フローチャートの論理起
点はＭＢＤが３３０において２つの通信カードＭＢＣ７
２の１つから“適正メッセージ割込み”を受信する時点
である。この信号は２８０〜２８３に示すようにＭＢＣ
の７２によって形成される。２８０及び２８２において
開始及び終了フラグ（第７ｃ図）が検知されると、２８
３において公知の態様でＣＲＣチェックが行なわれる。
ＭＢＤが３３０において最初にＧＯＯＤ ＭＳＧを指示
するＭＢＣ７２からメッセージを取出す。従って両ハイ
ウェイ及び両ＭＢＣは常時オン・ライン状態にあり、い
ずれか一方を第１または第２と指定したりする複雑な切
換えを行なう必要のない冗長性が与えられる。

特に、本発明ではデータ・ハイウェイである２本のケー
ブルの物理的位置を変えることができるから、例えば局
部的なノイズ発生源があっても、その影響を受けるのは
１本のケーブルだけである。

３３０において適正メッセージ割込みが受信されれば最
終メッセージが受信されたことを意味するから、ドロッ
プはアドレス・フィールドを増分し、かつ回復ハンド・
オフ・メッセージを送信する必要がない。次いでドロッ
プは送信されたばかりのメッセージがみずからのメッセ
ージであるかどうかを３３１においてチェックする。も
しみずからのメッセージでなければ３３２において、最
後に受信されたメッセージがこのドロップに対するハン
ド・オフであったのかどうかをチェックする。即ち、自
ドロップのトークンが最終受信メッセージのＡフィール
ドにあるかどうかをチェックする。もしなければ、デー
タ・ハイウェイ・プロセッサが３４２において、前記３
３０において、“適正メッセージ割込み”を検知した時
の動作状態に戻る。

トークンが認議された状態で、３３３においてＤＨＣに
よって行なわれる最初の動作はＣフィールドのＭビット
を検査することによりＴＤＭモード送信が行なわれるの
かデモクラチック・モード送信が行なわれるのかを認論
することである。いずれの場合にも次のＡフィールドが
３３４において始めて形成される。即ち、バス割当て表
に対する指標であるＡフィールドは送信シーケンスにお
ける次のドロップの正しいトークンを提供するように増
分される。ここでもしＴＤＭモードに移行すると、後述
する出力バッファにおいて組立られる次のＴＤＭメッセ
ージが３３５から供給される。もしバッファ内にメッセ
ージがなけば空のハンド・オフ、即ち、トークンと開始
及び終了バイトを含むだけのメッセージが３３６におい
て送信される。

ＴＤＭモードにおける次の段階は次のＴＤＭメッセージ
の作成である。これについては第２２図を参照して詳し
く後述する。次いですでに受信されたデータが３３８に
おいて処理されるが、これについては第２４図を参照し
て説明する。最後に、出力バッファがすべてロードさ
れ、受信データがすべて処理された状態で、３３９にお
いて準備操作を行なうことができる。この操作にはシス
テム・クロック信号の維持、タイムキーパ間になんらか
のコンフリクトが存在する場合のバス割当て表に関する
決裁などの操作が含まれる。３４０に示すように、プロ
セッサはブロック３３７に戻って次のＴＤＭメッセージ
を作成する。なぜなら、ＴＤＭメッセージは機能プロセ
ッサが次のＴＤＭメッセージにおいてリポートすべきデ
ータになんらかの変化があることを通告するごとに更新
されるからである。これに対し、次のデモクチック・メ
ッセージはこのような更新を必要としない。

送信すべきメッセージがデモクラチック・モードの場合
にもほぼ同様のプロセスが展開する。即ち、Ａフィール
ドが３３４において更新され、メッセージが３３５Ａに
おいて供給され、バッファ３３６にメッセージが存在し
なければ空のハンド・オフとなり、また、次のメッセー
ジが３３７Ａにおいて作成される。

適正メッセージ割込みがドロップ自身のメッセージと関
連することが３３１において確認された場合には３４１
においてドロップがタイマを１１０マイクロセコンドに
セットしてバス上に後続の活動が現われるかどうかを確
認する。もし現れれば、次のドロップが正しくトークン
を受信したと考えることができる。もし現われなけれ
ば、ドロップは再びＡフィールドを増分することで次の
ドロップへのトークンを増分し、３４１Ａにおいて回復
ハンド・オフ・メッセージを送信する。この動作は指標
がバス割当て表を一巡して、送信中のドロップがおそら
くエラー発生器であるとを指示するまで反復することが
できる。この場合、問題のドロップはオフ・ラインする
ことができる。

もしタイマ活動が正しく検知されれば、ドロップは例え
ば３４２における割込み状態から再びそれ以前の状態に
戻る。

すでに述べたように、本発明システムの一部は冗長方式
で実施することができる。典型的な形として、冗長デー
タ・ハイウェイ同軸ケーブル、冗長通信インターフェー
ス及びトランシーバを設け、いずれもデータハイウェイ
・プロセッサがアクセスできるようにデータ・ハイウェ
イ・コントローラ・バスにフィードする。通信インター
フェース（ＭＢＣ）は上述のように受信される各メッセ
ージのＣＲＣフィールドをチェックし、メッセージが正
しくデコードされておればこれを取除く。通信インター
フェースはこうして上述の“適正メッセージ割込み”を
形成する。従って、最初に適正メッセージ割込みを提供
するトランシーバがデータ・ハイウェイ・プロセッサに
よってアクセスされるから、これは有用な特徴部分であ
る。両方のトランシーバは常時オン・ライン状態にあ
り、両方のデータ・ハイウェイは従来技術において多く
見られるように一方を主ハイウェイ、他方を副ハイウェ
イ、または一方を一次ハイウェイ、他方を二次ハイウェ
イと指定するのではなく、交換自在に使用される。従っ
て、双方が連続的に使用され、同期上の問題、メッセー
ジ消失などの原因となる一方から他方への明確な切換え
を伴わずに利用できる。一方の同軸ハイウェイにおける
ランダム・エラーは他方の同軸ハイウェイにおけるラン
ダム・エラーと同時に発生しないのが普通であるから、
この方式はシステムのビット誤り率をも高める。

Ａ．ＴＤＭモード・メッセージの形成 すでに述べたように、第２２図は次のＴＤＭメッセージ
の形成を示す。先ず３４３における、1/10秒インターバ
ルに送信したいポイントを指示するローディング・パラ
メータを考察する。いくつかのポイントは共用メモリの
データ定義表（ＤＤＴ）の1/10秒起点部分から転送され
（第２９図）、同様に３４４において、“１秒データ”
即ち、毎秒送信されるデータは通信バッファに対するＤ
ＤＴの１秒起点部分から転送される。従って、例えば上
述した記号の検知と同時に出力バッファから転送される
任意のメッセージはフィードバック・ループに使用され
るプロセス制御変数値のような1/10秒インターバルで転
送されるデータと、急速には変化しないかまたはＣＲＴ
図形更新だけに必要な値などのように１秒インターバル
で送信される通常は比較的少数の可変値とを含む。

Ｂ．デモクラチック・モード・メッセージの形成 第２３図は次のデモクラチック・モード・メッセージの
形成プロセスを示す。ワン・ショット・メッセージが要
求されているのか、リクエスト／変更または通常メッセ
ージが送信されているのかを確認するため、３４５にお
いて、ＤＤＴフラッグ・フィールドの０ビットがチェッ
クされる。このビットがセットされておれば、３４６に
おいてワン・ショット・メッセージが送信されるはずで
あり、必要なワン・ショット・データが３４７において
共用メモリからＭＢＣ出力バッファに送信されるだけで
ある。３４８においてこのバッファがフル状態なら、処
理は停止する。フル状態でなければ、３４９に示すよう
にいくつかのメッセージを送信しなければならない場
合、起点フラグ・ブロック３４５が再びアクセスされ
る。もしフラグ・フィールド０ビットがセットされてい
なければ、Ｒビット３５０を求めてＤＤＴ中の受信ポイ
ントが走査される。セットされているならば、リクエス
ト／変更メッセージが３５１において送信されることを
意味し、リクエストを送信したドロップによって要求さ
れているデータが３５２において出力バッファに送信さ
れる。もしバッファがフル状態なら、３５３において処
理が停止し、フル状態でなければ再びブロック３４５が
アクセスされる。

最後に、もしＲビットが３５０においてセットされてい
なければ、通常メッセージが要求されたことになる。機
能プロセッサが３５４において送信すべき通常メッセー
ジを出力ＦＩＦＯに送った場合、プロセッサはこの出力
ＦＩＦＯをチェックする。この場合、メッセージが３５
５において出力バッファに転送される。ここでも、バッ
ファがフル状態なら処理は停止し、フル状態でなければ
ブロック３４５が再びアクセスされる。

Ｃ．受信メッセージの処理 ＭＢＤ動作の優先順位としては、先ずＴＤＭメッセージ
が残らず作成されていることを確かめ、次いでデモクラ
チック・メッセージが残らず作成されていることを確か
め、最後に受信メッセージをすべて処理する。従ってデ
ータ・ハイウェイの動作が受信メッセージの復号などん
ために中断されることはあり得ない。このことも本発明
の分布形処理システムの利点である。システム全体の動
作を中断する必要はなく、ハイウェイはドロップにいか
なるエラーが発生しても、これに関係なく動作を持続す
る。

以下、第２４図を参照して本発明システムによる受信ワ
ードの復号方法を説明する。

３００において最初に行なわれる動作はワードの制御フ
ィールドまたはＣフィールドの検査である。３０１にお
いてＭビットがセットされているなら、時分割多重化モ
ードにあることを意味する。次にプロセッサが３０２に
おいてデータ認議アレイ（ＤＲＡ）中からシステム識別
子（ＳＩＤ）を探索する。もし識別子が存在すれば、メ
ッセージの内容がこの特定ドロップにとって関心があ
る、即ちこの情報を特定ドロップの機能プロセッサがそ
の局部制御動作を行うにあたり必要とすることを意味す
る。もしＳＩＤが見つからなければ、例えば３０３にお
いてアラーム・チェックをアクセスすることができる。
これについては後述する（第２８図）。もしＳＩＤがＤ
ＲＡ中に存在すれば、３０４におけるＤＤＴ表の探索に
よってデータの正しい位置が確認される。次いで３０５
においてデータがＭＢＳの該当場所に記憶され、作動中
のタイマが３０６においてリセットされる。このタイマ
は特定データ・ポイントの更新間の時間を測定するのに
利用され、また、ステイタスワード中のビットを介し
て）機能プロセッサに、特定値がすでに無効であること
を知らせる。次に３０７においてステイタス・ワードの
変化を送ることによって行なわれる。

３０９においてメッセージの次の要素にアクセスする。
データ・ワードがアナログかデジタルかを確認するため
ＳＩＤのビット１５を検査する。もしデジタルなら、第
８ｂ図に関連してすでに述べたように、ステイタス・ワ
ードだけが関連性を持ち、もしアナログなら、２ワード
であるアナログ値（第８ｃ図）と同様にステイタス・ワ
ードも関連性を持つ。従って、次のＳＩＤを探索する前
にスキップすべきバイト数を求めるのにＳＩＤのビット
１５を利用する。

“１揃い”かどうかを確認するため各ＳＩＤをチェック
することにより、３１０において各送信の最終ＳＩＤが
検知される。プロセッサに最終ＳＩＤが存在したことを
確認する手段を与えるため、ＣＲＣチェック後にＭＢＣ
によりこのワードが挿入される。

Ｍビットがセットされていなければ（３００）、３１１
においてデモクラチック・モードが処理される。ここで
もデータ・ワードがローカル・プロセッサに関係がある
かどうかを確認するため３１２において、ＤＲＡ中にＳ
ＩＤが探索される。いかなる種類のデモクラチック・メ
ッセージが受信されたかを確認するため、３１３におい
てＳＩＤの次の２つの上位ビットが検査される。ビット
１５が１なら、これは３１４においてワン・ショット・
メッセージであることを意味し、ワン・ショットのＡＡ
フィールド（第８図）中のデータが３１５におけるＤＤ
Ｔに対する探索によって決定されるＭＢＳ中の場所に記
憶される。次いで３１６において次の記述事項が処理さ
れる。

ビット１５が０なら、デモクラチック・モード・メッセ
ージが起点３１７に対する通常メッセージまたはリクエ
スト／変更メッセージであることを意味する。３１８に
おいてプロセッサがＤＤＴを探索することにより、メッ
セージ中に指定されている起点であるかどうかを確認す
る。もしそうでなければ、メッセージは全く関連性を持
たず、次の記述事項が３１９において処理される。もし
該当の起点ならば、ビット１４をチェックすることによ
り、メッセージがリクエスト／変更メッセージか通常メ
ッセージかを３２０において確認する。もしビット１４
がセットされておれば、メッセージが通常メッセージで
あり、３２１〜３２２において入力ＦＩＦＯに送られ
る。ビット１４がセットされていなければ、メッセージ
は３２３においてリクエスト／変更メッセージまたはワ
ン・ショット・メッセージである。ワード・カウントが
０なら、リクエストは３２４におけるワン・ショットに
対するリクエストであり、フラグＤＤＴフィールド中の
ワン・ショット・ビット０が３２５においてセットされ
る。カッコ３２６内に記述したように、フラグ・フィー
ルドＤＤＴ中に０を検知すると、ＭＢＤは第２３図に関
連して述べたように送信のためメッセージを作成する。

ワード・カウントが０でなければ、３２７に示すように
メッセージがリクエスト／変更メッセージであることを
意味する。次に変更すべきデータの位置を求めるため変
位フィールドが利用され、ＡＤフィールド・データが３
２８において新しいデータを示す。３２９において次の
要素が処理される。

９．クロック制御−詳論 分布形データ処理システムにおいては、あとで重要であ
ると判明する事象を歴史的に分析できるようにシステム
をクロック制御する手段を設ける必要がある。即ち、回
路遮断器が引はずし状態にあると仮定する。この引はず
しの原因を確定するため、回路遮断器の引はずしに至る
事象を再構成しなければならない。従って、種々の事象
間に正確な相関性を確立するため各ドロップにおけるデ
ータを同期させる必要があることはいうまでもない。例
えば、各ドロップに簡単な水晶発振器を使用すると、温
度変化などを伴なう経時変化によって個々のクロックに
異なる影響が現われる。そこで本発明の１つの特徴とし
て、各１００ミリセコンドのタイム・フレームの終りに
全システム中の各ドロップのクロックを同期させる。そ
れぞれのローカル・ドロップがマスター・クロック信号
をコピーし、各ドロップの内部クロックを調整すること
によってその値を反映させる。こうしてシステムは反復
的に同期される。

第２５図はこの同期の態様を示す。デモクラチック・モ
ードの終りに近い時点で、このモードで送信すべき最終
メッセージが検知される。この検知は各ドロップに設置
された１００ミリセコンド内部タイマーの時間切れによ
って行なわれる。（内部タイマーは最悪の場合でも１０
０ミリセコンド周期内の正確な時間に対する狂いが２５
０マイクロセコンドである程度の精度を持つ）。最終メ
ッセージが送信される場合、制御フィールドの“Ｕ”ビ
ットが３１６のおいてセットされ、３６２においてメッ
セージが送信される。

ドロップが３６３においてＵビットを検知すると、ドロ
ップは時分割多重モードが始まろうとしていることを検
知し、３６４において各ドロップが内部クロックの記録
をとる。即ち、このために各ドロップは内部クロックの
現時値をレジスタに記憶させる。タイムキーパはＴＤＭ
モードで送信する最初の３つのドロップであり、みずか
らのクロック値を３６５において送信する。この値は各
タイムキーパによって送信されるメッセージ・フレーム
の制御フィールドの後に挿入される。タイムキーパ・ド
ロップはそれぞれに割当てられた局部的な処理機能を実
施する際に送信する。“普通”データのほかに、制御ワ
ード中に現われるＳビットをタイムキーパＡ、Ｂ及びＣ
に対してそれぞれ０１、１０及び１１にセットすること
によりクロック値を送信しようとしていることを指示す
る。タイムキーパを含むすべてのドロップが３６６にお
いて隣接の２つのタイムキーパのクロック値を平均し、
それぞれの内部クロックを３６７において調整してこの
平均値に一致させる。３６８において、ＴＤＭモードが
継続される。即ち、タイムキーパに続く次のドロップが
そのデータを送信する。

好ましい実施例では、内部クロックが精度を高めるため
１ミリセコンド及び１２５マイクロセコンドのクロック
を含む。

１０．バスの割当て 当然のことながら、必ずしも各ドロップの1/10秒ごとに
送信すべきデータ量が同じであるとは限らない。データ
によっては他のデータよりも頻繁に送信しなければなら
ないことも明白であり、急速に変化し、フィールドバッ
ク・ループで利用されるプロセス変数値に関するデータ
などがその一例であり、当然頻繁に送信する必要があ
る。頻繁には変化しないその他のデータはそれほど頻繁
に送信しなくてもよい。本発明の好ましい実施例では、
あるデータは１秒間隔で送信され、他のデータは1/10秒
間隔で送信される。また、各ドロップにはＴＤＭモード
におけるデータ送信のための複数タイム・スロットを設
けることができる。即ち、ドロップによっては１００ミ
リセコンドに２回以上の頻度でデータ・ハイウェイにア
クセスし、そのつど異なるデータを送信するようなシー
ケンスをバス割当表により決定することができる。

第２６ａ及び２６ｂ図はこれを示す。第２６ｂ図はデモ
クラチック・モードでもＴＤＭモードでもほとんど同じ
であるバス割当表の１つを示す。いずれのモードでも、
簡単なポインタ、即ち、各ワードのＡフィールドがバス
割当表中のスロットを指すから、割当表中のこのスロッ
トに位置するドロップはすべて次に送信するドロップで
ある。図から明らかなように、いくつかのドロップが複
数回にわたって現われる。従って、これらのドロップは
各１００ミリセコンド周期内の異なる時点に異なるデー
タを送信するドロップである。

第２６ａ図は単一ドロップにより逐次的に送信されるデ
ータの一例を示す。例えば最初の１００ミリセコンドの
タイム・フレームの第１スロットにおいて、データ項目
Ａ、Ｂ、Ｃ及びＤが送信され、同じ１００ミリセコンド
・タイム・フレームのＴＤＭ部分のスロットにおいて項
目Ｘ、Ｙ、Ｚ及びＷが送信される。次の１００ミリセコ
ンド・インターバルに項目Ａ、Ｂ、Ｃが第１スロットに
おいて繰返され、Ｘ、Ｙが第２スロットにおいて繰返さ
れる。ただし項目Ｅが項目Ｄに代わり、この両項目Ｕ及
びＶがＺ及びＷに変わる。第３スロットにおいて、Ｆが
Ｅに代わり、Ｐ及びＱがＵ及びＶに代わる。このような
送信が１０回行なわれ、１秒が経過すると、第１インタ
ーバルにおいて送信された値、即ち、Ａ、Ｂ、Ｃ、Ｄ及
びこれに続くＸ、Ｙ、Ｚ、Ｗが繰返される。

従って、第２６ｂ図のバス割当表はきわめて重要な情報
部分である。どちらの表も各ドロップによって記憶さ
れ、タイムキーパによって絶えず更新される。各タイム
キーパは２つのバス割当表の1/8をデモクラチック・モ
ード・メッセージの１つとして毎秒送信する。従って、
各ドロップのメモリにおいて８秒ごとにバス割当表が全
面的に更新される。受信されたバス割当表に不一致があ
ればドロップがこれについて“投票”する。即ち、通常
はタイムキーパの２つからのバス割当表が一致し、第３
のタイムキーパが無視される。

デモクラチック・モードにおいては１００ミリセコンド
周期の残り部分が埋まるまでバス割当表が繰返し循環さ
れるが、時分割多重モードはバス割当表が一巡されたと
ころで終了する。

１１．制御フィールド 各メッセージ・フレームの制御フィールドの利用につい
てはすでにいくつもの箇所で言及した。以下のこの問題
を１つの特定場所に関して検討する。

第２７図は、１つの１００ミリセコンド周期における制
御フィールド・ビットの変化例を示す。時分割多重化モ
ードを図の左半分に、デモクラチック・モードを右半分
に示す。制御フィールドは時分割モードの開始時にアド
レス・フィールドの“Ｄ”で始まる。これは最後に送信
されるデモクラチック・モード・メッセージのバス割当
表における位置に対するポインタである。この時、制御
フィールドはＸ１１００００１となる。ＴＤＭモードが
すでに始まっているから第２の即ち、Ｍビットがセット
される。第３の、即ち、Ｔビットは次のメッセージのモ
ードを指示する。次のメッセージ群はすべてＴＤＭであ
るから、このビットはセットされたままである。Ｓビッ
トは０１である。これは第１ＴＤＭメッセージであるか
ら、タイムキーパＡがそのスナップショットを送信する
番である。次の２つのメッセージにおいて、タイムキー
パＢ及びＣが送信すると、Ｓビットは１０に、更に１１
になる。

各送信ごとにアドレス・フィールドが増分され、値“Ｔ
ＤＭ”に達するまでポインタがバス割当表に従って移行
する。なお、前記値“ＴＤＭ”はバス割当表中の最高番
号ドロップに対応するポインタの値である。この値に達
するとメッセージはデモクラチイクモードであるから、
Ｔビットはセットを解かれる。ここで値Ｄがアドレス・
フィールドとなるから、前の１００ミリセコンド周期の
デモクラチック・モードで送信されたメッセージの次の
メッセージからピックアップすることができ、デモクラ
チック・モードが始まる。図の右半分から明らかなよう
に、メッセージのモードはもややＴＤＭではないからＭ
フィールドは０となる。再び送信が継続し、アドレス・
フィールドを増分することでバス割当表に従って進行す
る。図から明らかなように、前のデモクラチック・フレ
ームではＴ及びＵビットがセットされたアドレス・フィ
ールド２を有するメッセージが最後のメッセージであ
る。

制御フィールド中の他のビットを簡単に説明すると次の
通りである。Ｐは組合わされたＡ及びＣフィールドのパ
リティを示すパリティ・ビットである。その値をＸとし
て図示したが、ここではアドレス及び制御フィールドは
限定されない。即ち、“Ｄ”“ＴＤＭ”または“Ｎ”が
現われる。Ｈビットはデータ・ハイウェイ・コントロー
ラによってセットされ、この特定メッセージが先行のハ
ンド・オフが回答を得られないための回復ハンド・オフ
であることを指示する。即ち、各データ・ハイウェイ・
コントローラはみずからのメッセージ送信に続くメッセ
ージを探索し、検知しなければアドレス・フィールドを
増分してそのメッセージを再送信し、この再送信がＨビ
ットをセットすることによってなされることを指示す
る。このことはタイムキーパに関連して上述したが、タ
イムキーパもまた、ハイウェイが長時間にわたって非作
動状態のままである場合、第１タイムキーパによる送信
と共にバスをバス割当中の所定ポイントから、多くの場
合ＴＤＭモードの開始点で再始動する。Ｒビットのセッ
トは上述のような異常に長い非作動状態を検知し、この
メッセージでバスを再始動するタイムキーパであること
を示す。

１２．アラーム・ハンドリング 既に述べたように、本発明ではあるデータは反復送信さ
れるが他のデータはワンショット・リクエストなどによ
るリクエストに基づいて送信される。また、データに関
して他のドロップの注意を喚起することが望ましい場合
もある。例えば、人／機械インターフェースとして構成
されたドロップの場合がそれである。その典型的な例が
ビデオ表示データ端末装置であり、制御下にあるプロセ
ス中の測定場所と共に種々の変数値を表示するのに使用
することができる。通常はオペレータがモニタすべき特
定のプロセス部分を選択すると、局部ソフトウエアが対
応のデータ認識アレイを作成し、以後ＤＨＣはシステム
ＩＤをデータ認識アレイの記憶値と比較することによっ
て認識されるポイントだけをハイウェイから選択する。
ただし、オペレータには例えばプロセス中のどこかでア
ラーム限界を越えたとの指示をも提供しなければならな
い。そこで各メッセージはアラーム限界を越えたかどう
かをも指示するステイタス・フィールドをも含む中央メ
モリに直接アクセスするホストコンピュータの周辺装置
としてオペレータ端末装置を構成した代表的な公知シス
テムと比較されたい。［分布形プロセッサ制御システム
にホストコンピュータを避けるべき理由があたくさんあ
るにもかかわらずデータ・ベース全体へのアクセスが容
易である。本発明によると、かかるアクセスは混合モー
ド通信フォーマットにより与えられる。上記ステイタス
・メッセージはそのＳＩＤがＤＲＡ中にあるかどうかと
は無関係に、各ドロップによって検査され、オペレータ
が常時アラーム状態を知ることができるように適当な処
置がとられる。

第２８図はアラーム処理段階を示す。３７０において、
データ・ハイウェイのメッセージからシステムＩＤ Ｓ
ＩＤが検索される。ＳＩＤが発見されたら、メッセージ
のステイタス・ワードが３７４において、記憶されてい
るステイタス・マスクとのＡＮＤ演算することで先行ス
テイタス・ワードと比較される。なおこのステイタス・
ワードは問題のデータ・ポイントに関してあらかじめ受
信されたものである。３７８においてなんらかの変化が
認められる場合、３８０における機能プロセッサによる
アクセスのためシステムＩＤがＭＢＤの新しい状態変化
ＦＩＦＯに組込まれる。変化がなければ、上述のような
通常のメッセージ処理が行なわれた後、３８１において
次のシステムＩＤがアクセスされるだけである。もしシ
ステムＩＤがＤＲＡ中に存在せず、かつステイタス・ワ
ードのビット７がセットされていて、３８２において、
１つのポイントがアラーム状態にあることが指示される
と、３８４においてシステムＩＤがアラームＦＩＦＯに
コピーされ、これが機能プロセッサによって定期的にチ
ェックされる。さもなければ次のＳＩＤがアクセスされ
るだけである。１つのポイントがアラーム状態にあるこ
とが判明すると、機能プロセッサが次のような一連の動
作を行なうのが普通である。先ずアラームＦＩＦＯをア
クセスし、起点ドロップによるアクセスが行なわれるよ
うに３８６においてハイウェイに対してワン・ショット
・リクエストを送信すると、起点ドロップがアラーム状
態のポイントまたはシステム要素に関するすべての追加
情報を３８８において送信し、ドロップは３９０におい
て前記ポイントに関するあらゆる属性を供給される。こ
の属性はオペレータ端末装置のモニター・スクリーンに
表示され、どのポイントがアラーム状態にあるかを指示
する。現実値及びこれと比較される限界のほかに、例え
ば前記ポイントの英語表示識別子も表示できる。いつく
かのドロップがワン・ショット・メッセージを送信する
かに関係なく、すべてのドロップがエラー状態のポイン
トに関するあらゆる情報を同時に提供される。このこと
は個々のメッセージを別々に確認し、これに応答しなけ
ればならないシステムとは対照的である。

１３．共用メモリの構成 第２９図は本発明の共用メモリ・システム３９１の構造
を示す。構成の目的は例えば入データ・レコード３９２
を、機能プロセッサが利用すべきデータ部分を含んでい
るかどうか確認するため容易に検査できる手段を提供す
ることにある。次いでメッセージをその構成部分に分断
して正確な意味を確定すればよい。例えば各メッセージ
３９２の一部としてシステムＩＤを設け、データ認識ア
レイ（ＤＲＡ）３９４をアクセスするのにこれを利用す
る。もし非ゼロ欄があれば、連携の機能プロセッサがこ
のデータ部分に関与することを意味する。次いでＤＲＡ
３９４に配置された値“ローカルＩＤ”を利用して、フ
ラグ及びデータ・フィールド・サイズ情報を含むデータ
定義表（ＤＤＴ）３９６をを索引する。データ定義表３
９６にはデータ・レコード３９８自体が記憶されている
共用メモリ中の場所を指示するポイントも記憶されてい
る。レコード３９８は各ポイントのステイタスＩＤ、そ
の他、限界値、英語記述のほか、関連属性などを含む。
アラーム状態のポイントのシステムＩＤは別にアラーム
・バッファ３９９に記憶させることができる。

結論 以上数々の新規技術を採用する分散形プロセス制御シス
テムを説明した。新規技術には混合モードデータ送信方
式の採用が含まれ、この方式では各サイクルの一部を時
分割多重動作に使用し、この多重モードにおいては各デ
ータ取得または制御ドロップが接続線を介して反復デー
タを送信する機会を与えられ、各サイクルの残り部分、
即ち、“デモクラチック”動作モードではその他の命
令、データ・リクエストなどを送信することができる。
個々のデータ取得部が局部プロセッサにとって重要なデ
ータを選択してこのデータをハイウェイに供給する第１
プロセッサを含み、ハイウェイは第２機能プロセッサま
たは第３、第４などその他の機能プロセッサと協働して
その場所に必要なプロセス制御入／出力などあらゆる機
能を実行する。この２つは上述のように多大の利点を有
するデュアル・ポート共用メモリを介して互いにインタ
ーフェースする。処理機能をこのように分布させること
によりシステム全体に全く透過性のデータ・ベースが与
えられ、中央または上位コンピュータを採用する公知シ
ステムに見られた必要条件は解消される。信頼性、モジ
ュール方式、理解し易くかつ使用し易いことなど多くの
長所を持つが、恐らく最も重要な長所は分布された処理
機能の一部が作動しなくてもシステムが動作できること
であろう。

システムはデータ取得部として構成された３つのタイム
キーパによって同期され、クロック制御線などのような
信号線を別設する必要ななく、別々のデータ取得ポイン
トを蛇行状に接続する単一の簡単な、かつ構成の容易な
冗長同軸ケーブルだけでよい。本発明システムにおける
データ送信に二相符号化法を利用すること、また、この
二相コードを位相ロックループ回路によって下位部分に
分割し、これらの下位部分を重み付けすることにより情
報受信の正確さを記することも説明した。

【図面の簡単な説明】

第１図は本発明の分散形プロセス制御システムを採用す
る工場の想像上の切欠き斜面図、第２図は本発明のプロ
セス制御システムのより詳細な切欠き斜面図、第３図は
本発明システムを構成するブロックの図、第４図は典型
的なドロップを構成する成分を示すブロック・ダイヤグ
ラム、第５図は冗長ハイウェイ成分の使用を示す典型的
ドロップの詳細図、第６図は典型的ドロップ図の物理的
構成図、第７ａ、７ｂ及び７ｃ図から成る第７図は典型
的なデータ・ハイウェイ送信ブロック及びメッセージの
構成図、第８ａ〜８ｄ図から成る第８図は伝送されるデ
ータ・メッセージの構成図、第９図は種々のデータ・符
号化法を示す一連の曲線を含む図、第１０図は本発明に
利用されるデータ・符号化技術及びメッセージ・プロト
コルを示す一連の曲線を含む図、第１１図は本発明で採
用される二相符号化方式を実施する回路の回路図、第１
２図は二相符号化されたデータを正しく復号するために
使用されるデジタル位相ロックループ回路の回路図、第
１３ａ〜１３ｅ図から成る第１３図は二相データ重み付
け方式を示す波形図、第１４図は種々のドロップを互い
に正しく同期した状態に維持するためのクロック制御論
理の説明図、第１５図はデータ・ハイウェイ・プロセッ
サ（ＭＢＤ）のブロック・ダイヤグラム、第１６図はデ
ータ・ハイウェイ・プロセッサ（ＭＢＤ）に使用するマ
イクロプロセッサのブロック・ダイヤグラム、第１７図
はデータ・ハイウェイ・プロセッサ（ＭＢＤ）に使用す
る随伴マイクロシーケンス・ユニットのブロック・ダイ
ヤグラム、第１８図はデータ・ハイウェイ通信回路（Ｍ
ＢＣ）のブロック・ダイヤグラム、第１９図はデータ・
ハイウェイ通信（ＭＢＣ）カードにおけるマイクロエン
ジンのブロック・ダイヤグラム、第２０図は機能プロセ
ッサとデータ・ハイウェイ・プロセッサ・ユニットとの
間の通信に使用されるデュアル・ポート共用メモリのブ
ロック・ダイヤグラム、第２１図はＭＢＣ動作シーケン
スの全体的なフローシート、第２２図は第２１図に示し
たブロックを補足するＴＤＭメッセージ作成に関するブ
ロック・ダイヤグラム、第２３図はデモクラチック・メ
ッセージの作成態様を示す、第２１図のブロク・ダイヤ
グラムを補足するブロック・ダイヤグラム、第２４図は
受信メッセージを復号する態様を示す、第２１図のブロ
ック・ダイヤグラムを補足するブロック・ダイヤグラ
ム、第２５図はシステム・クロックが全て更新される時
の、タイムキーパの送信シーケンスを示す図、第２６ａ
及び２６ｂ図から成る第２６図のうち第２６ａ図は所与
のドロップにより１００ミリセコンドのインターバルで
行なわれる数個のメッセージを送信シーケンス及び実際
の送信されるメッセージに起こり得る変化の態様を、第
２６ｂ図はバス割当表の一例をそれぞれ示す図、第２７
図は時分割多重化モード及びデモクラチック・モードに
おける制御フィールドの変化態様を示す図、第２８図は
ステイタス・ワード・アラーム・ビットの利用態様を示
すフローシート、第２９図は共用メモリの構成図であ
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウオレン・アルバート・エドブラツド アメリカ合衆国、ペンシルベニア州、ピツ ツバーグデイアフイールド・ドライブ 156 (72)発明者 ドナルド・ジエイムス・ジヨンズ アメリカ合衆国、ペンシルベニア州、ピツ ツバーググレンギヤリー・ドライブ 610 (72)発明者 デビツド・マイケル・オラベツ アメリカ合衆国、ペンシルベニア州、ピツ ツバーグカーウツド・ドライブ 509 (56)参考文献 特開 昭57−59201（ＪＰ，Ａ) 特開 昭51−81537（ＪＰ，Ａ) 特開 昭51−110901（ＪＰ，Ａ) 特開 昭58−33766（ＪＰ，Ａ) 特公 昭56−19779（ＪＰ，Ｂ２)

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のドロップと前記ドロップを並列接続
   するデータ・ハイウェイ・バスとよりなる分散形プロセ
   ス制御システムであって、 前記各ドロップは、 データ・ハイウェイ・バスに接続され、前記バス上にデ
   ータまたはメッセージを送信し且つ前記バスからデータ
   またはメッセージを受信する送受信手段を備えたデータ
   ・ハイウェイ・プロセッサと、 複数のシステム要素に接続されて局部データ収集及び制
   御動作を行う機能プロセッサと、 データ・ハイウェイ・プロセッサと機能プロセッサとの
   間に接続されてそれらを交信させ且つ各プロセッサの独
   立性を維持するデュアル・ポート・メモリとよりなり、 機能プロセッサはデータ・ハイウェイ・プロセッサが受
   信したデータまたはメッセージをデュアル・ポート・メ
   モリを介して利用することが可能であり、またデータ・
   ハイウェイ・プロセッサは機能プロセッサがデュアル・
   ポート・メモリへ送信したデータまたはメッセージをデ
   ータ・ハイウェイ・バス上へ送信することが可能であ
   り、 データ・ハイウェイ・プロセッサは他のドロップから受
   信したそのシステム要素に関するデータまたはメッセー
   ジを分析することにより連携の機能プロセッサがその局
   部制御動作を行う上で該データまたはメッセージを必要
   とするか否かを判定する分析手段と、必要な場合は連携
   の機能プロセッサがアクセスできるようにこのデータま
   たはメッセージをデュアル・ポート・メモリに記憶させ
   る手段とよりなり、 データ・ハイウェイ・プロセッサは同時に２つ以上のデ
   ータ・ハイウェイ・プロセッサが送信のためデータ・ハ
   イウェイ・バスにアクセスしないように各データ・ハイ
   ウェイ・プロセッサの送信を同期させるトークンを送信
   する送信同期手段を備えており、 データ・ハイウェイ・プロセッサは第１の時分割多重モ
   ードにおいて定期的データまたはメッセージを送信する
   ためデータ・ハイウェイ・バスに一定のインターバルで
   逐次的にアクセスし、また第１の時分割多重モードによ
   る送信終了後第２のデモクラチック・モードにおいて、
   非定期的データまたはメッセージを、連携の機能プロセ
   ッサの指示により、または他のドロップからのリクエス
   トに応答して送信するためデータ・ハイウェイ・バスに
   アクセスし、 第１の時分割多重モードと第２のデモクラチック・モー
   ドとが交互に作動されることを特徴とする分散形プロセ
   ス制御システム。
2. 【請求項２】第２のデモクラチック・モードは第１の時
   分割多重モードの開始から所定の時間経過後に終了し、
   再び第１の時分割多重モードが作動されることを特徴と
   する特許請求の範囲第１項に記載の分散形プロセス制御
   システム。
3. 【請求項３】第２のデモクラチック・モードの最後に送
   信された非定期的データまたはメッセージに続いて送信
   の順番を待つ非定期的データまたはメッセージは次の第
   ２のデモクラチック・モードの開始直後に送信されるこ
   とを特徴とする特許請求の範囲第２項に記載の分散形プ
   ロセス制御システム。