JPH065564A - Single wafer type dry etching device and single wafer type dry etching method using the device - Google Patents

Single wafer type dry etching device and single wafer type dry etching method using the device

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JPH065564A
JPH065564A JP16253092A JP16253092A JPH065564A JP H065564 A JPH065564 A JP H065564A JP 16253092 A JP16253092 A JP 16253092A JP 16253092 A JP16253092 A JP 16253092A JP H065564 A JPH065564 A JP H065564A
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JP
Japan
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semiconductor wafer
processing
dry etching
chamber
wafer
Prior art date
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Withdrawn
Application number
JP16253092A
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Japanese (ja)
Inventor
Satoshi Kume
聡 久米
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPH065564A publication Critical patent/JPH065564A/en
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Abstract

PURPOSE:To enable improvement of yield of dry etching treatment of a semiconductor wafer. CONSTITUTION:The device is provided with a treatment chamber 11 for dry- etching a semiconductor wafer, a dummy semiconductor wafer carrying-in/out means 3 for carrying in and out a dummy semiconductor wafer 7 to and from the treatment chamber 11 and a treatment semiconductor wafer carrying-in/out means 2 for carrying in and out a semiconductor wafer 6 for dry etching treatment to and from the treatment chamber 11. At first, the dummy semiconductor wafer 7 is carried in to the treatment chamber 11 by using the device and preliminary discharge is performed for a specified time. Then, a dummy semiconductor wafer is carried out, the treatment semiconductor wafer 6 is carried into the treatment chamber 11 one by one and etching treatment is performed. Thereby, all the semiconductor wafers 6 for dry etching treatment can be dry etched uniformly.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、枚葉式ドライエッチ
ング装置およびその装置を用いたドライエッチング方法
に関し、特に、ドライエッチング処理後の処理半導体ウ
ェハの歩留りの向上を可能とした枚葉式ドライエッチン
グ装置およびその装置を用いたドライエッチング方法に
関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a single-wafer dry etching apparatus and a dry etching method using the same, and more particularly to a single-wafer dry etching capable of improving the yield of processed semiconductor wafers after the dry etching processing. The present invention relates to an etching apparatus and a dry etching method using the apparatus.

【0002】[0002]

【従来の技術】LSIの製造では、より一層の大規模
化,高密度化,高速化のためエッチングを中心とした微
細加工が極めて重要である。エッチング技術はその時々
に作られるデバイスとともに発展してきている。近年の
VLSIでは、主にドライエッチングが用いられ、サブ
ミクロンレベルの高精度加工が可能となってきている。
2. Description of the Related Art In the manufacture of LSIs, microfabrication centering on etching is extremely important in order to further increase the scale, density and speed. Etching technology is evolving with the devices created from time to time. In recent VLSI, dry etching is mainly used, and high precision processing of submicron level has become possible.

【0003】ドライエッチングは、フォトリソグラフィ
技術で形成したフォトレジスト膜のパターンをマスクと
して、その下の材料(SiO2 ,Si3 4 ,多結晶S
i,Alなど)を食刻し、パターンを形作る。
In the dry etching, the pattern of the photoresist film formed by the photolithography technique is used as a mask and the underlying material (SiO 2 , Si 3 N 4 , polycrystalline S) is used.
i, Al, etc.) to form a pattern.

【0004】典型的なドライエッチング装置の構造は、
図5に示すように、処理部が円形の平行平板電極10,
14になっており、その間の一方の電極10に半導体ウ
ェハ6を置く。処理室11は、ロータリポンプ16およ
びメカニカルブースタポンプ15により、その内部が1
-2〜1Paくらいの真空を保ちながら、上記平行平板
の電極10,14の間にたとえば13.56MHzで数
百Vの高周波電圧を印加し、エッチャントとしてCF4
(四フッ化炭素)などを供給し、これをプラズマ化した
後活性化してたとえば多結晶シリコンなどをエッチング
する。
The structure of a typical dry etching apparatus is
As shown in FIG. 5, the processing part has a circular parallel plate electrode 10,
14 and the semiconductor wafer 6 is placed on one of the electrodes 10 in between. The inside of the processing chamber 11 is set to 1 by the rotary pump 16 and the mechanical booster pump 15.
While maintaining a vacuum of about 0 -2 to 1 Pa, a high frequency voltage of several hundred V at 13.56 MHz is applied between the parallel plate electrodes 10 and 14 to form CF 4 as an etchant.
(Carbon tetrafluoride) or the like is supplied, and this is plasmatized and then activated to etch, for example, polycrystalline silicon.

【0005】次に、従来の枚葉式ドライエッチング装置
について、RF(Radio Frequency)放
電タイプのプラズマエッチング装置について説明する。
Next, as a conventional single wafer type dry etching apparatus, an RF (Radio Frequency) discharge type plasma etching apparatus will be described.

【0006】このプラズマエッチング装置は、半導体装
置の製造工程において、製造工程途中の半導体ウェハ上
に形成されている絶縁膜,金属膜,半導体膜などを除去
するために用いられている。
This plasma etching apparatus is used in a semiconductor device manufacturing process to remove an insulating film, a metal film, a semiconductor film and the like formed on a semiconductor wafer during the manufacturing process.

【0007】まず、図6を参照して、このRFプラズマ
エッチング装置は、真空容器1内にエッチング処理前の
半導体ウェハを収容するための処理用半導体ウェハ室2
と、半導体ウェハ6を移動させるための搬送室12と、
エッチング処理を行なうための放電室11とを備えてい
る。処理用半導体ウェハ室2には、エッチング処理前の
半導体ウェハ6およびエッチング処理後の半導体ウェハ
6を収容するための処理用半導体ウェハカセット4が設
置されている。この場合であれば、たとえば25枚の半
導体ウェハ6を収容し得る処理用半導体ウェハカセット
4が用いられている。処理用半導体ウェハ室2と搬送室
12とは隣接して設けられており、処理用半導体ウェハ
室2と搬送室12とはゲートバルブ18によって仕切ら
れている。
First, referring to FIG. 6, in this RF plasma etching apparatus, a processing semiconductor wafer chamber 2 for accommodating a semiconductor wafer before etching processing in a vacuum container 1 is provided.
And a transfer chamber 12 for moving the semiconductor wafer 6,
A discharge chamber 11 for performing an etching process is provided. In the processing semiconductor wafer chamber 2, a processing semiconductor wafer cassette 4 for accommodating the semiconductor wafer 6 before the etching processing and the semiconductor wafer 6 after the etching processing is installed. In this case, the processing semiconductor wafer cassette 4 that can accommodate, for example, 25 semiconductor wafers 6 is used. The processing semiconductor wafer chamber 2 and the transfer chamber 12 are provided adjacent to each other, and the processing semiconductor wafer chamber 2 and the transfer chamber 12 are partitioned by a gate valve 18.

【0008】搬送室12と隣接して放電室11が設けら
れている。搬送室12内には、この放電室11に半導体
ウェハ6を運び込むためのウェハ搬出・搬入用ベルト8
が設けられている。このウェハ搬出・搬入用ベルト8に
よって、半導体ウェハ6は1枚ずつ放電室11内に運び
込まれることになる。このウェハ搬出・搬入用ベルト8
から放電室11へ半導体ウェハ6を搬入するために、搬
送室12の所定位置には、回転アーム9が設けられてい
る。この回転アーム9によって、半導体ウェハ6は1枚
ずつ放電室11に搬入されることになる。
A discharge chamber 11 is provided adjacent to the transfer chamber 12. A wafer carry-out / carry-in belt 8 for carrying the semiconductor wafer 6 into the discharge chamber 11 is provided in the carrying chamber 12.
Is provided. The semiconductor wafers 6 are carried into the discharge chamber 11 one by one by the wafer carry-out / carry-in belt 8. This wafer unloading / importing belt 8
A rotary arm 9 is provided at a predetermined position in the transfer chamber 12 in order to carry the semiconductor wafer 6 from the discharge chamber 11 into the discharge chamber 11. By this rotating arm 9, the semiconductor wafers 6 are carried into the discharge chamber 11 one by one.

【0009】放電室11内には、ステージ(下部電極)
10と上部電極14が接地されている。このステージ1
0には、図7を参照して、放電室11内で放電を起こす
ためのRF電源13が接続されている。このステージ1
0上に半導体ウェハ6を配置し、RF電圧をステージ
(カソード電極)10に印加することによってプラズマ
処理を行なうことが可能となる。
In the discharge chamber 11, there is a stage (lower electrode).
10 and the upper electrode 14 are grounded. This stage 1
Referring to FIG. 7, an RF power source 13 for causing a discharge in the discharge chamber 11 is connected to 0. This stage 1
It is possible to perform plasma processing by disposing the semiconductor wafer 6 on the substrate 0 and applying an RF voltage to the stage (cathode electrode) 10.

【0010】再び図6を参照して、放電室11内におい
てプラズマ処理が施された半導体ウェハ6は、回転アー
ム9によってウェハ搬出・搬入用ベルト8に搬送され、
再び処理用半導体ウェハカセット4に収納される。
Referring again to FIG. 6, the semiconductor wafer 6 which has been subjected to the plasma treatment in the discharge chamber 11 is carried by the rotating arm 9 to the wafer carrying-out / carrying belt 8.
It is stored in the processing semiconductor wafer cassette 4 again.

【0011】上記構造よりなるRFプラズマエッチング
装置を用いてプラズマ処理を行なうには、まず、上記の
処理用半導体ウェハ室2内にプラズマエッチング処理を
施すべき半導体ウェハ6を搬入する。このとき半導体ウ
ェハ6は、通常25枚1組でカセット4に収容された状
態で、処理用半導体ウェハ室2に搬入される。次に、ゲ
ートバルブ18を開き、処理用半導体ウェハカセット4
内の半導体ウェハ6が1枚ずつウェハ搬出・搬入用ベル
ト8上に載置される。このようにウェハ搬出・搬入用ベ
ルト8に載置された半導体ウェハ6は、このウェハ搬出
・搬入用ベルト8によって放電室11近傍に運ばれる。
In order to perform the plasma processing using the RF plasma etching apparatus having the above structure, first, the semiconductor wafer 6 to be subjected to the plasma etching processing is carried into the processing semiconductor wafer chamber 2. At this time, the semiconductor wafers 6 are normally loaded into the processing semiconductor wafer chamber 2 while being stored in the cassette 4 in a set of 25 sheets. Next, the gate valve 18 is opened and the processing semiconductor wafer cassette 4 is opened.
The semiconductor wafers 6 therein are placed one by one on the wafer unloading / carrying belt 8. The semiconductor wafer 6 placed on the wafer unloading / carrying belt 8 in this manner is carried to the vicinity of the discharge chamber 11 by the wafer unloading / carrying belt 8.

【0012】次に、回転アーム9によって、放電室11
内におけるステージ(カソード電極)10上に、半導体
ウェハ6は載置されることになる。この放電室11内に
は、エッチングする材料に応じて所定のエッチングガス
が導入される。その後、RF電源によって、ステージ
(カソード電極)10にRF電圧が印加される。これに
より、放電室11内にプラズマが発生し半導体ウェハ6
上の所望の膜をエッチングする。
Next, the discharge chamber 11 is rotated by the rotating arm 9.
The semiconductor wafer 6 will be mounted on the stage (cathode electrode) 10 inside. A predetermined etching gas is introduced into the discharge chamber 11 according to the material to be etched. After that, the RF voltage is applied to the stage (cathode electrode) 10 by the RF power source. As a result, plasma is generated in the discharge chamber 11 and the semiconductor wafer 6
Etch the desired film above.

【0013】エッチング処理終了後は、回転アーム9に
よって、半導体ウェハ6はウェハ搬出搬入用ベルト8上
に載置される。次に、半導体ウェハ6は、このウェハ搬
出・搬入用ベルト8によって、再び処理用半導体ウェハ
室2内に載置されているカセット4に収納される。この
場合であれば、25枚の半導体ウェハ6のエッチング処
理がすべて終了し、この25枚の半導体ウェハ6が処理
用半導体ウェハカセット4内に収納された段階で、処理
用半導体ウェハ室2から処理用半導体ウェハカセット4
とともに半導体ウェハ6が取出され次の工程に送られ
る。
After the etching process is completed, the semiconductor wafer 6 is placed on the wafer loading / unloading belt 8 by the rotating arm 9. Next, the semiconductor wafer 6 is stored in the cassette 4 placed in the processing semiconductor wafer chamber 2 again by the wafer unloading / carrying belt 8. In this case, all the etching processing of the 25 semiconductor wafers 6 is completed, and when the 25 semiconductor wafers 6 are stored in the processing semiconductor wafer cassette 4, the processing semiconductor wafer chamber 2 is processed. Semiconductor wafer cassette 4
At the same time, the semiconductor wafer 6 is taken out and sent to the next step.

【0014】[0014]

【発明が解決しようとする課題】しかしながら、上述し
たドライエッチング装置には以下に示す問題点を有して
いる。
However, the above-mentioned dry etching apparatus has the following problems.

【0015】まず、図8を参照して、縦軸に上部電極の
温度(℃)横軸に時間(秒)の経過を示し、半導体ウェ
ハを連続してドライエッチング装置によりエッチングし
た場合のグラフである。図中において、t1 は半導体ウ
ェハを搬入・搬出するための時間であり、t2 は半導体
ウェハ1枚に対する放電時間を示している。
First, referring to FIG. 8, the vertical axis shows the temperature (° C.) of the upper electrode and the horizontal axis shows the time (seconds), and a graph when the semiconductor wafers are continuously etched by the dry etching apparatus is shown. is there. In the figure, t 1 is a time for loading / unloading a semiconductor wafer, and t 2 is a discharging time for one semiconductor wafer.

【0016】図からわかるように、半導体ウェハに所望
のエッチングを正常に行なうための上部電極温度(飽和
温度T℃)に達するまでには、約半導体ウェハを3枚放
電しなければ飽和温度T℃に達しない。たとえば、上部
電極が飽和温度T℃に達しないで、ドライエッチングを
行なった場合、図9および図10に示すようにエッチン
グ特性に悪影響を及ぼしている。
As can be seen from the figure, until the upper electrode temperature (saturation temperature T ° C.) for normally performing the desired etching on the semiconductor wafer is reached, the saturation temperature T ° C. must be reached unless approximately three semiconductor wafers are discharged. Does not reach For example, when dry etching is performed without reaching the saturation temperature T ° C. of the upper electrode, the etching characteristics are adversely affected as shown in FIGS. 9 and 10.

【0017】図9は、半導体ウェハの処理枚数とエッチ
ングレート面内均一性との関係を示すグラフであり、最
初の1〜3枚目の半導体ウェハの処理においては、エッ
チングが不均一であることがわかる。
FIG. 9 is a graph showing the relationship between the number of processed semiconductor wafers and the in-plane uniformity of the etching rate. In the processing of the first to third semiconductor wafers, the etching is non-uniform. I understand.

【0018】また、図10は、半導体ウェハの処理枚数
とエッチングレートとの関係を示すグラフであり、最初
の1〜3枚目の半導体ウェハの処理においては、エッチ
ング量が遅く一定でないことがわかる。
FIG. 10 is a graph showing the relationship between the number of processed semiconductor wafers and the etching rate, and it can be seen that the etching amount is slow and not constant in the processing of the first to third semiconductor wafers. .

【0019】よって、半導体ウェハのドライエッチング
の連続処理時においては、最初の1〜3枚目の半導体ウ
ェハはエッチング不良を起こすために、半導体ウェハの
ドライエッチング処理時における歩留りの向上の妨げと
なっていた。
Therefore, during continuous dry etching of semiconductor wafers, the first to third semiconductor wafers cause etching defects, which hinders improvement in yield during dry etching of semiconductor wafers. Was there.

【0020】この発明は上記問題点を解決するためにな
されたもので、半導体ウェハのドライエッチング処理時
の歩留りの向上を可能とした枚葉式ドライエッチング装
置およびその装置を用いたドライエッチング方法を提供
することを目的とする。
The present invention has been made to solve the above problems, and provides a single-wafer dry etching apparatus and a dry etching method using the same, which can improve the yield during the dry etching of semiconductor wafers. The purpose is to provide.

【0021】[0021]

【課題を解決するための手段】この発明に基づいた請求
項1に記載の枚葉式ドライエッチング装置においては、
まず半導体ウェハにドライエッチング処理を施すための
処理室と、この処理室にダミー用半導体ウェハを搬入お
よび搬出するためのダミー用半導体ウェハ搬入・搬出手
段と、上記処理室にドライエッチング処理を施す半導体
ウェハを搬入および搬出するための処理用半導体ウェハ
搬入搬出手段とを有している。
In the single-wafer dry etching apparatus according to the first aspect of the present invention,
First, a processing chamber for performing a dry etching process on a semiconductor wafer, a dummy semiconductor wafer loading / unloading means for loading and unloading a dummy semiconductor wafer to and from the processing chamber, and a semiconductor for performing a dry etching process on the processing chamber. And a processing semiconductor wafer loading / unloading means for loading / unloading the wafer.

【0022】次に、この発明に基づいた請求項2に記載
の枚葉式ドライエッチング装置を用いたドライエッチン
グ方法においては、まず半導体ウェハにドライエッチン
グ処理を施すための処理室にダミー用の半導体ウェハを
搬入し、所定時間予備放電が行なわれる。ダミー用ウェ
ハが処理室外へ搬出される。ダミー用半導体ウェハが搬
出された後に、エッチング処理を施す処理用半導体ウェ
ハを1枚ずつ処理室へ搬入し、主放電を行なってドライ
エッチングを施して処理室外へ搬出する操作を、所定枚
数の処理用半導体ウェハについて連続的に行なわれる。
Next, in a dry etching method using a single wafer dry etching apparatus according to a second aspect of the present invention, first, a dummy semiconductor is provided in a processing chamber for performing a dry etching process on a semiconductor wafer. A wafer is loaded and preliminary discharge is performed for a predetermined time. The dummy wafer is carried out of the processing chamber. After the dummy semiconductor wafers are unloaded, the processing semiconductor wafers to be subjected to the etching process are loaded into the processing chamber one by one, the main discharge is performed, the dry etching is performed, and the processing semiconductor wafers are unloaded to the outside of the processing chamber. The semiconductor wafer is continuously manufactured.

【0023】[0023]

【作用】この発明に基づいた枚葉式ドライエッチング装
置およびその装置を用いたドライエッチング方法によれ
ば、まず、ダミー用の半導体ウェハを処理室に搬入して
予備放電を行ない、その後ドライエッチング処理を施す
ための半導体ウェハを処理室に搬入して主放電を行な
う。
According to the single-wafer dry etching apparatus and the dry etching method using the apparatus according to the present invention, first, a dummy semiconductor wafer is carried into a processing chamber for preliminary discharge, and then dry etching processing is performed. The semiconductor wafer for performing the process is carried into the processing chamber and the main discharge is performed.

【0024】これにより、ダミー用の半導体ウェハを用
いて予備放電を行なうことで、上部電極を予め飽和温度
T℃に設定した状態で、半導体ウェハに主放電を行なう
ため、カセット内の半導体ウェハのエッチング特性をす
べて均一にすることが可能となる。
As a result, by performing the preliminary discharge using the dummy semiconductor wafer, the main discharge is performed on the semiconductor wafer while the upper electrode is set to the saturation temperature T ° C. in advance. It becomes possible to make all the etching characteristics uniform.

【0025】また、ダミー用の半導体ウェハ室と処理用
半導体ウェハ室を別々に設けることにより、処理用半導
体ウェハに搬入された半導体ウェハはすべて均一なエッ
チング処理を行なうことができるため、ドライエッチン
グ処理の歩留りの向上および作業性の向上を計ることが
可能となる。
Further, by providing the dummy semiconductor wafer chamber and the processing semiconductor wafer chamber separately, all the semiconductor wafers loaded into the processing semiconductor wafer can be uniformly etched, so that the dry etching process is performed. It is possible to improve the yield and workability.

【0026】[0026]

【実施例】以下、この発明に基づいた枚葉式ドライエッ
チング装置の構造について説明する。なお、この枚葉式
ドライエッチング装置として、ドライエッチングの代表
的な一例としてRFプラズマエッチング装置について説
明する。なおこの装置の動作原理などは、従来技術と同
一であるためにここでの説明は省略する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The structure of a single-wafer dry etching apparatus according to the present invention will be described below. As the single-wafer dry etching apparatus, an RF plasma etching apparatus will be described as a typical example of dry etching. Since the operation principle of this device is the same as that of the conventional technique, the description thereof is omitted here.

【0027】まず、図1を参照して、このRFプラズマ
エッチング装置は、真空容器1内に、エッチング処理を
施すための処理用半導体ウェハ6を収容するための処理
用半導体ウェハ室2とダミー用の半導体ウェハ7を収容
するためのダミー用半導体ウェハ室3と処理用半導体ウ
ェハ6およびダミー用半導体ウェハを移動させるための
搬送室12と、ドライエッチング処理を行なうための放
電室11とを備えている。処理用半導体ウェハ室2に
は、エッチング処理を施すための処理用半導体ウェハ6
を収容するための処理用半導体ウェハカセット4が載置
されている。この実施例においては、たとえば25枚の
処理用半導体ウェハ6を収納し得る処理用半導体ウェハ
カセット4が用いられている。処理用半導体ウェハ室4
と搬送室12とは隣接して設けられており、処理用半導
体ウェハ室2と搬送室12とはゲートバルブ18によっ
て仕切られている。
First, referring to FIG. 1, this RF plasma etching apparatus includes a processing semiconductor wafer chamber 2 for accommodating a processing semiconductor wafer 6 for performing an etching process in a vacuum chamber 1 and a dummy semiconductor wafer chamber 2. A dummy semiconductor wafer chamber 3 for housing the semiconductor wafer 7, a processing semiconductor wafer 6 and a transfer chamber 12 for moving the dummy semiconductor wafer, and a discharge chamber 11 for performing a dry etching process. There is. The processing semiconductor wafer chamber 2 has a processing semiconductor wafer 6 for performing an etching process.
A processing semiconductor wafer cassette 4 for accommodating the above is placed. In this embodiment, a processing semiconductor wafer cassette 4 capable of accommodating, for example, 25 processing semiconductor wafers 6 is used. Processing semiconductor wafer chamber 4
And the transfer chamber 12 are provided adjacent to each other, and the processing semiconductor wafer chamber 2 and the transfer chamber 12 are partitioned by a gate valve 18.

【0028】また、処理用半導体ウェハ室2の近傍に
は、ダミー用半導体ウェハ室3が設けられている。ダミ
ー用半導体ウェハ室3には、ダミー用の半導体ウェハ7
を収容するためのダミー用半導体ウェハカセット5が載
置されている。本実施例であれば、たとえば25枚のダ
ミー用半導体ウェハ7を収納し得るダミー用半導体ウェ
ハカセット5が用いられている。これにより、ダミー用
半導体ウェハカセット7は、処理用半導体ウェハカセッ
ト4の交換毎に1枚用いられるために、処理用半導体ウ
ェハカセット4が25セット交換される毎にダミー用半
導体ウェハカセット5は1回交換されることになり、非
常に作業性の向上を計ることが可能となる。
A dummy semiconductor wafer chamber 3 is provided near the processing semiconductor wafer chamber 2. In the dummy semiconductor wafer chamber 3, the dummy semiconductor wafer 7
A dummy semiconductor wafer cassette 5 for accommodating the above is placed. In this embodiment, a dummy semiconductor wafer cassette 5 that can store, for example, 25 dummy semiconductor wafers 7 is used. As a result, since one dummy semiconductor wafer cassette 7 is used each time the processing semiconductor wafer cassette 4 is replaced, the dummy semiconductor wafer cassette 5 is replaced by 1 each time 25 processing semiconductor wafer cassettes 4 are replaced. It will be exchanged twice, and it will be possible to greatly improve workability.

【0029】次に、搬送室12と隣接して放電室6が設
けられている。搬送室12内には、この放電室11にダ
ミー用半導体ウェハ7および処理用半導体ウェハ6を運
び込むためのウェハ搬出・搬入用ベルト8が設けられて
いる。このウェハ搬出・搬入用ベルト8によって、ダミ
ー用半導体ウェハ7および処理用半導体ウェハ6は1枚
ずつ放電室11内に運び込まれることになる。このウェ
ハ搬出・搬入用ベルト8から放電室11へダミー用半導
体ウェハ7および処理用半導体ウェハ6を搬入するため
に、搬送室12の所定位置には、回転アーム9が設けら
れている。この回転アーム9によって、ダミー用半導体
ウェハ7および処理用半導体ウェハ6は、1枚ずつ放電
室11内に搬入されることになる。
Next, the discharge chamber 6 is provided adjacent to the transfer chamber 12. A wafer carry-out / carry-in belt 8 for carrying the dummy semiconductor wafer 7 and the processing semiconductor wafer 6 into the discharge chamber 11 is provided in the carrying chamber 12. The dummy semiconductor wafer 7 and the processing semiconductor wafer 6 are carried into the discharge chamber 11 one by one by the wafer carry-out / carry-in belt 8. In order to carry the dummy semiconductor wafer 7 and the processing semiconductor wafer 6 into the discharge chamber 11 from the wafer carry-out / carry-in belt 8, a rotary arm 9 is provided at a predetermined position in the carrying chamber 12. By this rotating arm 9, the dummy semiconductor wafers 7 and the processing semiconductor wafers 6 are carried into the discharge chamber 11 one by one.

【0030】放電室11内には、ステージ(下部電極)
10および上部電極(図示せず)が載置されている。こ
のステージ(下部電極)10には、放電室11内で放電
を起こすためのRF電源(図示せず)が接続されてい
る。このステージ(下部電極)10上に、ダミー用半導
体ウェハ7または処理用半導体ウェハ6を配置し、RF
電源をステージ(下部電極)10に印加することによっ
てプラズマ処理を行なうことが可能となる。
In the discharge chamber 11, a stage (lower electrode)
10 and an upper electrode (not shown) are mounted. An RF power source (not shown) for causing a discharge in the discharge chamber 11 is connected to the stage (lower electrode) 10. A dummy semiconductor wafer 7 or a processing semiconductor wafer 6 is placed on the stage (lower electrode) 10 and RF
By applying a power source to the stage (lower electrode) 10, plasma processing can be performed.

【0031】次に、上記構造を有するRFプラズマエッ
チング装置を用いてプラズマエッチングを行なう方法に
ついて説明する。まず、上記処理用半導体ウェハ室2お
よびダミー用半導体ウェハ室5にそれぞれダミー用半導
体ウェハ7および処理用半導体ウェハ6を搬入する。こ
のとき、処理用半導体ウェハ6は、通常25枚1組で処
理用半導体ウェハカセット4に収容された状態で、処理
用半導体ウェハ室4に搬入される。また一方ダミー用半
導体ウェハ7も、同様に通常25枚1組でダミー用半導
体ウェハカセット5に収容された状態で、ダミー用半導
体ウェハ室3内に搬入される。次に、ゲートバルブ18
を開き、ダミー用半導体ウェハカセット5内のダミー用
半導体ウェハ7が1枚ウェハ搬出・搬入用ベルト8上に
移載される。このようにウェハ搬出・搬入用ベルトに移
載されたダミー用半導体ウェハ7は、このウェハ搬出・
搬入用ベルト8によって放電室6近傍に運ばれる。
Next, a method of performing plasma etching using the RF plasma etching apparatus having the above structure will be described. First, the dummy semiconductor wafer 7 and the processing semiconductor wafer 6 are loaded into the processing semiconductor wafer chamber 2 and the dummy semiconductor wafer chamber 5, respectively. At this time, the processing semiconductor wafers 6 are normally loaded into the processing semiconductor wafer chamber 4 while being stored in the processing semiconductor wafer cassette 4 in a set of 25 sheets. On the other hand, the dummy semiconductor wafers 7 are also loaded into the dummy semiconductor wafer chamber 3 in a state where they are normally housed in a set of 25 semiconductor wafers for dummy 5 in the same manner. Next, the gate valve 18
Is opened, and one dummy semiconductor wafer 7 in the dummy semiconductor wafer cassette 5 is transferred onto one wafer unloading / importing belt 8. The dummy semiconductor wafer 7 thus transferred to the wafer unloading / importing belt is
It is carried to the vicinity of the discharge chamber 6 by the carry-in belt 8.

【0032】次に、回転アーム9によって、放電室11
内におけるステージ(下部電極)10上に、ダミー用半
導体ウェハ7は移載されることになる。その後、RF電
源によって、ステージ(下部電極)10にRF電源が印
加される。これにより、放電室11内にプラズマが発生
する。これを所定時間行なうことにより、放電室11内
の上部電極の温度が飽和温度T℃になるまで予備放電を
行なう。
Next, the discharge chamber 11 is rotated by the rotating arm 9.
The dummy semiconductor wafer 7 is transferred onto the stage (lower electrode) 10 inside. After that, the RF power source applies the RF power source to the stage (lower electrode) 10. As a result, plasma is generated in the discharge chamber 11. By performing this for a predetermined time, preliminary discharge is performed until the temperature of the upper electrode in the discharge chamber 11 reaches the saturation temperature T ° C.

【0033】所定時間予備放電を行なった後、ダミー用
半導体ウェハ7は、回転アーム9によって、ウェハ搬出
・搬入用ベルト8上に移載される。次に、このダミー用
半導体ウェハ7は、このウェハ搬出・搬入用ベルト8に
よって、ダミー用半導体ウェハ室3に載置されているダ
ミー用半導体ウェハカセット5内の元の位置に移載され
る。
After performing the preliminary discharge for a predetermined time, the dummy semiconductor wafer 7 is transferred onto the wafer unloading / importing belt 8 by the rotating arm 9. Next, the dummy semiconductor wafer 7 is transferred to the original position in the dummy semiconductor wafer cassette 5 placed in the dummy semiconductor wafer chamber 3 by the wafer unloading / loading belt 8.

【0034】次に、再びゲートバルブ18を開き、処理
用半導体ウェハカセット4内の処理用半導体ウェハ6を
1枚ずつウェハ搬出・搬入用ベルト8上に移載する。こ
のようにウェハ搬出・搬入用ベルト5に移載された処理
用半導体ウェハ6は、このウェハ搬出・搬入用ベルト8
によって放電室11近傍に運ばれる。
Next, the gate valve 18 is opened again, and the processing semiconductor wafers 6 in the processing semiconductor wafer cassette 4 are transferred one by one onto the wafer unloading / carrying belt 8. The processing semiconductor wafer 6 transferred to the wafer unloading / loading belt 5 in this manner is transferred to the wafer unloading / loading belt 8.
Are carried to the vicinity of the discharge chamber 11.

【0035】次に、処理用半導体ウェハ6は、回転アー
ム9によって、放電室11内におけるステージ(下部電
極)10上に、処理用半導体ウェハ6が移載されること
になる。この放電室11内には、エッチングする材料に
応じて所定のエッチングガスが導入される。その後、R
F電源によって、ステージ(下部電極)10にRF電圧
が印加される。それにより、放電室11内にプラズマが
発生し、処理用半導体ウェハ6上の所望の膜をエッチン
グする。
Next, the processing semiconductor wafer 6 is transferred by the rotating arm 9 onto the stage (lower electrode) 10 in the discharge chamber 11. A predetermined etching gas is introduced into the discharge chamber 11 according to the material to be etched. Then R
An RF voltage is applied to the stage (lower electrode) 10 by the F power supply. Thereby, plasma is generated in the discharge chamber 11 to etch a desired film on the processing semiconductor wafer 6.

【0036】上記エッチング処理終了後は、回転アーム
9によって、処理用半導体ウェハ6はウェハ搬出・搬入
用ベルト8上に移載される。その後、処理用半導体ウェ
ハ6は、処理用半導体ウェハ室2内に接地されている処
理用半導体ウェハカセット4の元の位置に移載される。
この場合、処理用半導体ウェハカセット4内の25枚の
処理用半導体ウェハ6のエッチング処理がすべて終了
し、この25枚の処理用半導体ウェハ6が処理用半導体
カセット4内に再び収納された段階で、処理用半導体ウ
ェハ室2から処理用半導体ウェハカセット4とともに処
理用半導体ウェハ6が取出され次の工程に送られる。ま
た、ダミー用半導体ウェハ7は、上記処理用半導体ウェ
ハカセット4の1組に対し1枚用いられるために、処理
用半導体ウェハカセット4が25組のエッチング処理が
終了した後に、ダミー用半導体ウェハカセット5ととも
にダミー用半導体ウェハ7が取出され、新しいダミー用
半導体ウェハ7が収容されたダミー用半導体ウェハカセ
ット5と交換されることになる。上記実施例により、ダ
ミー用半導体ウェハを用いてエッチング処理を行なった
場合、図2を参照して、上部電極温度が飽和温度T℃に
達するまで、ダミー用の半導体ウェハを用いてt3 の時
間予備放電を行ない、その後エッチング処理用の半導体
ウェハを連続的に処理することにより、この実施例にお
いては、処理用半導体ウェハカセット4内に収納された
25枚の処理用半導体ウェハ6のすべてを均一にエッチ
ング処理することが可能となる。また図3および図4に
示すように、従来の約1〜3枚目に相当する処理部分に
ダミーウェハを用いることにより、後の処理用の半導体
ウェハのエッチング特性をすべて均一にすることが可能
となる。なお、上記実施例においては、RGプラズマエ
ッチング装置について述べたがスパッタビームエッチン
グ装置およびイオンビームエッチング装置においても同
様の作用効果を得ることができる。
After the etching process is completed, the processing semiconductor wafer 6 is transferred onto the wafer carry-out / carry-in belt 8 by the rotating arm 9. After that, the processing semiconductor wafer 6 is transferred to the original position of the processing semiconductor wafer cassette 4 which is grounded in the processing semiconductor wafer chamber 2.
In this case, at the stage when the etching processing of the 25 processing semiconductor wafers 6 in the processing semiconductor wafer cassette 4 is completed and the 25 processing semiconductor wafers 6 are stored again in the processing semiconductor cassette 4. The processing semiconductor wafer 6 is taken out from the processing semiconductor wafer chamber 2 together with the processing semiconductor wafer cassette 4 and sent to the next step. Further, since one dummy semiconductor wafer 7 is used for each set of the processing semiconductor wafer cassettes 4, the dummy semiconductor wafer cassettes 4 are processed after 25 sets of etching processing of the processing semiconductor wafer cassettes 4 are completed. 5, the dummy semiconductor wafer 7 is taken out and is replaced with the dummy semiconductor wafer cassette 5 containing a new dummy semiconductor wafer 7. In the case where the dummy semiconductor wafer is used for the etching process according to the above-described embodiment, referring to FIG. 2, the dummy semiconductor wafer is used for the time t 3 until the upper electrode temperature reaches the saturation temperature T ° C. By performing the preliminary discharge and then continuously processing the semiconductor wafers for the etching process, in this embodiment, all of the 25 processing semiconductor wafers 6 housed in the processing semiconductor wafer cassette 4 are made uniform. Can be etched. Further, as shown in FIGS. 3 and 4, by using a dummy wafer for the processing portions corresponding to the first to third conventional wafers, it is possible to make all the etching characteristics of the semiconductor wafer for subsequent processing uniform. Become. Although the RG plasma etching apparatus has been described in the above embodiment, similar effects can be obtained in the sputter beam etching apparatus and the ion beam etching apparatus.

【0037】[0037]

【発明の効果】この発明に基づいた枚葉式ドライエッチ
ング装置およびその装置を用いたドライエッチング方法
によれば、まずダミー用の半導体ウェハを処理室に搬入
して、予備放電を行ない、その後ドライエッチング処理
を施すための半導体ウェハを処理室に搬入して主放電を
行なう。
According to the single-wafer type dry etching apparatus and the dry etching method using the apparatus according to the present invention, first, a dummy semiconductor wafer is carried into a processing chamber, a preliminary discharge is performed, and then a dry discharge is performed. The semiconductor wafer to be subjected to the etching process is carried into the processing chamber and main discharge is performed.

【0038】これにより、ダミー用の半導体ウェハを用
いて予備放電を行なうことで、上部電極を予め飽和温度
T℃に設定した状態において、処理用の半導体ウェハに
対し主放電を行なうため、処理用半導体ウェハカセット
内の処理用半導体ウェハのエッチング特性をすべて均一
にすることができる。また、ダミー用半導体ウェハ室と
処理用半導体ウェハ室を設けることにより、処理用半導
体ウェハ室に搬入された半導体ウェハは、すべて均一な
エッチングを行なうことができる。一方、ダミー用半導
体ウェハ室に搬入されたダミー用半導体ウェハは、処理
用半導体ウェハカセット1組に対してダミー用半導体ウ
ェハが1枚用いられるために、たとえば25枚のダミー
用半導体ウェハを収納可能なダミー用半導体ウェハカセ
ットを用いた場合、処理用半導体ウェハカセット25組
処理する毎に交換することのみでよいために、その作業
性の向上を図ることが可能となる。
As a result, by performing preliminary discharge using the dummy semiconductor wafer, main discharge is performed on the processing semiconductor wafer in the state where the upper electrode is set to the saturation temperature T ° C. in advance. All the etching characteristics of the processing semiconductor wafer in the semiconductor wafer cassette can be made uniform. Further, by providing the dummy semiconductor wafer chamber and the processing semiconductor wafer chamber, it is possible to uniformly etch all the semiconductor wafers loaded into the processing semiconductor wafer chamber. On the other hand, the dummy semiconductor wafers loaded into the dummy semiconductor wafer chamber can store, for example, 25 dummy semiconductor wafers because one dummy semiconductor wafer is used for one set of processing semiconductor wafer cassettes. When such a dummy semiconductor wafer cassette is used, it is only necessary to replace it each time 25 sets of processing semiconductor wafer cassettes are processed, so that it is possible to improve the workability.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明に基づいた枚葉式ドライエッチング装
置の部分平面断面図である。
FIG. 1 is a partial plan sectional view of a single-wafer dry etching apparatus according to the present invention.

【図2】この発明に基づいた枚葉式ドライエッチング装
置を用いたドライエッチング方法における放電時間と上
部電極温度の関係を示す図である。
FIG. 2 is a diagram showing a relationship between a discharge time and an upper electrode temperature in a dry etching method using a single wafer type dry etching apparatus according to the present invention.

【図3】この発明に基づいた枚葉式ドライエッチング装
置を用いたドライエッチング方法におけるウェハ処理枚
数とエッチングレート面内均一性の関係を示す図であ
る。
FIG. 3 is a diagram showing the relationship between the number of processed wafers and the etching rate in-plane uniformity in a dry etching method using a single wafer type dry etching apparatus according to the present invention.

【図4】この発明に基づいた枚葉式ドライエッチング装
置を用いたドライエッチング方法におけるウェハ処理枚
数とエッチングレートの関係を示す図である。
FIG. 4 is a diagram showing the relationship between the number of wafers processed and the etching rate in the dry etching method using the single wafer type dry etching apparatus according to the present invention.

【図5】ドライエッチング方法の動作原理を示す模式図
である。
FIG. 5 is a schematic view showing the operating principle of the dry etching method.

【図6】従来技術における枚葉式ドライエッチング装置
の部分平面断面図である。
FIG. 6 is a partial plan sectional view of a conventional single-wafer dry etching apparatus.

【図7】従来技術における枚葉式ドライエッチング装置
の部分縦断面図である。
FIG. 7 is a partial vertical cross-sectional view of a conventional single-wafer dry etching apparatus.

【図8】従来技術における枚葉式ドライエッチング装置
を用いたドライエッチング方法の放電時間と上部電極温
度との関係を示す図である。
FIG. 8 is a diagram showing a relationship between a discharge time and an upper electrode temperature in a dry etching method using a conventional single-wafer dry etching apparatus.

【図9】従来技術における枚葉式ドライエッチング装置
を用いたドライエッチング方法における半導体ウェハの
処理枚数とエッチングレート面内均一性の関係を示す図
である。
FIG. 9 is a diagram showing a relationship between the number of processed semiconductor wafers and in-plane uniformity of an etching rate in a dry etching method using a conventional single-wafer dry etching apparatus.

【図10】従来技術における枚葉式ドライエッチング装
置を用いたドライエッチング方法における半導体ウェハ
処理枚数とエッチングレートの関係を示す図である。
FIG. 10 is a diagram showing a relationship between the number of processed semiconductor wafers and an etching rate in a dry etching method using a single-wafer dry etching apparatus in the related art.

【符号の説明】[Explanation of symbols]

1 真空容器 2 処理用半導体ウェハ室 3 ダミー用半導体ウェハ室 4 処理用半導体ウェハカセット 5 ダミー用半導体ウェハカセット 6 処理用半導体ウェハ 7 ダミー用半導体ウェハ 8 ウェハ搬出・搬入用ベルト 9 回転アーム 10 ステージ(下部電極) 11 放電室 12 搬送室 14 上部電極 18 ゲートバルブ なお、図中、同一符号は同一または相当部分を示す。 1 Vacuum Container 2 Processing Semiconductor Wafer Chamber 3 Dummy Semiconductor Wafer Chamber 4 Processing Semiconductor Wafer Cassette 5 Dummy Semiconductor Wafer Cassette 6 Processing Semiconductor Wafer 7 Dummy Semiconductor Wafer 8 Wafer Unloading / Loading Belt 9 Rotating Arm 10 Stage ( Lower electrode) 11 discharge chamber 12 transfer chamber 14 upper electrode 18 gate valve In the drawings, the same reference numerals indicate the same or corresponding parts.

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 半導体ウェハにドライエッチング処理を
施すための処理室と、 前記処理室にダミー用半導体ウェハを搬入および搬出す
るためのダミー用半導体ウェハ搬入搬出手段と、 前記処理室にドライエッチング処理を施す半導体ウェハ
を搬入および搬出するための処理用半導体ウェハ搬入搬
出手段と、 を備えた枚葉式ドライエッチング装置。
1. A processing chamber for performing a dry etching process on a semiconductor wafer, a dummy semiconductor wafer loading / unloading means for loading and unloading a dummy semiconductor wafer into the processing chamber, and a dry etching process for the processing chamber. A single-wafer dry etching apparatus comprising: a processing semiconductor wafer loading / unloading means for loading and unloading a semiconductor wafer to be processed.
【請求項2】 半導体ウェハにドライエッチング処理を
施すための処理室にダミー用半導体ウェハを搬入し、所
定時間予備放電を行なう工程と、 前記ダミー用半導体ウェハを前記処理室外へ搬出する工
程と、 前記ダミー用半導体ウェハを搬出する前記工程の後に、
エッチング処理を施す処理用半導体ウェハを1枚ずつ前
記処理室へ搬入し、主放電を行なってドライエッチング
を施して前記処理室外へ搬出する操作を、所定枚数の前
記処理用半導体ウェハについて連続的に行なう工程と、 を備えた枚葉式ドライエッチング方法。
2. A step of loading a dummy semiconductor wafer into a processing chamber for performing a dry etching process on the semiconductor wafer and performing preliminary discharge for a predetermined time; and a step of unloading the dummy semiconductor wafer out of the processing chamber. After the step of unloading the dummy semiconductor wafer,
The operation of loading the processing semiconductor wafers to be subjected to the etching processing one by one into the processing chamber, performing the main discharge, performing the dry etching, and carrying out the processing chamber is performed continuously for a predetermined number of the processing semiconductor wafers. A single-wafer dry etching method including steps to be performed.
JP16253092A 1992-06-22 1992-06-22 Single wafer type dry etching device and single wafer type dry etching method using the device Withdrawn JPH065564A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
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KR20240066097A (en) 2022-11-07 2024-05-14 가부시키가이샤 소딕 Wire electric discharge machining apparatus

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US7291559B2 (en) 2002-09-27 2007-11-06 Oki Electric Industry Co., Ltd. Etching method, gate etching method, and method of manufacturing semiconductor devices
KR20240066097A (en) 2022-11-07 2024-05-14 가부시키가이샤 소딕 Wire electric discharge machining apparatus

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