JPH0653794A - Pulse width modulation circuit - Google Patents
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- JPH0653794A JPH0653794A JP20345292A JP20345292A JPH0653794A JP H0653794 A JPH0653794 A JP H0653794A JP 20345292 A JP20345292 A JP 20345292A JP 20345292 A JP20345292 A JP 20345292A JP H0653794 A JPH0653794 A JP H0653794A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、信号処理において入力
信号のパルス幅変調を行うパルス幅変調回路（以下、Ｐ
ＷＭという）に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse width modulation circuit (hereinafter referred to as P
WM).
【０００２】[0002]
【従来の技術】図２は、従来の８ビットのＰＷＭの一構
成例を示すブロック図である。この８ビットのＰＷＭ
は、入力信号に対する変調幅を設定する８ビットのレジ
スタ１と、クロック信号ＣＫを計数（カウント）する８
ビットのカウンタ２と、該レジスタ１の値とカウンタ２
の値を比較する比較手段であるコンパレータ３と、該カ
ウンタ２のキャリーＣＹでセットされ、該コンパレータ
３の一致信号Ｓ３でリセットされてＰＷＭパルスを出力
するリセット・セット型フリップフロップ（以下、ＲＳ
−ＦＦという）４とで、構成されている。2. Description of the Related Art FIG. 2 is a block diagram showing a configuration example of a conventional 8-bit PWM. This 8-bit PWM
Is an 8-bit register 1 for setting a modulation width for an input signal, and 8 for counting the clock signal CK.
Bit counter 2, value of register 1 and counter 2
And a reset-set flip-flop (hereinafter referred to as RS which is set by the carry CY of the counter 2 and reset by the coincidence signal S3 of the comparator 3 to output a PWM pulse).
-FF) 4.
【０００３】図３は図２に示すＰＷＭの動作波形図であ
り、この図を参照しつつ、図２の変調動作を説明する。
図２のＰＷＭでは、入力信号に対する変調幅Ｎをレジス
タ１に設定しておく。クロック信号ＣＫのパルス数がカ
ウンタ２でカウントされ、そのカウンタ２からキャリー
ＣＹが出力されると、該キャリーＣＹでＲＳ−ＦＦ４が
セットされてＰＷＭ出力が“１”になる。そして、カウ
ンタ２がクロック信号ＣＫのパルス数をカウントし、該
カウンタ２の値が００ＨからＦＦＨへ変化する間に、レ
ジスタ１に設定された値Ｎになったとき、コンパレータ
３から一致信号Ｓ３が出力され、該一致信号Ｓ３によっ
てＲＳ−ＦＦ４がリセットされ、ＰＷＭ出力が“０”に
なる。従って、レジスタ１の値Ｎを０１Ｈから０ＦＦＨ
に設定することににより、１／２５６デューティから２
５５／２５６デューティのＰＷＭ出力波形を任意に得る
ことができる。FIG. 3 is an operation waveform diagram of the PWM shown in FIG. 2. The modulation operation of FIG. 2 will be described with reference to this figure.
In the PWM of FIG. 2, the modulation width N for the input signal is set in the register 1. When the counter 2 counts the number of pulses of the clock signal CK and the carry CY is output from the counter 2, RS-FF4 is set by the carry CY and the PWM output becomes "1". Then, the counter 2 counts the number of pulses of the clock signal CK, and when the value of the counter 2 reaches the value N set in the register 1 during the change from 00H to FFH, the coincidence signal S3 is output from the comparator 3. The RS-FF4 is output, the RS-FF4 is reset by the coincidence signal S3, and the PWM output becomes "0". Therefore, the value N of register 1 is changed from 01H to 0FFH.
Setting from 1/256 duty to 2
A 55/256 duty PWM output waveform can be arbitrarily obtained.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記構
成のＰＷＭでは、次のような課題があった。従来のＰＷ
Ｍでは、ＰＷＭ出力波形の周波数が８ビットカウンタ２
のオーバフロー時に発生するキャリーＣＹにより決定さ
れるため、高い周波数のＰＷＭ出力波形を得るために
は、８ビットカウンタ２の動作クロック信号ＣＫの周波
数を上げるか、あるいは該８ビットカウンタ２を７ビッ
トカウンタ以下にしてＰＷＭ出力波形のデューティの分
解能を下げる方法がある。ところが、動作クロック信号
ＣＫは、使用しているシステムの動作クロック信号に依
存して上限があるため、その周波数を上限値以上に上げ
ることが不可能である。また、デューティの分解能を下
げる方法では、ＰＷＭとして使用範囲の低下を招く。However, the PWM having the above structure has the following problems. Conventional PW
In M, the frequency of the PWM output waveform is 8 bit counter 2
Since it is determined by the carry CY that occurs at the time of overflow, in order to obtain a high-frequency PWM output waveform, the frequency of the operation clock signal CK of the 8-bit counter 2 is increased, or the 8-bit counter 2 is changed to a 7-bit counter. There is a method of reducing the duty resolution of the PWM output waveform as follows. However, since the operation clock signal CK has an upper limit depending on the operation clock signal of the system being used, it is impossible to raise its frequency to the upper limit value or more. Further, the method of lowering the duty resolution causes a reduction in the range of use as PWM.
【０００５】そこで、従来では、低いデューティのパル
スを２つ組み合わせ、高いデューティのパルスを作るよ
うにしているが、回路規模が大型化すると共に、組み合
わせる２つのパルスのタイミングずれによるデューティ
精度の劣化を招き、未だ技術的に十分満足のゆくＰＷＭ
を得ることが困難であった。本発明は、前記従来技術が
持っていた課題として、システムの動作クロック信号を
上げることなく、またＰＷＭ出力のデューティの分解能
を下げることなく、比較的簡単な構成で、高精度な、高
い周波数のＰＷＭ出力波形を得ることが困難な点につい
て解決したＰＷＭを提供するものである。Therefore, conventionally, two low-duty pulses are combined to create a high-duty pulse. However, the circuit scale becomes large, and the duty accuracy deteriorates due to the timing deviation between the two combined pulses. Inviting, PWM still technically satisfactory
Was difficult to obtain. The present invention has the problems that the above-mentioned conventional techniques have, without increasing the operating clock signal of the system and without lowering the resolution of the duty of the PWM output, with a relatively simple configuration, with high accuracy and high frequency. The present invention provides PWM that solves the problem that it is difficult to obtain a PWM output waveform.
【０００６】[0006]
【課題を解決するための手段】図１（ａ），（ｂ）は、
本発明のＰＷＭの原理説明図である。図１（ｂ）に示す
ように、本発明のＰＷＭは、入力信号に対するデューテ
ィ値ａを設定するｌビット（但し、ｌ；任意の正数）の
レジスタ１０と、クロック信号ＣＫのパルス数をカウン
トするｌビットのカウンタ２０と、前記レジスタ１０と
カウンタ２０の値を比較するデューティ検出用の比較手
段３０とを備えている。そして、前記カウンタ２０のｌ
ビットのうちのｎ（＝ｌ−ｍ）ビット（但し、ｍ，ｎ；
任意の整数）を上位方向へシフトし、該シフトによって
はみ出した前記レジスタ１０及びカウンタ２０のｎビッ
トを前記比較手段３０で比較し、その比較結果で、前記
レジスタ１０の値に＋１加算するかしないかによって該
比較手段３０から所定周波数のＰＷＭパルスを出力する
構成にしている。[Means for Solving the Problems] FIGS. 1 (a) and 1 (b) are
It is a principle explanatory drawing of PWM of the present invention. As shown in FIG. 1B, the PWM of the present invention counts the number of pulses of a clock signal CK and an l-bit (where l is an arbitrary positive number) register 10 that sets a duty value a for an input signal. 1-bit counter 20 and comparing means 30 for detecting the duty for comparing the values of the register 10 and the counter 20. Then, the l of the counter 20
Of the bits, n (= 1-m) bits (however, m, n;
(Arbitrary integer) is shifted in the upper direction, and the n bits of the register 10 and the counter 20 that have overflowed due to the shift are compared by the comparison means 30, and +1 is added to the value of the register 10 based on the comparison result. The comparison means 30 is configured to output a PWM pulse having a predetermined frequency.
【０００７】[0007]
【作用】従来のＰＷＭでは、低いデューティのパルスを
２つ組み合わせ、高いデューティのパルスを作るように
している。即ち、従来のＰＷＭは、図１（ａ）に示すよ
うに、入力信号に対するデューティ値ａを設定するｌビ
ットのレジスタ１０と、クロック信号ＣＫのパルス数を
カウントするｌビットのカウンタ２０と、該レジスタ１
０とカウンタ２０の値を比較するデューティ検出用の比
較手段３０とを、備えている。通常、ｌビットのデュー
ティのパルスＰを得るには、最低、ｌビットのカウンタ
２０が必要となり、しかもその最高周波数Ｆmax は、該
カウンタ２０に入力されるクロック信号ＣＫのクロック
周波数をｆ（Ｈｚ）とすると、 Ｆmax ＝ｆ／２l （Ｈｚ） ・・・（１） となる。パルスＰの周波数Ｆを上げるには、クロック信
号ＣＫのクロック周波数ｆ（Ｈｚ）を上げるしかなかっ
た。In the conventional PWM, two low-duty pulses are combined to create a high-duty pulse. That is, the conventional PWM includes an l-bit register 10 for setting a duty value a for an input signal, an l-bit counter 20 for counting the number of pulses of a clock signal CK, as shown in FIG. Register 1
The comparison means 30 for detecting the duty for comparing 0 and the value of the counter 20 is provided. Normally, in order to obtain the pulse P having the duty of 1 bit, at least the counter 20 of 1 bit is required, and the maximum frequency Fmax is the clock frequency of the clock signal CK input to the counter 20 is f (Hz). Then, Fmax = f / 2 l (Hz) (1) The only way to increase the frequency F of the pulse P is to increase the clock frequency f (Hz) of the clock signal CK.
【０００８】そこで、本発明では、図１（ｂ）に示すよ
うに、デューティを変えることなく、ｌビットのレジス
タ１０に設定されたデューティ値ａとｌビットのカウン
タ２０の内容とを比較する比較手段３０のビットを変え
ることにより、高い周波数のパルスＰを出力するように
している。即ち、本発明では、次式（２）のように、比
較手段３０のｌビットを、ｎビットと、周波数を上げた
いビット数ｎ（周波数は２n 倍となる）とに、分ける。 ｌ＝ｍ＋ｎ ・・・（２） また、レジスタ１０に設定するデューティ値をａとする
と、そのａは次式（３）のように分けられる。 ａ＝ｂ×２n ＋ｃ ・・・（３） ａ／２l デューティのパルスは、前記（１）〜（３）式
より、次式（４）のように求めることができる。Therefore, in the present invention, as shown in FIG. 1B, the duty value a set in the l-bit register 10 and the content of the l-bit counter 20 are compared without changing the duty. By changing the bit of the means 30, a high frequency pulse P is output. That is, in the present invention, the 1 bit of the comparison means 30 is divided into n bits and the number of bits n for which the frequency is desired to be increased (the frequency becomes 2 n times) as in the following expression (2). l = m + n (2) Further, when the duty value set in the register 10 is a, the a is divided as in the following expression (3). a = b × 2 n + c (3) An a / 2 l duty pulse can be obtained from the above equations (1) to (3) as in the following equation (4).
【０００９】[0009]
【数１】 これは、２n 個のパルスのうち、ｃ個は（ｂ＋１）／２
m デューティのパルス、（２n −ｃ）個はｂ／２m デュ
ーティのパルスを出力することにより、２n 個のパルス
のトータルにより、ａ／２l デューティのパルスが得ら
れることを示している。従って、ｎの値を１，２，３，
…，ｌ−１にすることにより、パルスの周波数を２倍，
４倍，８倍，…，２l-1 倍まで上げることが可能にな
る。[Equation 1] This is because of 2 n pulses, c pulses are (b + 1) / 2.
m duty pulse, (2 n −c) indicates that b / 2 m duty pulse is output to obtain a / 2 l duty pulse by totaling 2 n pulses. . Therefore, the values of n are 1, 2, 3,
..., by setting l-1, the frequency of the pulse is doubled,
It is possible to increase up to 4 times, 8 times, ..., 2 l-1 times.
【００１０】[0010]
【実施例】第１の実施例 図４は、図１に示す本発明の第１の実施例を示すＰＷＭ
の構成図である。このＰＷＭは、８ビットデューティの
変調を行い、カウンタの１／３２の周波数のＰＷＭ出力
波形を得る回路である。即ち、図１のｌビットのレジス
タ１０が８ビットのレジスタ１０Ａで構成され、図１の
ｌビットのカウンタ２０が、下位５ビットのカウンタ２
１と、該カウンタ２１と直列接続された上位３ビットの
カウンタ２２とで、構成されている。さらに、図１の比
較手段３０が、８ビット構成の比較手段３０Ａで構成さ
れ、該比較手段３０Ａが、３ビットのコンパレータ３１
と５ビットのコンパレータ３２とで構成されている。５
ビットのコンパレータ３２の一致信号Ｓ３２と５ビット
のカウンタ２１のキャリーＣＹとは、ＲＳ−ＦＦ４０に
接続されている。ＲＳ−ＦＦ４０は、５ビットのカウン
タ２１のキャリーＣＹでセットされ、コンパレータ３２
からの一致信号Ｓ３２でリセットされてＰＷＭパルスを
出力する回路である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 4 shows a PWM showing the first embodiment of the present invention shown in FIG.
It is a block diagram of. This PWM is a circuit that performs 8-bit duty modulation to obtain a PWM output waveform with a frequency of 1/32 of the counter. That is, the l-bit register 10 of FIG. 1 is configured by an 8-bit register 10A, and the l-bit counter 20 of FIG.
1 and a high-order 3-bit counter 22 connected in series with the counter 21. Further, the comparison means 30 of FIG. 1 is composed of a comparison means 30A having an 8-bit structure, and the comparison means 30A has a 3-bit comparator 31.
And a 5-bit comparator 32. 5
The coincidence signal S32 of the bit comparator 32 and the carry CY of the 5-bit counter 21 are connected to the RS-FF 40. The RS-FF 40 is set by the carry CY of the 5-bit counter 21, and the comparator 32
Is a circuit which is reset by the coincidence signal S32 from and outputs a PWM pulse.
【００１１】図５は図４に示すＰＷＭの動作波形図であ
り、この図を参照しつつ、図４の動作を説明する。クロ
ック信号ＣＫが入力されると、該クロックパルスの数が
５ビットカウンタ２１でカウントされる。カウンタ２１
からキャリーＣＹが出ると、ＲＳ−ＦＦ４０がセットさ
れ、ＰＷＭ出力が“１”になる。その後、３ビットカウ
ンタ２２の上位３ビットと８ビットレジスタ１０Ａの下
位３ビットとが、３ビットのコンパレータ３１で比較さ
れ、３ビットカウンタ２２の値がレジスタ１０Ａの下位
３ビットより小さい場合、８ビットレジスタ１０Ａの上
位５ビットの値に＋１加算した値と、５ビットカウンタ
２１の値とが、５ビットのコンパレータ３２で比較さ
れ、両者が一致すると、該コンパレータ３２から一致信
号Ｓ３２が出力され、ＲＳ−ＦＦ４０がリセットされて
ＰＷＭ出力が“０”になる。FIG. 5 is a PWM operation waveform diagram shown in FIG. 4, and the operation of FIG. 4 will be described with reference to this figure. When the clock signal CK is input, the number of clock pulses is counted by the 5-bit counter 21. Counter 21
When the carry CY is output from the RS-FF 40, the PWM output becomes "1". After that, the upper 3 bits of the 3-bit counter 22 and the lower 3 bits of the 8-bit register 10A are compared by the 3-bit comparator 31, and if the value of the 3-bit counter 22 is smaller than the lower 3 bits of the register 10A, then 8 bits The value obtained by adding +1 to the value of the higher 5 bits of the register 10A and the value of the 5-bit counter 21 are compared by the 5-bit comparator 32, and when they match, a match signal S32 is output from the comparator 32 and RS -FF40 is reset and the PWM output becomes "0".
【００１２】また、カウンタ２２の上位３ビットの値
が、レジスタ１０Ａの下位３ビットの値よりも大きい場
合、該レジスタ１０Ａの上位５ビットの値と、カウンタ
２１の下位５ビットの値とが、５ビットのコンパレータ
３２で比較され、両者が一致すると、該コンパレータ３
２から一致信号Ｓ３２が出力され、ＲＳ−ＦＦ４０がリ
セットされてＰＷＭ出力が“０”になる。例えば、８ビ
ットレジスタ１０Ａの上位５ビットの値をｂとすると、
一つ一つのＰＷＭ出力波形はｂ／３２デューティまたは
（ｂ＋１）／３２デューティとなるが、８個の波形をト
ータルすると、ａ／２５６デューティ（但し、ａは８ビ
ットレジスタ１０Ａの値）の波形が得られる。If the value of the upper 3 bits of the counter 22 is larger than the value of the lower 3 bits of the register 10A, the value of the upper 5 bits of the register 10A and the value of the lower 5 bits of the counter 21 become It is compared by the 5-bit comparator 32, and if the two match, the comparator 3
The coincidence signal S32 is output from 2, the RS-FF 40 is reset, and the PWM output becomes “0”. For example, if the value of the upper 5 bits of the 8-bit register 10A is b,
Each PWM output waveform has b / 32 duty or (b + 1) / 32 duty, but when 8 waveforms are totaled, a waveform with a / 256 duty (where a is the value of 8-bit register 10A) is obtained. can get.
【００１３】なお、図４は１／２５６（＝８ビット）デ
ューティの変調例であるが、これらは１／２５６デュー
ティに限定されない。また、カウンタ２０Ａの上位と下
位の分け方により、ＰＷＭ出力の周波数を２倍，４倍，
８倍〜１２８倍（１／２５６デューティの場合）まで上
げることが可能となる。以上のように、本実施例では、
カウンタ２０Ａを上位数ビットのカウンタ２２と、それ
以外の下位のカウンタ２１とに分け、該カウンタ２２の
上位数ビットとレジスタ１０Ａの下位数ビットとを、コ
ンパレータ３１で比較する。そして、カウンタ２２の値
が小さければ、レジスタ１０Ａの上位の値に＋１加算し
た値を、コンパレータ３２でカウンタ２１の下位の値と
比較し、ＰＷＭパルスを出力する。そのため、クロック
信号ＣＫの周波数を上げることなく、またＰＷＭ出力の
デューティの分解能を下げることなく、比較的簡単な構
成で、高い周波数のＰＷＭ出力波形が得られる。Although FIG. 4 shows an example of modulation with 1/256 (= 8 bits) duty, these are not limited to 1/256 duty. Further, depending on how the counter 20A is divided into upper and lower, the frequency of the PWM output is doubled, quadrupled,
It is possible to increase to 8 times to 128 times (in the case of 1/256 duty). As described above, in this embodiment,
The counter 20A is divided into a high-order several-bit counter 22 and other low-order counters 21, and the high-order several bits of the counter 22 and the low-order few bits of the register 10A are compared by a comparator 31. If the value of the counter 22 is small, the value obtained by adding +1 to the upper value of the register 10A is compared with the lower value of the counter 21 by the comparator 32, and the PWM pulse is output. Therefore, without increasing the frequency of the clock signal CK and without lowering the resolution of the duty of the PWM output, a PWM output waveform with a high frequency can be obtained with a relatively simple configuration.
【００１４】第２の実施例 図６〜図８は、図１に示す本発明の第２の実施例を示す
ＰＷＭの構成ブロック図であり、図６は周波数２倍、図
７は周波数４倍、及び図８は周波数１２８倍のＰＷＭで
ある。図６〜図８のＰＷＭでは、図１のｌビットレジス
タ１０が８ビットレジスタ１０Ｂで、ｌビットカウンタ
２０が８ビットカウンタ２０Ｂで、比較手段３０が８ビ
ット加算器３０Ｂで、それぞれ構成されている。８ビッ
トレジスタ１０Ｂの各出力は、インバータ１１−０〜１
１−７でそれぞれ反転されて８ビット加算器３０Ｂへ入
力される。８ビット加算器３０Ｂのキャリー入力ＣＹＩ
Ｎには電源電位ＶＤＤが印加され、該８ビット加算器３
０Ｂのキャリー出力ＣＹＯＵＴがインバータ３３で反転
されてＰＷＭ出力となる。 Second Embodiment FIGS. 6 to 8 are PWM block diagrams showing a second embodiment of the present invention shown in FIG. 1. FIG. 6 shows a frequency doubled and FIG. 7 shows a frequency doubled. , And FIG. 8 are PWM with a frequency 128 times. In the PWM of FIGS. 6 to 8, the l-bit register 10 of FIG. 1 is an 8-bit register 10B, the l-bit counter 20 is an 8-bit counter 20B, and the comparison unit 30 is an 8-bit adder 30B. . Each output of the 8-bit register 10B is connected to the inverter 11-0 to -1.
Each of them is inverted by 1-7 and input to the 8-bit adder 30B. Carry input CYI of 8-bit adder 30B
The power supply potential VDD is applied to N, and the 8-bit adder 3
The carry output CYOUT of 0B is inverted by the inverter 33 and becomes a PWM output.
【００１５】図６のＰＷＭでは、８ビットレジスタ１０
Ｂの８ビット出力を各インバータ１１−０〜１１−７で
反転して８ビット加算器３０Ｂへ入力する。８ビットカ
ウンタ２０Ｂでは、例えば周波数１０ＭＨｚのクロック
信号ＣＫをカウントし、そのカウント値をｎ個（＝１）
ずつシフトして（即ち、上位と下位の１ビットを入れ替
えて）、８ビット加算器３０Ｂへ入力する。８ビット加
算器３０Ｂでは、キャリー系を用い、レジスタ１０Ｂと
カウンタ２０Ｂの値を比較する。この８ビット加算器３
０Ｂのキャリー出力ＣＹＯＵＴがインバータ３３で反転
され、周波数が１０ＭＨｚ／１２８のＰＷＭ出力波形と
なる。このように、カウンタ２０Ｂの値をｎ個（＝１）
ずつシフトすることにより、即ち該カウンタ２０Ｂの上
位と下位を入れ替えるビット数（＝１）により、クロッ
ク信号ＣＫの周波数を上げることなく、またＰＷＭ出力
のデューティの分解能を下げることなく、簡単な構成
で、従来の２n 倍（ｎ＝１）の周波数のＰＷＭパルスを
出力できる。In the PWM of FIG. 6, the 8-bit register 10
The 8-bit output of B is inverted by each inverter 11-0 to 11-7 and input to the 8-bit adder 30B. The 8-bit counter 20B counts, for example, a clock signal CK having a frequency of 10 MHz, and the count value is n (= 1).
Each of them is shifted (that is, the upper and lower 1 bits are exchanged) and input to the 8-bit adder 30B. The 8-bit adder 30B uses a carry system to compare the values of the register 10B and the counter 20B. This 8-bit adder 3
The carry output CYOUT of 0B is inverted by the inverter 33 and becomes a PWM output waveform with a frequency of 10 MHz / 128. In this way, the value of the counter 20B is n (= 1)
By shifting each of them, that is, by the number of bits (= 1) for switching the upper and lower bits of the counter 20B, without increasing the frequency of the clock signal CK and without lowering the duty resolution of the PWM output, a simple configuration is achieved. , PWM pulses having a frequency 2n times (n = 1) that of the conventional one can be output.
【００１６】図７のＰＷＭでは、８ビット加算器３０Ｂ
に入力するカウンタ２０Ｂの値を、２個ずつシフトする
ことにより、従来の周波数の４倍（＝１０ＭＨｚ／６
４）のＰＷＭパルスを出力できる。また、図８のＰＷＭ
では、８ビット加算器３０Ｂに入力する８ビットカウン
タ２０Ｂの値を、７個ずつシフトすることにより、従来
の周波数の１２８倍（＝１０ＭＨｚ／２）のＰＷＭパル
スを出力できる。In the PWM of FIG. 7, the 8-bit adder 30B
By shifting the value of the counter 20B that is input to the counter by two, four times the conventional frequency (= 10 MHz / 6
The PWM pulse of 4) can be output. In addition, the PWM of FIG.
Then, by shifting the value of the 8-bit counter 20B input to the 8-bit adder 30B by 7 each, a PWM pulse 128 times (= 10 MHz / 2) of the conventional frequency can be output.
【００１７】[0017]
【発明の効果】以上詳細に説明したように、本発明によ
れば、カウンタ２０のｎビットを上位方向へシフトし、
該シフトによってはみ出したレジスタ１０及びカウンタ
２０のｎビットを比較手段３０で比較し、その比較結果
で、該レジスタ１０の値に＋１加算するかしないかによ
って所定周波数のＰＷＭパルスを出力するようにしたの
で、クロック信号ＣＫの周波数を上げることなく、また
ＰＷＭ出力のデューティの分解能を下げることなく、比
較的簡単な構成で、従来の２〜２n （ｎ；カウンタ２０
の上位の値）倍の周波数のＰＷＭパルスを出力できる。As described above in detail, according to the present invention, the n bits of the counter 20 are shifted in the upper direction,
The comparing means 30 compares the n bits of the register 10 and the counter 20 that have overflowed due to the shift, and outputs a PWM pulse of a predetermined frequency depending on whether or not the value of the register 10 is incremented by 1 according to the comparison result. Therefore, without increasing the frequency of the clock signal CK and without lowering the resolution of the duty of the PWM output, the conventional 2 to 2 n (n; counter 20
A PWM pulse having a frequency equal to the upper value) can be output.
【図１】本発明のＰＷＭの原理説明図である。FIG. 1 is a diagram illustrating the principle of PWM of the present invention.
【図２】従来のＰＷＭの構成ブロック図である。FIG. 2 is a configuration block diagram of a conventional PWM.
【図３】図２の動作波形図である。FIG. 3 is an operation waveform diagram of FIG.
【図４】本発明の第１の実施例を示すＰＷＭの構成ブロ
ック図である。FIG. 4 is a configuration block diagram of PWM showing the first embodiment of the present invention.
【図５】図４の動作波形図である。5 is an operation waveform diagram of FIG.
【図６】本発明の第２の実施例を示す周波数２倍のとき
のＰＷＭの構成ブロック図である。FIG. 6 is a configuration block diagram of PWM when the frequency is doubled, showing a second embodiment of the present invention.
【図７】本発明の第２の実施例を示す周波数４倍のとき
のＰＷＭの構成ブロック図である。FIG. 7 is a configuration block diagram of PWM when the frequency is quadruple, showing the second embodiment of the present invention.
【図８】本発明の第２の実施例を示す周波数１２８倍の
ときのＰＷＭの構成ブロック図である。FIG. 8 is a configuration block diagram of PWM when the frequency is 128 times as large as the second embodiment of the present invention.
１０ ｌビットレジスタ １０Ａ，１０Ｂ ８ビットレジスタ １１−０〜１１−７，３３ インバータ ２０ ｌビットカウンタ ２０Ａ，２０Ｂ ８ビットカウンタ ２１ ５ビットカウンタ ２２ ３ビットカウンタ ３０，３０Ａ 比較手段 ３０Ｂ ８ビット加算器 ３１ ３ビットコンパレータ ３２ ５ビットコンパレータ ４０ ＲＳ−ＦＦ ＣＫ クロック信号 10 l bit register 10A, 10B 8 bit register 11-0 to 11-7, 33 Inverter 20 l bit counter 20A, 20B 8 bit counter 21 5 bit counter 22 3 bit counter 30, 30A Comparing means 30B 8 bit adder 3 13 3 Bit comparator 32 5 Bit comparator 40 RS-FF CK Clock signal
Claims (1)
するｌビット（但し、ｌ；任意の正数）のレジスタ１０
と、クロック信号ＣＫのパルス数を計数するｌビットの
カウンタ２０と、前記レジスタ１０とカウンタ２０の値
を比較するデューティ検出用の比較手段３０とを備え、 前記カウンタ２０のｌビットのうちのｎ（＝ｌ−ｍ）ビ
ット（但し、ｍ，ｎ；任意の整数）を上位方向へシフト
し、該シフトによってはみ出した前記レジスタ１０及び
カウンタ２０のｎビットを前記比較手段３０で比較し、
その比較結果で、前記レジスタ１０の値に＋１加算する
かしないかによって該比較手段３０から所定周波数のパ
ルスを出力する構成にしたことを特徴とするパルス幅変
調回路。1. An l-bit register (where l is an arbitrary positive number) for setting a duty value a for an input signal.
And a 1-bit counter 20 for counting the number of pulses of the clock signal CK, and a duty detecting comparator 30 for comparing the values of the register 10 and the counter 20. (= 1m) bits (m, n; arbitrary integers) are shifted in the upper direction, and the n bits of the register 10 and the counter 20 which are pushed out by the shift are compared by the comparison means 30.
A pulse width modulation circuit characterized in that the comparison means 30 outputs a pulse of a predetermined frequency depending on whether or not the value of the register 10 is incremented by 1 based on the comparison result.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20345292A JPH0653794A (en) | 1992-07-30 | 1992-07-30 | Pulse width modulation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20345292A JPH0653794A (en) | 1992-07-30 | 1992-07-30 | Pulse width modulation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653794A true JPH0653794A (en) | 1994-02-25 |
Family
ID=16474357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20345292A Withdrawn JPH0653794A (en) | 1992-07-30 | 1992-07-30 | Pulse width modulation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653794A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997044899A1 (en) * | 1996-05-20 | 1997-11-27 | Asahi Kasei Kogyo Kabushiki Kaisha | Circuit and method for modulating pulse width |
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-
1992
- 1992-07-30 JP JP20345292A patent/JPH0653794A/en not_active Withdrawn
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