JPH0646372B2 - Duplex processing device - Google Patents
Duplex processing deviceInfo
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- JPH0646372B2 JPH0646372B2 JP62101965A JP10196587A JPH0646372B2 JP H0646372 B2 JPH0646372 B2 JP H0646372B2 JP 62101965 A JP62101965 A JP 62101965A JP 10196587 A JP10196587 A JP 10196587A JP H0646372 B2 JPH0646372 B2 JP H0646372B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、異なる電源から給電されて動作する２つの
処理装置のうち、自系の処理装置の電源異常時に、他系
の処理装置への不安定な情報の伝送を防止する２重化処
理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to a processing device of another system among two processing devices which are operated by being supplied with power from different power sources, when the power supply of the processing device of its own system is abnormal. The present invention relates to a duplication processing device that prevents unstable transmission of information.
第３図は例えば特開６１−２３９３１８号公報に示され
た従来の２重化処理装置を示すブロック接続図であり、
図において、１０１，１０２は同種の処理装置であり、
各処理装置１０１，１０２内に制御回路１１１，１１２
およびレジスタ１１３，１１４を持っている。また、１
２１，１２２はバッファであり、各々制御回路１１１，
１１２の出力に接続している。１３１，１３２は抵抗で
あり、各々高レベル電位V1，V2に接続している。FIG. 3 is a block connection diagram showing a conventional duplexing processing device disclosed in, for example, Japanese Patent Laid-Open No. 61-239318.
In the figure, 101 and 102 are processing devices of the same type,
Control circuits 111 and 112 are provided in the respective processing devices 101 and 102.
It also has registers 113 and 114. Also, 1
Reference numerals 21 and 122 denote buffers, and control circuits 111 and 122, respectively.
It is connected to the output of 112. Reference numerals 131 and 132 are resistors, which are connected to high level potentials V 1 and V 2 , respectively.
１２３，１２４はインバータ・ゲート、１２５，１２６
はアンドゲート（以下ＡＮＤゲートという）である。さ
らに、１０３，１０４は同種の電源装置であり、電源装
置１０３は処理装置１０１に、電源装置１０４は処理装
置１０２に電源電圧を供給している。各電源装置１０
３，１０４内には電源異常検出回路１１５，１１６を持
っており、出力は各々バッフア１２７，１２８につなが
っている。１５１〜１５８は信号線である。123 and 124 are inverter gates and 125 and 126
Is an AND gate (hereinafter referred to as an AND gate). Further, 103 and 104 are power supply devices of the same type, and the power supply device 103 supplies a power supply voltage to the processing device 101 and the power supply device 104 supplies a power supply voltage to the processing device 102. Each power supply 10
Power supply abnormality detection circuits 115 and 116 are provided in 3, 104, and outputs are connected to buffers 127 and 128, respectively. 151 to 158 are signal lines.
次に動作について説明する。今、第３図のように接続さ
れている状態で電源装置１０４が電源断状態になったと
する。このとき処理装置１０２は作動不能となり、信号
線１５４には不安定な電位が生じる。一方、電源装置１
０４内の電源異常検出回路１１６によって異常信号が出
され、バッファ１２８を開放し、信号線１５１を高イン
ピーダンスにする。すると、信号線１５１はプルアップ
された抵抗１３１を通して論理「Ｈ」となり、インバー
タ・ゲート１２３により信号線１５５は論理「Ｌ」とな
る。このため、ＡＮＤゲート１２５は信号線１５４の電
位に関係なく、出力信号線１５７を論理「Ｌ」にするこ
とができ、レジスタ１１３に不安定な情報が入ることを
防止できる。Next, the operation will be described. Now, it is assumed that the power supply device 104 is in a power-off state while being connected as shown in FIG. At this time, the processing device 102 becomes inoperable, and an unstable potential is generated on the signal line 154. On the other hand, the power supply device 1
An abnormality signal is output by the power supply abnormality detection circuit 116 in 04, the buffer 128 is opened, and the signal line 151 is set to high impedance. Then, the signal line 151 becomes a logic “H” through the resistor 131 that has been pulled up, and the signal line 155 becomes a logic “L” by the inverter gate 123. Therefore, the AND gate 125 can set the output signal line 157 to the logic “L” regardless of the potential of the signal line 154 and prevent unstable information from entering the register 113.
また、電源装置１０３が電源断状態になった場合も、同
等の動作となる。Also, the same operation is performed when the power supply device 103 is in a power-off state.
従来の２重化処理装置は以上のような構成されているの
で、電源異常信号の入力と出力を１対１で接続しなけれ
ばならず、第４図に示すように、電源装置１０３，１０
４を処理装置１０１，１０２内に収め、各処理装置１０
１，１０２間をコネクタ１１７，１１８を介してケーブ
ル接続した場合には、コネクタ１１７，１１８のピンア
サインを同じにすれば、信号線１５１，１５２はたすき
がけでケーブル接続しなければならず、ケーブル加工が
複雑になるという問題点があった。また逆に、信号線１
５１，１５２のたすきがけ接続を行わない形にすると、
コネクタ１１７，１１８のピンアサインを変えなければ
ならなくなるなどの問題点があった。さらに、第４図の
信号１５３，１５４は片方向への信号であるが、双方向
の信号であるとすると上記問題点はより顕著になる。Since the conventional duplexing processing device is configured as described above, it is necessary to connect the input and the output of the power supply abnormality signal in a one-to-one relationship, and as shown in FIG.
4 in the processing devices 101 and 102, and each processing device 10
When the cables 1 and 102 are connected via the connectors 117 and 118, if the pin assignments of the connectors 117 and 118 are the same, the signal lines 151 and 152 must be cable-connected by the crossing. There was a problem that processing became complicated. Conversely, signal line 1
If you do not connect the 51, 152
There was a problem that the pin assignment of the connectors 117 and 118 had to be changed. Further, although the signals 153 and 154 in FIG. 4 are signals in one direction, if the signals are bidirectional, the above problem becomes more remarkable.
この発明は上記のような問題点を解消するためになされ
たものであり、処理装置間をコネクタを介してケーブル
接続する際に、そのコネクタのピンアサインを変更せず
に、しかも上記各処理装置間をつなぐケーブルの配線を
容易な形にすることができる２重化処理装置を得ること
を目的とする。The present invention has been made to solve the above problems, and when connecting cables between processing devices via connectors, the pin assignments of the connectors are not changed, and the processing devices described above are also used. It is an object of the present invention to provide a duplexing processing device that can easily form the wiring of cables that connect between them.
この発明に係る２重化処理装置は、２つの処理装置のそ
れぞれに、電源の異常を検出する電源異常検出回路と、
この電源の異常が検出されないとき一方がオン、他方が
オフとなる２つずつのトランジスタとを設け、２つの上
記処理装置間でオン状態の上記トランジスタとオフ状態
のトランジスタとを各１本の信号線で接続し、電源異常
時には自系の処理装置の上記オン状態のトランジスタを
オフにして、このトランジスタに継がる上記信号線を高
レベル電位にし、この電位の検出により自系の処理装置
から他系の処理装置への不安定な情報伝送を停止するよ
うに構成したものである。A duplexing processing device according to the present invention includes a power supply abnormality detection circuit for detecting an abnormality of a power supply in each of the two processing devices,
Two transistors, one of which is turned on and the other of which is turned off when no abnormality is detected in the power supply, are provided, and one transistor is provided between the two processing devices, one transistor for the on state and one transistor for the off state. If the power supply is abnormal, the on-state transistor of the processing device of its own system is turned off, the signal line connected to this transistor is set to a high level potential, and the processing device of its own system detects another by detecting this potential. It is configured to stop the unstable transmission of information to the processing device of the system.
この発明における電源異常検出回路は、電源が異常であ
ることを検出して、これまでオンとなって信号線を低レ
ベル化していたトランジスタをオフにするため、その信
号線の電位は予め定めたプルアップ電位まで上昇する。
このため、この高レベル電位をゲート回路等で形成した
制御回路が検出して、この検出信号によって２つの処理
装置間で行なわれていたデータの授受を阻止するように
作用し、しかも２つの処理装置間の２本の信号線を、ピ
ンアサインが同じのコネクタを用いて接続できるように
する。The power supply abnormality detection circuit according to the present invention detects that the power supply is abnormal, and turns off the transistor which has been turned on until now to lower the level of the signal line. Therefore, the potential of the signal line is predetermined. It rises to the pull-up potential.
Therefore, a control circuit formed by a gate circuit or the like detects this high level potential, and this detection signal acts to prevent the data transfer between the two processing devices, and further the two processings. The two signal lines between the devices can be connected using the connectors having the same pin assignment.
以下、この発明の一実施例を図について説明する。第１
図において、１，２は同種の処理装置であり、別の電源
より電源供給されている。１１，１２は双方向ゲート回
路であり、各々バス信号９０，内部バス信号９１，９２
に接続されている。１３，１４は電源異常検出回路、１
５，１６はゲート制御回路である。２１〜２４はトラン
ジスタであり、エミッタは接地されている。２５〜２８
はインバータ・ゲートである。３１〜３４は抵抗であ
り、３１，３２は高レベル電位Ｖ１に、３３，３４は高
レベル電位Ｖ２に接続されている。３５〜３８はダイオ
ードである。６１〜６８は処理装置１の内部信号、７１
〜７８は処理装置２の内部信号である。８１，８２は各
１の信号線としての電源異常信号ラインである。１７，
１８はコネクタである。また、第２図は第１図の詳細を
示す回路図である。同図において、１１ａ，１１ｂ，１
２ａ，１２ｂはバッファ、１１ｃ，１１ｄ，１２ｃ，１
２ｄはオアゲート（以下、ＯＲゲートという）である。
１３ａ，１４ａは電源異常検出部で、電源正常にて論理
「Ｈ」を、異常にて論理「Ｌ」を信号線４１，５１に出
す。１３ｂ，１３ｃ，１４ｂ，１４ｃはＡＮＤゲートで
ある。１５ａ，１５ｂ，１６ａ，１６ｂはノアゲート
（以下、ＮＯＲゲートという）、１５ｃ，１６ｃはＯＲ
ゲートである。２９，３０はインバータ・ゲートであ
る。６９，７９，４２〜４５，５２〜５５は内部信号で
ある。なお、処理装置１においては、双方向ゲート回路
１１、ゲート制御回路１５、インバータ・ゲート２５，
２６、抵抗３１，３２及びダイオード３５，３６から制
御回路が構成され、処理装置２においては、双方向ゲー
ト回路１２、ゲート制御回路１６、インバータ・ゲート
２７，２８、抵抗３３，３４及びダイオード３７，３８
から制御回路が構成されている。An embodiment of the present invention will be described below with reference to the drawings. First
In the figure, reference numerals 1 and 2 denote the same type of processing devices, which are supplied with power from different power supplies. Reference numerals 11 and 12 denote bidirectional gate circuits, which are a bus signal 90 and internal bus signals 91 and 92, respectively.
It is connected to the. 13, 14 are power supply abnormality detection circuits, 1
Reference numerals 5 and 16 are gate control circuits. Reference numerals 21 to 24 are transistors, and their emitters are grounded. 25-28
Is the inverter gate. Reference numerals 31 to 34 are resistors, 31 and 32 are connected to the high level potential V 1 , and 33 and 34 are connected to the high level potential V 2 . 35-38 are diodes. 61 to 68 are internal signals of the processing device 1, 71
˜78 are internal signals of the processing device 2. Reference numerals 81 and 82 denote power supply abnormality signal lines as one signal line. 17,
18 is a connector. FIG. 2 is a circuit diagram showing the details of FIG. In the figure, 11a, 11b, 1
2a, 12b are buffers, 11c, 11d, 12c, 1
2d is an OR gate (hereinafter referred to as an OR gate).
Power supply abnormality detection units 13a and 14a output a logic "H" to the signal lines 41 and 51 when the power supply is normal and a logic "L" when the power is abnormal. Reference numerals 13b, 13c, 14b and 14c are AND gates. 15a, 15b, 16a and 16b are NOR gates (hereinafter referred to as NOR gates), and 15c and 16c are OR gates.
It is a gate. 29 and 30 are inverter gates. 69, 79, 42 to 45, 52 to 55 are internal signals. In the processing device 1, the bidirectional gate circuit 11, the gate control circuit 15, the inverter gate 25,
26, resistors 31 and 32, and diodes 35 and 36 constitute a control circuit. In the processing device 2, the bidirectional gate circuit 12, the gate control circuit 16, the inverter gates 27 and 28, the resistors 33 and 34, and the diode 37, 38
The control circuit is composed of.
次に、上記実施例の動作を説明する。まず、処理装置
１，２の内部信号６１，７１の一方を論理「Ｈ」に、他
方を論理「Ｌ」に設定する。例えば、内部信号６１を論
理「Ｈ」に、信号７１を論理「Ｌ」にする。これらの信
号はインバータ・ゲート２９，３０を通り、内部信号６
９は論理「Ｌ」に、内部信号７９は論理「Ｈ」となる。
電源異常検出回路１３内の電源異常検出部１３ａの出力
信号４１は前に述べた通り電源正常時は論理「Ｈ」であ
るからＡＮＤゲート１３ｂ，１３ｃの出力６２，６３は
各々論理「Ｈ」，論理「Ｌ」となる。この結果、トラン
ジスタ２１はオン状態、トランジスタ２２はオフ状態と
なる。同様にして、電源異常検出回路１４内の電源異常
検出部１４ａの出力信号５１も電源正常時は論理「Ｈ」
であるからＡＮＤゲート１４ｂ，１４ｃの出力７２，７
３は各々論理「Ｌ」，論理「Ｈ」となる。この結果、ト
ランジスタ２３はオフ状態、トランジスタ２４はオン状
態となる。以上より、電源異常信号ライン８１にはトラ
ンジスタ２１のオンにより、また電源異常信号ライン８
２にはトランジスタ２４のオンにより、それぞれ共に電
流が流れるようになる。またダイオード３５〜３８にも
いずれも順方向電圧がかかっているため、アノードから
カソードへ電流が流れる。この結果、電源異常信号ライ
ン８１には、高レベル電位Ｖ２→抵抗３４→ダイオード
３８→電源異常信号ライン８１→トランジスタ２１、及
び高レベル電位Ｖ１→抵抗３２→ダイオード３６→電源
異常信号ライン８１→トランジスタ２１の各ルートによ
り電流が流れ、内部信号６５，７５が論理「Ｌ」とな
る。また電源異常信号ライン８２には、高レベル電位Ｖ
１→抵抗３１→ダイオード３５→電源異常信号ライン８
２→トランジスタ２４、及び高レベル電位Ｖ２→抵抗３
３→ダイオード３７→電源異常信号ライン８２→トラン
ジスタ２４の各ルートにより電流が流れ、信号６４，７
４が論理「Ｌ」となる。このように内部信号６４，６
５，７４，７５はすべて論理「Ｌ」となるから、インバ
ータ・ゲート２５〜２８を通った出力である内部信号６
６，６７，７６，７７はすべて論理「Ｈ」となる。ま
た、これらの信号を入力したＮＯＲゲート１５ａ，１５
ｂ，１６ａ，１６ｂの出力である内部信号４２，４３，
５２，５３はすべて論理「Ｌ」となり、この結果ＯＲゲ
ート１５ｃ，１６ｃの出力である内部信号６８，７８は
共に論理「Ｌ」となる。このためＯＲゲート１１ｃの出
力信号４４は論理「Ｈ」、ＯＲゲート１１ｄの出力であ
る内部信号４５は論理「Ｌ」、ＯＲゲート１２ｃの出力
である内部信号５４は論理「Ｌ」、ＯＲゲート１２ｄの
出力である内部信号５５は論理「Ｈ」となる。以上によ
り、バッファ１１ｂ，１２ａはゲート開、バッファ１１
ａ，１２ｂはゲート閉となり、双方向ゲート回路１１，
１２をバス信号は内部バス信号９１→バス信号９０→内
部バス信号９２の方向で伝送される。Next, the operation of the above embodiment will be described. First, one of the internal signals 61, 71 of the processing devices 1, 2 is set to logic "H" and the other is set to logic "L". For example, the internal signal 61 is set to logic “H” and the signal 71 is set to logic “L”. These signals pass through the inverter gates 29 and 30 and the internal signal 6
9 becomes logic "L", and the internal signal 79 becomes logic "H".
As described above, the output signal 41 of the power supply abnormality detection unit 13a in the power supply abnormality detection circuit 13 is logic "H" when the power supply is normal, so the outputs 62 and 63 of the AND gates 13b and 13c are logic "H", respectively. It becomes a logical "L". As a result, the transistor 21 is turned on and the transistor 22 is turned off. Similarly, the output signal 51 of the power supply abnormality detection unit 14a in the power supply abnormality detection circuit 14 is also a logic "H" when the power supply is normal.
Therefore, the outputs 72, 7 of the AND gates 14b, 14c are
3 becomes logic "L" and logic "H", respectively. As a result, the transistor 23 is turned off and the transistor 24 is turned on. As described above, when the transistor 21 is turned on in the power supply abnormality signal line 81, the power supply abnormality signal line 8
When the transistor 24 is turned on, a current flows through both of them. Further, since a forward voltage is applied to each of the diodes 35 to 38, a current flows from the anode to the cathode. As a result, in the power supply abnormality signal line 81, the high level potential V 2 → resistance 34 → diode 38 → power supply abnormality signal line 81 → transistor 21 and high level potential V 1 → resistance 32 → diode 36 → power supply abnormality signal line 81. → A current flows through each route of the transistor 21, and the internal signals 65 and 75 become logic "L". Further, the power supply abnormality signal line 82 has a high level potential V
1 → resistor 31 → diode 35 → power abnormal signal line 8
2 → transistor 24 and high level potential V 2 → resistor 3
3 → Diode 37 → Power supply abnormal signal line 82 → Current flows through each route of transistor 24, and signals 64, 7
4 becomes logic "L". In this way, the internal signals 64, 6
5, 74 and 75 are all logic "L", the internal signal 6 which is the output through the inverter gates 25-28.
6, 67, 76 and 77 are all logic "H". Also, NOR gates 15a, 15 to which these signals are input
internal signals 42, 43, which are the outputs of b, 16a, 16b,
52 and 53 are all logic "L", and as a result, the internal signals 68 and 78 output from the OR gates 15c and 16c are both logic "L". Therefore, the output signal 44 of the OR gate 11c is logic "H", the internal signal 45 output from the OR gate 11d is logic "L", the internal signal 54 output from the OR gate 12c is logic "L", and the OR gate 12d. The internal signal 55, which is the output of, becomes a logic "H". As a result, the buffers 11b and 12a are opened and the buffer 11 is opened.
The gates of a and 12b are closed, and the bidirectional gate circuit 11,
The bus signal 12 is transmitted in the direction of internal bus signal 91 → bus signal 90 → internal bus signal 92.
ここで、例えば処理装置２に電源断が発生し、電源異常
検出回路１４が動作したときのことを考える。電源異常
検出部１４ａは処理装置２がまだ動作可能な電圧におい
て電源異常を検出し、出力信号５１を論理「Ｌ」とす
る。ＡＮＤゲート１４ｃはこのため出力信号７３を論理
「Ｌ」とし、トランジスタ２４をオフ状態にする。この
とき、トランジスタ２３は依然としてオフ状態のままで
ある。処理装置１内のトランジスタ２１，２２は前に述
べた状態、つまりそれぞれオンおよびオフの状態を保
つ。このため、電源異常信号ライン８２に接続されてい
るトランジスタ２２，２４が共にオフであるから、ダイ
オード３５のアノードとカソードとは同電位となり、高
レベル電位Ｖ１につながった抵抗３１により論理「Ｈ」
になる。ダイオード３７には逆電圧がかかるのでダイオ
ード３７を通って電流は流れない。インバータ・ゲート
２５により内部信号６６は論理「Ｌ」となり、内部信号
６９は論理「Ｌ」であるからＡＮＤゲート１５ａの出力
信号４２は論理「Ｈ」となり、更にＯＲゲート１５ｃの
出力信号６８も論理「Ｈ」となる。このため、双方向ゲ
ート回路１１中のＯＲゲート１１ｄの出力信号４５は論
理「Ｌ」から論理「Ｈ」となり、一方、制御信号４４は
依然として論理「Ｈ」を保つのでバッファ１１ａ，１１
ｂは共に閉となり、バス信号９０と内部バス信号９１は
分離され、処理装置１から処理装置２へ信号は送出され
ない。Here, for example, consider a case where the power supply to the processing device 2 is cut off and the power supply abnormality detection circuit 14 operates. The power supply abnormality detection unit 14a detects a power supply abnormality at a voltage at which the processing device 2 can still operate, and sets the output signal 51 to logic "L". Therefore, the AND gate 14c sets the output signal 73 to the logic "L", and turns off the transistor 24. At this time, the transistor 23 is still in the off state. The transistors 21 and 22 in the processing device 1 maintain the states described above, that is, the on and off states, respectively. Therefore, since the transistors 22 and 24 connected to the power supply abnormality signal line 82 are both off, the anode and the cathode of the diode 35 have the same potential, and the resistor 31 connected to the high level potential V 1 causes the logic “H”. "
become. Since a reverse voltage is applied to the diode 37, no current flows through the diode 37. The output signal 42 of the AND gate 15a becomes a logic "H" because the internal signal 66 has a logic "L" and the internal signal 69 has a logic "L" by the inverter gate 25, and the output signal 68 of the OR gate 15c also has a logic "H". It becomes "H". Therefore, the output signal 45 of the OR gate 11d in the bidirectional gate circuit 11 is changed from the logic "L" to the logic "H", while the control signal 44 is still kept at the logic "H".
Both b are closed, the bus signal 90 and the internal bus signal 91 are separated, and no signal is sent from the processing device 1 to the processing device 2.
別のケースとして処理装置１に電源断が起ったとする
と、処理装置２で述べたのと同じような手順を通ってト
ランジスタ２１がオフとなり、ゲート制御回路１６の出
力信号７８が論理「Ｈ」となることで、バッファ１２ａ
の制御信号５４が論理「Ｌ」から論理「Ｈ」となって、
バッファ１２ａ，１２ｂが共に閉となり、バス信号９０
と内部バス信号９２が分離され、処理装置１から処理装
置２への信号の入力が禁止される。。As another case, if the power supply to the processing device 1 is cut off, the transistor 21 is turned off through a procedure similar to that described for the processing device 2, and the output signal 78 of the gate control circuit 16 becomes the logic "H". Therefore, the buffer 12a
Of the control signal 54 of the logic "L" changes to the logic "H",
Both the buffers 12a and 12b are closed and the bus signal 90
And the internal bus signal 92 are separated, and the input of a signal from the processing device 1 to the processing device 2 is prohibited. .
以上の結果から明らかなように、いずれかの処理装置１
または２で電源異常を検知した場合には、トランジスタ
２１または２４を制御することにより、相手側にそれを
知らせることができ、相手側は電源異常時の処置、つま
りパスの分離を行うことができる。As is clear from the above results, either processing device 1
Alternatively, when a power supply abnormality is detected in step 2, the other side can be notified by controlling the transistor 21 or 24, and the other side can take action when the power supply is abnormal, that is, separate the paths. .
〔発明の効果〕 以上のように、この発明によれば、自系の第１のトラン
ジスタがオフ状態になったときその第１のトランジスタ
が接続された信号線の電位を所定の高レベル電位にする
とともに、自系の第２のトランジスタが接続された信号
線の電位が高レベル電位になったとき自系の処理装置か
ら他系の処理装置への情報伝送を停止するように構成し
たので、自系の処理装置の電源が異常になったとき他系
に不安定な情報を伝送するのを簡単な構成で防止できる
ようになる効果があり、また、一方の処理装置における
第１のトランジスタと他方の処理装置における第２のト
ランジスタ間を接続する信号線と、一方の処理装置にお
ける第２のトランジスタと他方の処理装置における第１
のトランジスタ間を接続する信号線とがたすきがけ接続
とならないように上記第１のトランジスタ及び第２のト
ランジスタを配置する構成にしたので、２つの処理装置
間をコネクタを介してケーブルを接続する際に、そのコ
ネクタのピンアサインを変更せずに、各ケーブルの配線
を容易な形にすることができるなどの効果がある。[Effects of the Invention] As described above, according to the present invention, when the first transistor of its own system is turned off, the potential of the signal line connected to the first transistor is set to a predetermined high level potential. At the same time, when the potential of the signal line to which the second transistor of the own system is connected becomes a high level potential, the information transmission from the own processing device to the other processing device is stopped. There is an effect that it is possible to prevent the unstable information from being transmitted to the other system by a simple configuration when the power supply of the processing system of the own system becomes abnormal. A signal line connecting between second transistors in the other processing device, a second transistor in one processing device and a first transistor in the other processing device.
Since the first transistor and the second transistor are arranged so that the signal line connecting between the transistors is not cross-connected, when connecting the cable between the two processing devices via the connector In addition, there is an effect that the wiring of each cable can be easily formed without changing the pin assignment of the connector.
第１図はこの発明の一実施例による２重化処理装置のブ
ロック接続図、第２図は第１図の詳細を示す回路図であ
る。第３図は従来の２重化処理装置を示すブロック接続
図、第４図は第３図を変形した２重化処理装置を示すブ
ロック接続図である。 １，２は処理装置、１３，１４は電源異常検出回路、２
１，２２，２３，２４はトランジスタ、３５，３６，３
７，３８はダイオード、８１，８２は電源異常信号ライ
ン（信号線）。 なお、図中、同一符号は同一、または相当部分を示す。FIG. 1 is a block connection diagram of a duplexer according to an embodiment of the present invention, and FIG. 2 is a circuit diagram showing details of FIG. FIG. 3 is a block connection diagram showing a conventional duplication processing device, and FIG. 4 is a block connection diagram showing a duplication processing device obtained by modifying FIG. 1, 2 are processing devices, 13 and 14 are power supply abnormality detection circuits, 2
1, 22, 23 and 24 are transistors and 35, 36 and 3
7, 38 are diodes, and 81, 82 are power supply abnormal signal lines (signal lines). In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (2)
２つの処理装置のうち、自系の処理装置の電源異常特
に、この自系の処理装置から他系の処理装置へ不安定な
情報を伝送するのを防止する２重化処理装置において、
上記２つの処理装置のそれぞれに、電源の異常を検出す
る電源異常検出回路と、自系の上記電源異常検出回路が
電源の異常を検出しないときオン状態となり、異常を検
出したときオフ状態となる第１のトランジスタと、常時
オフ状態を保持する第２のトランジスタとを設けるとと
もに、一方の処理装置における上記第１のトランジスタ
と他方の処理装置における上記第２のトランジスタ間を
接続する信号線と、一方の処理装置における上記第２の
トランジスタと他方の処理装置における上記第１のトラ
ンジスタ間を接続する信号線とがたすきがけ接続となら
ないように上記第１のトランジスタ及び第２のトランジ
スタを配置し、さらに、上記２つの処理装置のそれぞれ
に、自系の上記第１のトランジスタがオフ状態になった
ときその第１のトランジスタが接続された上記信号線の
電位を所定の高レベル電位にするとともに、自系の上記
第２のトランジスタが接続された上記信号線の電位が高
レベル電位になったとき自系の処理装置から他系の処理
装置への情報伝送を停止する制御回路を設けたことを特
徴とする２重化処理装置。1. A power supply abnormality of a processing device of its own system among two processing devices which are supplied with power from different power sources to operate, and particularly unstable information is transmitted from the processing device of its own system to a processing device of another system. In the duplex processing device that prevents transmission,
In each of the two processing devices, a power supply abnormality detection circuit that detects a power supply abnormality, and an ON state when the power supply abnormality detection circuit of its own system does not detect a power supply abnormality, and an OFF state when an abnormality is detected. A first transistor and a second transistor which is always kept in an off state are provided, and a signal line connecting between the first transistor in one processing device and the second transistor in the other processing device, The first transistor and the second transistor are arranged so that the second transistor in one processing device and the signal line connecting between the first transistors in the other processing device do not form a cross connection. Furthermore, when the first transistor of its own system is turned off, each of the two processing devices has a first transistor. When the potential of the signal line connected to the transistor is set to a predetermined high level potential and the potential of the signal line connected to the second transistor of the local system becomes the high level potential, the processing device of the local system A dual processing apparatus, which is provided with a control circuit for stopping information transmission from a processing apparatus to another processing apparatus.
の電流のまわりこみを防止する逆流防止ダイオードを接
続したことを特徴とする特許請求の範囲第１項記載の２
重化処理装置。2. A backflow prevention diode for preventing current from sneaking from another system is connected to the signal line between the two processing devices, as claimed in claim 1.
Duplication processing equipment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101965A JPH0646372B2 (en) | 1987-04-27 | 1987-04-27 | Duplex processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101965A JPH0646372B2 (en) | 1987-04-27 | 1987-04-27 | Duplex processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63268016A JPS63268016A (en) | 1988-11-04 |
| JPH0646372B2 true JPH0646372B2 (en) | 1994-06-15 |
Family
ID=14314581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62101965A Expired - Lifetime JPH0646372B2 (en) | 1987-04-27 | 1987-04-27 | Duplex processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646372B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239318A (en) * | 1985-03-15 | 1986-10-24 | Fujitsu Ltd | System for transmitting signal indicating abnormality of power source |
-
1987
- 1987-04-27 JP JP62101965A patent/JPH0646372B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63268016A (en) | 1988-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |