JPH0646051A - Binarizing circuit - Google Patents
Binarizing circuitInfo
- Publication number
- JPH0646051A JPH0646051A JP4216354A JP21635492A JPH0646051A JP H0646051 A JPH0646051 A JP H0646051A JP 4216354 A JP4216354 A JP 4216354A JP 21635492 A JP21635492 A JP 21635492A JP H0646051 A JPH0646051 A JP H0646051A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- baseband signal
- signal
- center potential
- band signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、パケットデータの伝送
における受信ベースバンド信号を二値化する二値化回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a binarization circuit for binarizing a received baseband signal in packet data transmission.
【０００２】[0002]
【従来の技術】一般に、ベースバンド信号の二値化信号
は、図３に示すようにベースバンド信号をコンパレータ
１の非反転入力端子（＋）に印加し、ベースバンド信号
の中心電位に等しい閾値電位をコンパレータ１の反転入
力端子（−）に印加することによりコンパレータ１の出
力端子から得られる。ここで、二値化回路としては、図
４に示すようにベースバンド信号の中心電位を固定電圧
としてコンパレータ１の反転入力端子（−）に印加する
方法が最も簡単であるが、この場合には、図５（ａ）に
示すようにベースバンド信号の電位が変動すると、図５
（ｂ）、（ｃ）に示すように正しい二値化信号を得るこ
とができないので、パケットデータの伝送における受信
ベースバンド信号を二値化する二値化回路としては適さ
ない。2. Description of the Related Art Generally, a binarized signal of a baseband signal is applied to a non-inverting input terminal (+) of a comparator 1 as shown in FIG. It is obtained from the output terminal of the comparator 1 by applying a potential to the inverting input terminal (-) of the comparator 1. Here, as the binarization circuit, the simplest method is to apply the center potential of the baseband signal as a fixed voltage to the inverting input terminal (−) of the comparator 1 as shown in FIG. 4, but in this case, , When the potential of the baseband signal fluctuates as shown in FIG.
Since a correct binarized signal cannot be obtained as shown in (b) and (c), it is not suitable as a binarizing circuit for binarizing a received baseband signal in packet data transmission.
【０００３】ここで、パケットデータの伝送におけるモ
デムでは、図６に示すように送信側においてデータ信号
をＦＳＫ（周波数シフトキーイング）等の変調器２によ
りブロードバンド信号に変換し、ＲＦ送信機３により無
線で送信する。そして、受信側ではこの無線信号をＲＦ
受信機４で受信してＦＳＫ復調器５によりベースバンド
信号に変換し、このベースバンド信号を二値化回路６に
より元のデータ信号に復元する。Here, in a modem for transmitting packet data, a transmitter 2 converts a data signal into a broadband signal by a modulator 2 such as FSK (frequency shift keying) as shown in FIG. Send with. Then, on the receiving side, this radio signal is RF
The receiver 4 receives the signal, converts it into a baseband signal by the FSK demodulator 5, and restores this baseband signal into the original data signal by the binarization circuit 6.
【０００４】したがって、変調器２における搬送波の周
波数ずれや、復調器５における温度ドリフトにより受信
ベースバンド信号の電位が変動するので、図７に示すよ
うに受信ベースバンド信号の中心電位を検出して閾値電
位をコンパレータ１の反転入力端子（−）に印加する中
心電位検出回路７を設けることが望ましい。Therefore, the potential of the received baseband signal fluctuates due to the frequency shift of the carrier wave in the modulator 2 and the temperature drift in the demodulator 5, so that the center potential of the received baseband signal is detected as shown in FIG. It is desirable to provide a center potential detection circuit 7 that applies a threshold potential to the inverting input terminal (-) of the comparator 1.
【０００５】この中心電位検出回路７としては、例えば
図８に示すようにＣＲ積分回路７ａが最も簡単な構成で
ある。図１０は他の二値化回路を示す。この回路ではプ
リアンブルが１、０、１、０．．．のパターンのとき図
１１に示すように、スイッチＳＷを制御することにより
ＣＲ積分回路７ａによる積分を受信信号のプリアンブル
部分で行い、データ部分ではこの積分値を高入力インピ
ーダンスバッファ８でホールドしてコンパレータ１に印
加している。したがって、この回路ではデータパターン
に関係ない閾値電圧を得ることができる。図１２は他の
二値化回路を示し、ベースバンド信号の最大値Ｖmaxと
最小値ＶminをそれぞれＭＡＸホールド回路９とＭＩＮ
ホールド回路１０によりホールドして平均値演算回路１
１により平均値（Ｖmax＋Ｖmin）／２を求めて中心電位
を検出している。As the center potential detecting circuit 7, for example, a CR integrating circuit 7a has the simplest structure as shown in FIG. FIG. 10 shows another binarization circuit. In this circuit, the preamble is 1, 0, 1, 0. ． ． In the case of the pattern, as shown in FIG. 11, the switch SW is controlled to perform the integration by the CR integrator circuit 7a in the preamble part of the received signal, and in the data part, the integrated value is held in the high input impedance buffer 8 and the comparator is operated. 1 is applied. Therefore, this circuit can obtain the threshold voltage independent of the data pattern. FIG. 12 shows another binarization circuit, in which the maximum value Vmax and the minimum value Vmin of the baseband signal are set to the MAX hold circuit 9 and the MIN, respectively.
Hold circuit 10 holds and average value calculation circuit 1
The average value (Vmax + Vmin) / 2 is obtained by 1 to detect the center potential.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、図８お
よび図１０に示す従来の二値化回路では、ＣＲ積分回路
７ａが所定の引きこみ時間を必要とするので、この引き
込み時間に相当する分だけプリアンブルを送信信号に対
して追加しなければならず、また、二値化をプリアンブ
ルにたよらない場合、図９に示すようにデータパターン
によっては積分電位と中心電位が一致しなくなるので、
一致させるためには送信側においてデータをスクランブ
ルする等の対応が必要になるという問題点がある。However, in the conventional binarization circuit shown in FIGS. 8 and 10, since the CR integrator circuit 7a requires a predetermined pull-in time, only a portion corresponding to this pull-in time is required. If the preamble must be added to the transmission signal, and the binarization does not depend on the preamble, the integrated potential and the central potential do not match depending on the data pattern as shown in FIG.
In order to make the two coincide, there is a problem that the transmission side needs to take measures such as scrambling the data.
【０００７】また、図１２に示す従来の二値化回路で
は、全て「１」や全て「０」のデータを除いてデータパ
ターンの影響を受けないが、最大値Ｖmaxと最小値Ｖmin
を検出する時間を要しプリアンブル部分で引き込ませる
ようにしたとしても同様に検出に時間を要し、また、回
路規模が増大するという問題点がある。The conventional binarization circuit shown in FIG. 12 is not affected by the data pattern except for all "1" and all "0" data, but the maximum value Vmax and the minimum value Vmin.
Even if it takes a long time to detect the signal and the preamble part is pulled in, it also takes a time to detect it and there is a problem that the circuit scale increases.
【０００８】本発明は上記従来の問題点に鑑み、簡単な
回路構成でかつ短い引き込み時間でベースバンド信号の
中心電位を検出し、ベースバンド信号を正しく二値化す
ることができる二値化回路を提供することを目的とす
る。In view of the above-mentioned conventional problems, the present invention is a binarization circuit capable of detecting the center potential of a baseband signal with a simple circuit configuration and a short pull-in time, and binarizing the baseband signal correctly. The purpose is to provide.
【０００９】[0009]
【課題を解決するための手段】本発明は上記目的を達成
するために、予めデータに対して所定のプリアンブルパ
ターンを付加したベースバンド信号を微分し、この微分
信号のプリアンブルパターンの位相情報に基づいてベー
スバンド信号の中心電位のタイミングを検出し、このタ
イミングでベースバンド信号の中心電位をホールドし、
この中心電位を閾値としてベースバンド信号を二値化す
るようにしたものである。すなわち本発明によれば、デ
ータに対して所定のプリアンブルパターンが付加された
ベースバンド信号を微分する微分手段と、前記微分手段
により微分された信号のプリアンブルパターンの位相情
報に基づいてベースバンド信号の中心電位のタイミング
を検出するサンプリング手段と、前記サンプリング手段
により検出されたタイミングでベースバンド信号の中心
電位をホールドするホールド手段と、前記ホールド手段
により保持された中心電位を閾値としてベースバンド信
号を二値化する二値化手段とを有する二値化回路が提供
される。In order to achieve the above object, the present invention differentiates a baseband signal obtained by adding a predetermined preamble pattern to data in advance, and based on the phase information of the preamble pattern of this differential signal. Detects the timing of the center potential of the baseband signal, holds the center potential of the baseband signal at this timing,
The base band signal is binarized by using this center potential as a threshold. That is, according to the present invention, differentiating means for differentiating the baseband signal to which a predetermined preamble pattern is added to the data, and the baseband signal of the baseband signal based on the phase information of the preamble pattern of the signal differentiated by the differentiating means. Sampling means for detecting the timing of the central potential, holding means for holding the central potential of the baseband signal at the timing detected by the sampling means, and two baseband signals using the central potential held by the holding means as a threshold value. A binarization circuit having a binarizing means for binarizing is provided.
【００１０】[0010]
【作用】本発明は上記構成を有するので、予めデータに
対して所定のプリアンブルパターンを付加したベースバ
ンド信号の微分信号のプリアンブルパターンの位相情報
に基づいてベースバンド信号の中心電位のタイミングが
検出され、このタイミングでベースバンド信号の中心電
位がホールドされる。したがって、プリアンブルパター
ンを予め適宜設定することにより引き込み時間を短縮す
ることができ、また、中心電位を簡単なサンプルホール
ド回路により保持することができるので、簡単な二値化
回路を実現することができる。Since the present invention has the above configuration, the timing of the center potential of the baseband signal is detected based on the phase information of the preamble pattern of the differential signal of the baseband signal in which a predetermined preamble pattern is added to the data in advance. At this timing, the center potential of the baseband signal is held. Therefore, the pull-in time can be shortened by appropriately setting the preamble pattern in advance, and the center potential can be held by a simple sample-hold circuit, so that a simple binarization circuit can be realized. .
【００１１】[0011]
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明に係る二値化回路の一実施例を示
す回路図、図２は、図１の回路における主要信号を示す
波形図である。Embodiments of the present invention will be described below with reference to the drawings. 1 is a circuit diagram showing an embodiment of a binarizing circuit according to the present invention, and FIG. 2 is a waveform diagram showing main signals in the circuit of FIG.
【００１２】まず、この実施例では、図２（ａ）に示す
ように引き込み用として、「１」、「０」のデータが交
互に現われるプリアンブルパターンがデータ信号に付加
されている。図１に示す復調回路５は、受信信号をベー
スバンド信号ａに復調するとともに、パケットデータの
有無を検出することにより図２（ｂ）に示すようなキャ
リアセンス信号ｂを出力し、ベースバンド信号ａはコン
デンサＣと抵抗Ｒにより構成される微分手段２１により
図２（ｃ）に示すような信号ｃに微分される。ベースバ
ンド信号ａはまた、スイッチ２７の入力側と第２のコン
パレータ３０の非反転入力端子（＋）に印加されてい
る。First, in this embodiment, as shown in FIG. 2A, a preamble pattern in which "1" and "0" data alternately appear is added to the data signal for pulling in. The demodulation circuit 5 shown in FIG. 1 demodulates the received signal into a baseband signal a and outputs a carrier sense signal b as shown in FIG. 2B by detecting the presence / absence of packet data. 2a is differentiated into a signal c as shown in FIG. 2C by the differentiating means 21 composed of the capacitor C and the resistor R. The baseband signal a is also applied to the input side of the switch 27 and the non-inverting input terminal (+) of the second comparator 30.
【００１３】微分手段２１により微分された信号ｃは、
第１のコンパレータ２２の非反転入力端子（＋）に印加
され、また、コンパレータ２２の反転入力端子（−）は
抵抗２３を介して接地されている。したがって、コンパ
レータ２２の出力信号は、ベースバンド信号ａが微分し
た位相分だけ進相した方形波となる。The signal c differentiated by the differentiating means 21 is
The voltage is applied to the non-inverting input terminal (+) of the first comparator 22, and the inverting input terminal (−) of the comparator 22 is grounded via the resistor 23. Therefore, the output signal of the comparator 22 becomes a square wave with the phase advanced by the phase differentiated from the baseband signal a.
【００１４】ついで、このコンパレータ２２の出力信号
は、ディレイ回路２４により上記進相分だけ遅延され、
この信号ｄはＤ−ＦＦ（フリップフロップ回路）２５の
ＣＫ（クロック）入力端子に印加される。すなわち、Ｄ
−ＦＦ２５のＣＫ入力端子に入力する方形波ｄのエッジ
は、ベースバンド信号ａのゼロクロスポイントと一致し
ている。他方、復調回路５により検出されたキャリアセ
ンス信号ｂは、ディレイ回路２６により図２（ｅ）に示
すように信号ｅに遅延され、この信号ｅがＤ−ＦＦ２５
のＤ端子に印加される。Then, the output signal of the comparator 22 is delayed by the delay circuit 24 by the amount of the advanced phase,
This signal d is applied to the CK (clock) input terminal of the D-FF (flip-flop circuit) 25. That is, D
The edge of the square wave d input to the CK input terminal of the -FF25 coincides with the zero cross point of the baseband signal a. On the other hand, the carrier sense signal b detected by the demodulation circuit 5 is delayed by the delay circuit 26 into the signal e as shown in FIG.
Applied to the D terminal.
【００１５】ここで、キャリアセンス信号ｂは、パケッ
トデータの非受信時にローレベルであって受信時（時点
Ｔ1）にハイレベルになる信号であり、したがって、デ
ィレイ回路２６の遅延時間を適当に、この例では２ビッ
ト分より遅い時間に設定することにより、キャリアセン
ス信号ｂがハイレベルに変化した後、Ｄ−ＦＦ２５のＣ
Ｋ入力端子に対して最初の立ち上がりエッジが印加され
た時点（時点Ｔ2）で、Ｄ−ＦＦ２５の反転出力ｆのハ
イレベルが確保されて保持される。Here, the carrier sense signal b is a signal that is low level when packet data is not received and is high level when packet data is received (time T 1 ). Therefore, the delay time of the delay circuit 26 is appropriately set. In this example, by setting the time later than 2 bits, the C of the D-FF 25 is changed after the carrier sense signal b changes to the high level.
At the time when the first rising edge is applied to the K input terminal (time T 2 ), the high level of the inverted output f of the D-FF 25 is secured and held.
【００１６】ついで、ディレイ回路２６により遅延され
た信号ｅがハイレベルになると（時点Ｔ3）、Ｄ−ＦＦ
２５のＣＫ入力端子に対してその後の最初の立ち上がり
エッジが印加された時点（時点Ｔ4）で、Ｄ−ＦＦ２５
の反転出力ｆがローレベルになり、また、このローレベ
ルが時点Ｔ4から確保される。したがって、Ｄ−ＦＦ２
５の反転出力ｆは、図２（ｆ）に示すようにキャリアセ
ンス信号ｂの検出時点Ｔ1からハイレベルになり、２ビ
ットに対応する時間経過後ベースバンド信号ａのゼロク
ロスポイントに一致したタイミングＴ4でローレベルに
変化し、このローレベルがパケットの終了まで保持され
る。すなわち、第１のコンパレータ２２と、抵抗２３
と、遅延回路２４、２６と、Ｄ−ＦＦ２５は、プリアン
ブルパターンのベースバンド信号ａの中心電位のタイミ
ングを検出するサンプリング手段を構成している。Next, when the signal e delayed by the delay circuit 26 becomes high level (time point T 3 ), the D-FF
When the first rising edge after that is applied to the CK input terminals of 25 (time point T 4 ), D-FF25
Inverted output f becomes low level, and this low level is secured from time T 4 . Therefore, D-FF2
As shown in FIG. 2 (f), the inverted output f of 5 becomes high level from the detection time T 1 of the carrier sense signal b, and becomes the timing at which the zero cross point of the baseband signal a coincides with the passage of time corresponding to 2 bits. It changes to low level at T 4 , and this low level is held until the end of the packet. That is, the first comparator 22 and the resistor 23
The delay circuits 24 and 26 and the D-FF 25 constitute sampling means for detecting the timing of the center potential of the baseband signal a of the preamble pattern.
【００１７】このＤ−ＦＦ２５の反転出力ｆは、スイッ
チ２７のコントロール信号として用いられ、このスイッ
チ２７はコントロール電圧がハイレベルの場合に閉、ロ
ーレベルの場合に開に制御される。スイッチ２７の入力
側にはベースバンド信号ａが印加され、スイッチ２７の
出力側はコンデンサ２８を介して接地されるとともに高
入力インピーダンスバッファ２９の入力端子に接続され
ている。したがって、ベースバンド信号ａはキャリアセ
ンス信号ｂの検出時点Ｔ2で高入力インピーダンスバッ
ファ２９に接続され、２ビットに対応する時間経過後ベ
ースバンド信号ａのゼロクロスポイントに一致したタイ
ミングＴ4で高入力インピーダンスバッファ２９から切
り離される。また、この切り離された状態は、少なくと
もパケットの終了まで維持される。The inverted output f of the D-FF 25 is used as a control signal for the switch 27. The switch 27 is controlled to be closed when the control voltage is high level and open when the control voltage is low level. The baseband signal a is applied to the input side of the switch 27, and the output side of the switch 27 is grounded via the capacitor 28 and is connected to the input terminal of the high input impedance buffer 29. Therefore, the baseband signal a is connected to the high input impedance buffer 29 at the detection time T 2 of the carrier sense signal b, and the high input is applied at the timing T 4 which coincides with the zero cross point of the baseband signal a after the lapse of time corresponding to 2 bits. It is separated from the impedance buffer 29. The separated state is maintained at least until the end of the packet.
【００１８】ここで、高入力インピーダンスバッファ２
９の入力端子は、コンデンサ２８を介して接地されてい
るので、スイッチ２７が開となる直前の電位を保持して
いる。したがって、このバッファ２９はベースバンド信
号ａのゼロクロスポイント時点Ｔ4における電位に等し
い電圧すなわち中心電位を保持し、また、この中心電位
をパケットの終了まで第２のコンパレータ３０の反転入
力端子（−）に出力している。すなわち、スイッチ２７
と、コンデンサ２８と高入力インピーダンスバッファ２
９は、ベースバンド信号ａの中心電位をホールドするホ
ールド手段を構成している。Here, the high input impedance buffer 2
Since the input terminal 9 is grounded via the capacitor 28, it holds the potential immediately before the switch 27 is opened. Therefore, this buffer 29 holds a voltage equal to the potential at the zero cross point time T4 of the baseband signal a, that is, the center potential, and this center potential is applied to the inverting input terminal (-) of the second comparator 30 until the end of the packet. It is outputting. That is, the switch 27
And capacitor 28 and high input impedance buffer 2
Reference numeral 9 constitutes a holding means for holding the center potential of the baseband signal a.
【００１９】したがって、第２のコンパレータ３０は、
図６に示す変調器２における搬送波の周波数ずれや、復
調器５における温度ドリフトにより受信ベースバンド信
号ａの電位が変動しても、受信ベースバンド信号ａを正
しく二値化することができる。Therefore, the second comparator 30 is
Even if the potential of the reception baseband signal a changes due to the frequency shift of the carrier wave in the modulator 2 shown in FIG. 6 or the temperature drift in the demodulator 5, the reception baseband signal a can be correctly binarized.
【００２０】なお、上記実施例では、サンプルホールド
回路２１〜２９のサンプル時間を２ビットに対応する時
間に設定した場合について説明したが、このサンプル時
間はディレイ回路２６の遅延時間を適宜選択することに
より任意に設定することができ、送受信機の要求に応じ
て設定することができる。また、上記実施例では、キャ
リアセンス信号ｂの検出時点Ｔ2以前におけるサンプル
ホールド動作を特に説明しなかったが、この場合にも同
様に送受信機の要求に応じて設定することができる。In the above embodiment, the case where the sample time of the sample hold circuits 21 to 29 is set to the time corresponding to 2 bits has been described. However, the delay time of the delay circuit 26 should be appropriately selected as the sample time. Can be set arbitrarily according to the above, and can be set according to the request of the transceiver. Further, in the above embodiment, the sample hold operation before the detection time T 2 of the carrier sense signal b was not particularly described, but in this case as well, the sample hold operation can be similarly set according to the request of the transceiver.
【００２１】[0021]
【発明の効果】以上説明したように、本発明によれば、
予めデータに対して所定のプリアンブルパターンを付加
したベースバンド信号の微分信号のプリアンブルパター
ンの位相情報に基づいてベースバンド信号の中心電位の
タイミングが検出され、このタイミングでベースバンド
信号の中心電位がホールドされるので、プリアンブルパ
ターンを予め適宜設定することにより引き込み時間を短
縮することができる。また、中心電位を簡単なサンプル
ホールド回路により保持することができるので、簡単な
二値化回路を実現することができる。As described above, according to the present invention,
The timing of the center potential of the baseband signal is detected based on the phase information of the preamble pattern of the differential signal of the baseband signal in which a predetermined preamble pattern is added to the data, and the center potential of the baseband signal is held at this timing. Therefore, the pull-in time can be shortened by setting the preamble pattern appropriately in advance. Further, since the center potential can be held by a simple sample hold circuit, a simple binarization circuit can be realized.
【図１】本発明に係る二値化回路の一実施例を示す回路
図である。FIG. 1 is a circuit diagram showing an embodiment of a binarizing circuit according to the present invention.
【図２】図１の回路における主要信号を示す波形図であ
る。FIG. 2 is a waveform diagram showing main signals in the circuit of FIG.
【図３】二値化回路の原理を示す回路図である。FIG. 3 is a circuit diagram showing the principle of a binarization circuit.
【図４】従来の二値化回路を示す回路図である。FIG. 4 is a circuit diagram showing a conventional binarization circuit.
【図５】図４の回路における主要信号を示す波形図であ
る。5 is a waveform diagram showing main signals in the circuit of FIG.
【図６】本実施例の二値化回路が用いられる送受信機を
示すブロック図であるFIG. 6 is a block diagram showing a transceiver in which the binarization circuit of this embodiment is used.
【図７】中心電位検出回路を備えた二値化回路を示す回
路図である。FIG. 7 is a circuit diagram showing a binarization circuit including a center potential detection circuit.
【図８】従来の中心電位検出回路を示す回路図である。FIG. 8 is a circuit diagram showing a conventional center potential detection circuit.
【図９】図８の回路における主要信号を示す波形図であ
る。9 is a waveform diagram showing main signals in the circuit of FIG.
【図１０】他の従来の中心電位検出回路を示す回路図で
ある。FIG. 10 is a circuit diagram showing another conventional center potential detection circuit.
【図１１】図１０の回路における主要信号を示す波形図
である。11 is a waveform diagram showing main signals in the circuit of FIG.
【図１２】他の従来の中心電位検出回路を示す回路図で
ある。FIG. 12 is a circuit diagram showing another conventional center potential detection circuit.
２１ 微分手段 ２２，３０ コンパレータ（二値化手段） ２４，２６ ディレイ回路 ２５ Ｄ−フリップフロップ回路 ２７ スイッチ ２８ コンデンサ ２９ 高入力インピーダンスバッファ ２２〜２６ サンプリング手段 ２７〜２９ ホールド手段 21 differentiating means 22,30 comparator (binarizing means) 24,26 delay circuit 25 D-flip-flop circuit 27 switch 28 capacitor 29 high input impedance buffer 22-26 sampling means 27-29 hold means
───────────────────────────────────────────────────── フロントページの続き (72)発明者 牛島 啓史 東京都港区虎ノ門１丁目26番５号 エヌ・ ティ・ティ・データ通信株式会社内 (72)発明者 佐藤 雅道 東京都港区虎ノ門１丁目26番５号 エヌ・ ティ・ティ・データ通信株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Hiroshi Ushijima 1-26-5 Toranomon, Minato-ku, Tokyo NTT DATA Communications Corporation (72) Inventor Masamichi Sato 1-chome Toranomon, Minato-ku, Tokyo No. 26-5 NTT Data Communications Co., Ltd.
Claims (1)
ーンが付加されたベースバンド信号を微分する微分手段
と、 前記微分手段により微分された信号のプリアンブルパタ
ーンの位相情報に基づいて前記ベースバンド信号の中心
電位のタイミングを検出するサンプリング手段と、 前
記サンプリング手段により検出されたタイミングで前記
ベースバンド信号の中心電位をホールドするホールド手
段と、 前記ホールド手段により保持された中心電位を閾値とし
て前記ベースバンド信号を二値化する二値化手段とを有
する二値化回路。1. A differentiating means for differentiating a baseband signal to which a predetermined preamble pattern is added to data, and a center of the baseband signal based on phase information of the preamble pattern of the signal differentiated by the differentiating means. Sampling means for detecting the timing of the potential, holding means for holding the center potential of the baseband signal at the timing detected by the sampling means, and the baseband signal with the center potential held by the holding means as a threshold A binarizing circuit having a binarizing means for binarizing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216354A JP2657596B2 (en) | 1992-07-22 | 1992-07-22 | Binarization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216354A JP2657596B2 (en) | 1992-07-22 | 1992-07-22 | Binarization circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0646051A true JPH0646051A (en) | 1994-02-18 |
| JP2657596B2 JP2657596B2 (en) | 1997-09-24 |
Family
ID=16687248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4216354A Expired - Lifetime JP2657596B2 (en) | 1992-07-22 | 1992-07-22 | Binarization circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2657596B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078578A (en) * | 1995-12-11 | 2000-06-20 | Nec Corporation | Communication apparatus |
| JP2006332878A (en) * | 2005-05-24 | 2006-12-07 | Japan Radio Co Ltd | Threshold setting device of two-symbol zone integration output |
| JP2007013505A (en) * | 2005-06-29 | 2007-01-18 | Kenwood Corp | Symbol discrimination apparatus for modulation signal, symbol discrimination method of modulation signal, symbol discrimination program for modulation signal, and recording medium |
| JP2007013406A (en) * | 2005-06-29 | 2007-01-18 | Matsushita Electric Ind Co Ltd | Fsk receiving device |
| WO2009009867A1 (en) * | 2007-07-19 | 2009-01-22 | Mosaid Technologies Incorporated | Memory system having incorrupted strobe signals |
-
1992
- 1992-07-22 JP JP4216354A patent/JP2657596B2/en not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078578A (en) * | 1995-12-11 | 2000-06-20 | Nec Corporation | Communication apparatus |
| JP2006332878A (en) * | 2005-05-24 | 2006-12-07 | Japan Radio Co Ltd | Threshold setting device of two-symbol zone integration output |
| JP2007013505A (en) * | 2005-06-29 | 2007-01-18 | Kenwood Corp | Symbol discrimination apparatus for modulation signal, symbol discrimination method of modulation signal, symbol discrimination program for modulation signal, and recording medium |
| JP2007013406A (en) * | 2005-06-29 | 2007-01-18 | Matsushita Electric Ind Co Ltd | Fsk receiving device |
| JP4508960B2 (en) * | 2005-06-29 | 2010-07-21 | 株式会社ケンウッド | Modulation signal symbol determination apparatus, modulation signal symbol determination method, modulation signal symbol determination program, and recording medium |
| JP4642563B2 (en) * | 2005-06-29 | 2011-03-02 | パナソニック株式会社 | FSK receiver |
| WO2009009867A1 (en) * | 2007-07-19 | 2009-01-22 | Mosaid Technologies Incorporated | Memory system having incorrupted strobe signals |
| US7652932B2 (en) | 2007-07-19 | 2010-01-26 | Mosaid Technologies Incorporated | Memory system having incorrupted strobe signals |
| US7889580B2 (en) | 2007-07-19 | 2011-02-15 | Mosaid Technologies Incorporated | Memory system having incorrupted strobe signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2657596B2 (en) | 1997-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5497121A (en) | Automatically correcting data detection circuit and method for FSK modulated signals | |
| US6434194B1 (en) | Combined OOK-FSK/PPM modulation and communication protocol scheme providing low cost, low power consumption short range radio link | |
| US4897857A (en) | FSK demodulating device | |
| JPH08107429A (en) | Variable multithreshold detector and method for detecting a plurality of bits in baseband signal sampled using variable multithreshold | |
| US6546063B1 (en) | Asynchronous clock for adaptive equalization | |
| WO2000041521A3 (en) | Psk burst receiver with phase adjustment and timing and data recovery | |
| EP0709975B1 (en) | Method and apparatus for burst detecting | |
| KR20010072756A (en) | Methods and apparatus for providing robust synchronization of radio transceivers | |
| EP1683316B1 (en) | Apparatus for determining a frequency offset error and receiver based thereon | |
| ATE102414T1 (en) | METHOD AND DEVICE FOR THE DIGITAL TRANSMISSION OF MESSAGES IN SHORT WAVE RADIO NETWORKS. | |
| US4910753A (en) | FSK demodulating device | |
| CA2222462A1 (en) | Method and apparatus for a unique word differential detection and demodulation using the unique word differential detection | |
| US20020106038A1 (en) | Data Slicer and RF receiver employing the same | |
| US5737369A (en) | Apparatus and method for recovering data in the presence of error transients | |
| JP2657596B2 (en) | Binarization circuit | |
| US4746872A (en) | Differential phase shift keying demodulator | |
| US4810101A (en) | Noise detection by sampling digital baseband signal at eye openings | |
| US5187720A (en) | Synchronous serial communication circuit | |
| US6021503A (en) | Bit synchronization for interrogator | |
| JP2003513521A (en) | Method and apparatus for communicating using pulse decoding | |
| JP3482031B2 (en) | FSK demodulation circuit | |
| EP0257301B1 (en) | PSK system and modem | |
| US6529565B1 (en) | Circuit for detecting a center error to correct same | |
| US20050074078A1 (en) | Maximum likelihood bit synchronizer and data detector | |
| JPH05183593A (en) | Delay detection circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970408 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080606 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100606 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 15 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 15 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130606 Year of fee payment: 16 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130606 Year of fee payment: 16 |