JPH0645915A - Frequency dividing circuit - Google Patents
Frequency dividing circuitInfo
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- JPH0645915A JPH0645915A JP19821492A JP19821492A JPH0645915A JP H0645915 A JPH0645915 A JP H0645915A JP 19821492 A JP19821492 A JP 19821492A JP 19821492 A JP19821492 A JP 19821492A JP H0645915 A JPH0645915 A JP H0645915A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は分周回路に係わり、特に
分周比が可変の分周回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency dividing circuit, and more particularly to a frequency dividing circuit having a variable frequency dividing ratio.
【０００２】[0002]
【従来の技術】基本クロックから所望の周波数のクロッ
クを得るには、いわゆる分周回路が用いられるが、一つ
の分周回路により複数の分周比を選択できる分周回路も
提供されている。例えば図８に示すように、チップ化さ
れた分周回路６０には、分周器６１及び分周比デコーダ
６２が備えられ、この分周器６１は、クロック入力端子
６７から入力されるクロック６３を、分周比デコーダ６
２からの分周比指定信号６５に従い分周し、所定の周波
数のクロック信号６６を出力する。2. Description of the Related Art A so-called frequency dividing circuit is used to obtain a clock having a desired frequency from a basic clock, but a frequency dividing circuit is also provided in which a plurality of frequency dividing ratios can be selected by one frequency dividing circuit. For example, as shown in FIG. 8, the frequency dividing circuit 60 that is made into a chip is provided with a frequency divider 61 and a frequency dividing ratio decoder 62. The frequency divider 61 is supplied with a clock 63 input from a clock input terminal 67. The division ratio decoder 6
Frequency division is performed in accordance with the division ratio designating signal 65 from 2 and a clock signal 66 having a predetermined frequency is output.
【０００３】分周比デコーダ６２は、入力端子６８及び
６９からそれぞれ入力される二本の分周比指定信号６４
をデコードして、４ビットの分周比指定信号６５を出力
する。The frequency division ratio decoder 62 has two frequency division ratio designating signals 64 input from input terminals 68 and 69, respectively.
And outputs a 4-bit division ratio designating signal 65.
【０００４】この例によれば、１本のクロック入力と２
本の分周比指定信号の合計３本により、４通りの分周比
を選択することができる。According to this example, one clock input and two clock inputs
Four division ratios can be selected by a total of three division ratio designating signals.
【０００５】一般に、クロック入力を含む信号線本数を
ｎとすると、２n-1 通りの分周比による分周クロックを
得ることができる。In general, if the number of signal lines including clock inputs is n, it is possible to obtain a divided clock with 2 n -1 division ratios.
【０００６】[0006]
【発明が解決しようとする課題】このように、従来の分
周回路では、クロック入力を含むｎ本の信号線に対し、
２n-1 通りの分周比しか得られなかった。したがって、
たとえば数多くの分周比の選択を可能とするには、多数
の入力信号線を用意する必要があり、分周器をチップ化
する場合において、入力端子数の増加を招くという問題
があった。As described above, in the conventional frequency dividing circuit, for n signal lines including a clock input,
Only 2 n-1 frequency division ratios were obtained. Therefore,
For example, in order to be able to select a large number of frequency division ratios, it is necessary to prepare a large number of input signal lines, which causes a problem of increasing the number of input terminals when the frequency divider is made into a chip.
【０００７】この発明は、かかる課題を解決するために
なされたものであり、少数の信号線により、数多くの分
周比の選択が可能となる分周回路を得ることを目的とす
る。The present invention has been made to solve the above problems, and an object of the present invention is to obtain a frequency dividing circuit in which a large number of frequency dividing ratios can be selected with a small number of signal lines.
【０００８】[0008]
【課題を解決するための手段】この発明に係る分周回路
は、(i) 一のクロックラインと一または複数のレベル信
号ラインからなる複数の入力ラインのうち、いずれがク
ロックラインであるかを検出するクロック検出手段と、
(ii)このクロック検出手段の検出結果に応じ、複数の入
力ラインからクロックラインとレベル信号ラインをそれ
ぞれ選別する選別手段と、(iii) この選別手段により選
別されたレベル信号ラインの各信号レベルとクロック検
出手段の検出結果に基づき、分周比を決定する分周比決
定手段と、(iv)選別手段により選別されたクロックライ
ンのクロックを、分周比決定手段により決定された分周
比で分周する分周手段と、を有するものである。According to the frequency divider circuit of the present invention, it is possible to determine which of a plurality of input lines (i) one clock line and one or a plurality of level signal lines is a clock line. Clock detecting means for detecting,
(ii) a selection means for selecting a clock line and a level signal line from a plurality of input lines according to the detection result of the clock detection means, and (iii) each signal level of the level signal line selected by the selection means Based on the detection result of the clock detecting means, the dividing ratio determining means for determining the dividing ratio, and (iv) the clock of the clock line selected by the selecting means, with the dividing ratio determined by the dividing ratio determining means. Frequency dividing means for dividing the frequency.
【０００９】[0009]
【作用】この発明に係る分周回路では、複数の入力ライ
ンのうちのどのラインがクロック入力ラインかという情
報と、クロックライン以外のライン（すなわちレベル信
号ライン）の各信号レベルとの組合せを基に、分周比が
決定され、この分周比で分周が行われる。In the frequency dividing circuit according to the present invention, a combination of information indicating which of the plurality of input lines is the clock input line and each signal level of lines other than the clock line (that is, level signal lines) is used as a basis. Then, the frequency division ratio is determined, and the frequency division is performed at this frequency division ratio.
【００１０】すなわち、この発明では、クロックを入力
するためのラインは特定されておらず、いずれをクロッ
クラインとするかは所定の規則に従って定められる。そ
して、いずれがクロックラインであるかという事実自体
が１つの情報として取り扱われ、分周比の決定に際して
の自由度（選択肢）の増加に寄与する。That is, in the present invention, the line for inputting the clock is not specified, and which is used as the clock line is determined according to a predetermined rule. The fact itself as to which is the clock line is treated as one piece of information, which contributes to an increase in the degree of freedom (choice) in determining the frequency division ratio.
【００１１】[0011]
【実施例】以下図面に基づき、本発明の実施例を詳細に
説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【００１２】図１は、本発明の実施例における分周回路
を表したものである。この回路には、３本の入力Ｉ１〜
Ｉ３が入力され、それぞれ３分岐されて、クロック検出
回路１０，レベル信号選択回路２０及びクロック選択回
路３０へと入力されるようになっている。クロック検出
回路１０は、入力信号Ｉ１〜Ｉ３のうちいずれがクロッ
クラインであるかを検出し、その検出結果を３ビットの
クロック検出信号２（Ｄ１〜Ｄ３）として出力する。こ
のクロック検出信号２は、クロック選択回路３０，レベ
ル信号選択回路２０及び分周比デコーダ４０へと入力さ
れる。FIG. 1 shows a frequency dividing circuit according to an embodiment of the present invention. This circuit has three inputs I1 ...
I3 is input, and each of the three branches is input to the clock detection circuit 10, the level signal selection circuit 20, and the clock selection circuit 30. The clock detection circuit 10 detects which of the input signals I1 to I3 is a clock line and outputs the detection result as a 3-bit clock detection signal 2 (D1 to D3). The clock detection signal 2 is input to the clock selection circuit 30, the level signal selection circuit 20, and the division ratio decoder 40.
【００１３】クロック選択回路３０は、上記クロック検
出信号２に基づき、３本の入力Ｉ１〜Ｉ３からクロック
ラインを選択し、これをクロック信号４としてクロック
分周回路５０に入力する。一方、レベル信号選択回路２
０は、上記クロック検出信号２に基づき入力Ｉ１〜Ｉ３
のうち、クロックライン以外の２本のラインを選択し、
これをレベル信号３（Ｌ１，Ｌ２）として分周比デコー
ダ４０に入力する。The clock selection circuit 30 selects a clock line from the three inputs I1 to I3 based on the clock detection signal 2 and inputs it to the clock frequency dividing circuit 50 as the clock signal 4. On the other hand, the level signal selection circuit 2
0 indicates inputs I1 to I3 based on the clock detection signal 2
Of these, select two lines other than the clock line,
This is input to the frequency division ratio decoder 40 as a level signal 3 (L1, L2).
【００１４】分周比デコーダ４０は、上記クロック検出
信号２及びレベル信号選択回路２０からのレベル信号Ｌ
１，Ｌ２に基づいてデコードを行い、１２ビットの分周
比指定信号５（Ｒ１〜Ｒ１２）を出力する。The frequency division ratio decoder 40 has a level signal L from the clock detection signal 2 and the level signal selection circuit 20.
Decoding is performed based on 1 and L2, and a 12-bit frequency division ratio designating signal 5 (R1 to R12) is output.
【００１５】クロック分周回路５０は、分周比デコーダ
からの分周比指定信号５に基づき、クロック選択回路３
０から入力されるクロック信号４を、指定された分周比
で分周し、分周クロック信号６として出力する。The clock frequency dividing circuit 50 is based on the frequency dividing ratio designating signal 5 from the frequency dividing ratio decoder, and the clock selecting circuit 3
The clock signal 4 input from 0 is frequency-divided by a specified frequency division ratio and output as a frequency-divided clock signal 6.
【００１６】すなわち本実施例においては、３本の入力
ラインＩ１〜Ｉ３のうちクロックラインを特定せず、こ
れらのいずれか１本をクロックラインとして定める。そ
して、どのラインをクロックラインとするかということ
を１つの情報として扱い、他の二本のラインの信号のレ
ベル（Ｌ又はＨ）とともにデコードを行って、分周比指
定信号を作成することとなる。That is, in the present embodiment, the clock line is not specified among the three input lines I1 to I3, and any one of them is determined as the clock line. Then, which line is used as a clock line is treated as one piece of information, and decoding is performed together with the signal levels (L or H) of the other two lines to create a frequency division ratio designation signal. Become.
【００１７】以上のような構成の分周回路の各ブロック
の動作を以下に詳細に説明する。The operation of each block of the frequency dividing circuit having the above configuration will be described in detail below.
【００１８】図２は、クロック検出回路１０を表したも
のである。この回路には３つの立ち下がり検出部１９−
１〜１９−３と３つの結果ラッチ部１６−１〜１６−３
が備えられている。立ち下がり検出部１９−１はインバ
ータ１１−１，遅延回路１２−１，インバータ１３−
１，及びナンドゲート１４−１から構成される。他の立
ち下がり検出部１９−２及び１９−３も同様の構成であ
る。一方、結果ラッチ部１６−１は、２つのナンドゲー
ト１７−１及び１７−２でＲＳラッチを構成する。他の
結果ラッチ部１６−２及び１６−３も同様の構成であ
る。FIG. 2 shows the clock detection circuit 10. This circuit has three falling edge detectors 19-
1 to 19-3 and three result latch units 16-1 to 16-3
Is provided. The fall detector 19-1 includes an inverter 11-1, a delay circuit 12-1, and an inverter 13-.
1 and a NAND gate 14-1. The other fall detection units 19-2 and 19-3 have the same configuration. On the other hand, the result latch unit 16-1 constitutes an RS latch by the two NAND gates 17-1 and 17-2. The other result latch units 16-2 and 16-3 have the same configuration.
【００１９】このような回路において、３つの入力信号
Ｉ１〜Ｉ３は、それぞれ立ち下がり検出部１９−１〜１
９−３に入力され、ここでその立ち下がりが検出され
る。従って、これら３本の入力のうちのクロック信号が
入力される立下がり検出部のみがその立下がりを検出
し、その結果信号を対応する結果ラッチ部へと出力す
る。一方、他のライン、すなわちレベル信号（Ｌ又は
Ｈ）が入力されているラインについては立下がりが検出
されず、その結果信号を対応する結果ラッチ部へと出力
する。In such a circuit, the three input signals I1 to I3 are respectively detected by the fall detectors 19-1 to 19-1.
9-3, and the trailing edge is detected here. Therefore, only the falling edge detecting section to which the clock signal of these three inputs is inputted detects the falling edge and outputs the resulting signal to the corresponding result latch section. On the other hand, the fall is not detected for the other lines, that is, the lines to which the level signal (L or H) is input, and the result signal is output to the corresponding result latch unit.
【００２０】以下、この回路の動作を図３と共に詳細に
説明する。ここでは、１例として、立下がり検出部１９
−１に入力されるラインＩ１がクロックラインであった
として説明する。この場合Ｉ１の信号波形は、図３
（ａ）に示すようなクロック波形となる。このとき、入
力ラインＩ２にはＬレベルの信号であるとし、またＩ３
はＨの信号レベルであるとする。立下がり検出部１９−
１においては、インバータ１１−１により極性が反転さ
れ図３（ｂ）のような波形となり、遅延回路１２−１及
びナンドゲート１４−１の一方の入力端子に入力され
る。遅延回路１２−１では、所定時間の遅延が行われ、
図３（ｃ）に示すような信号波形を出力する。更にこの
信号は、インバータ１３−１で極性を反転され、図３
（ｄ）に示す信号となってナンドゲート１４−１に入力
される。これにより、ナンドゲート１４−１から出力さ
れる信号は、図３（ｅ）に示すような信号となる。The operation of this circuit will be described in detail below with reference to FIG. Here, as an example, the fall detection unit 19
It is assumed that the line I1 input to -1 is the clock line. In this case, the signal waveform of I1 is as shown in FIG.
The clock waveform is as shown in (a). At this time, it is assumed that the input line I2 is an L level signal, and I3
Is the H signal level. Fall detector 19-
In No. 1, the polarity is inverted by the inverter 11-1 to form a waveform as shown in FIG. 3B, which is input to one input terminal of the delay circuit 12-1 and the NAND gate 14-1. The delay circuit 12-1 delays for a predetermined time,
A signal waveform as shown in FIG. 3C is output. Further, the polarity of this signal is inverted by the inverter 13-1,
The signal shown in (d) is input to the NAND gate 14-1. As a result, the signal output from the NAND gate 14-1 becomes a signal as shown in FIG.
【００２１】結果ラッチ部１６−１は、ナンドゲート１
４−１の出力のＬレベルを検出し、これをハイレベルの
信号としてラッチする。（図３（ｆ））。The result latch unit 16-1 includes the NAND gate 1
The L level of the output of 4-1 is detected, and this is latched as a high level signal. (FIG. 3 (f)).
【００２２】一方、他の立下がり検出部１９−２及び１
９−３においては、入力される信号Ｉ２及びＩ３のレベ
ルは、それぞれＬ及びＨであるため、立下がり検出部内
の各部の波型は図３（ａ）〜（ｅ）に示すようなレベル
信号波型となる。結局のところ、立下がり検出部１９−
２及び１９−３から出力される信号は共にＨレベルの信
号となるため、結果ラッチ部１６−２及び１６−３では
ラッチが行われず、その出力Ｄ２及びＤ３はＬレベルの
信号となる。On the other hand, the other fall detectors 19-2 and 1
In 9-3, since the levels of the input signals I2 and I3 are L and H, respectively, the waveforms of the respective parts in the falling detection part are the level signals as shown in FIGS. It becomes wavy. After all, the fall detector 19-
Since the signals output from 2 and 19-3 are both H level signals, the result latch units 16-2 and 16-3 are not latched, and their outputs D2 and D3 are L level signals.
【００２３】このようにして、クロック検出回路１０か
ら出力される３ビットのクロック検出結果信号２には、
クロックラインに対応したビットのみがＨレベルとな
る。In this way, the 3-bit clock detection result signal 2 output from the clock detection circuit 10 includes
Only the bit corresponding to the clock line becomes H level.
【００２４】図４は、クロック選択回路３０を表したも
のである。この回路には、３つのアンドゲート３１−１
〜３１−３が設けられ、そのそれぞれに、クロック検出
結果信号２（Ｄ１〜Ｄ３）が入力されると共に、入力Ｉ
１〜Ｉ３も入力される。これらのアンドゲートの出力
は、ノアゲート３２に入力され、結果として、クロック
信号４が選択的に出力される。FIG. 4 shows the clock selection circuit 30. This circuit has three AND gates 31-1
To 31-3 are provided, the clock detection result signal 2 (D1 to D3) is input to each of them, and the input I
1 to I3 are also input. The outputs of these AND gates are input to the NOR gate 32, and as a result, the clock signal 4 is selectively output.
【００２５】図５は、レベル信号選択回路２０及び分周
比デコーダ４０を詳細に表したものである。このうちレ
ベル信号選択回路２０には、６つのアンドゲート２１−
１〜２１−６がもうけられ、このうちアンドゲート２１
−１及び２１−４にはクロック検出結果信号２のうちの
Ｄ１が入力される。またアンドゲート２１−２及び２１
−５にはＤ２が入力され、アンドゲート２１−３及び２
１−６には、Ｄ３が入力される。また、アンドゲート２
１−２及び２１−３には入力Ｉ１が、アンドゲート２１
−１及び２１−６には入力Ｉ２が入力され、更にアンド
ゲート２１−４及び２１−５には入力Ｉ３が入力され
る。アンドゲート２１−１〜２１−３の出力は、オアゲ
ート２２−１に入力される。一方、アンドゲート２１−
４〜２１−６の出力はオアゲート２２−２に入力され
る．レベル信号選択回路２０のオアゲート２２−１，２
２−２から出力されるレベル信号３のうち、Ｌ１は分周
比デコーダ４０のアンドゲート２４−１及び２４−２に
入力されるほか、インバータ２３−１で極性を反転され
た後アンドゲート２４−３及び２４−４に入力され、レ
ベル信号Ｌ２はアンドゲート２４−１及び２４−３に入
力されるほか、インバータ２３−２で極性を反転された
後アンドゲート２４−２及び２４−４に入力される。FIG. 5 shows the level signal selection circuit 20 and the division ratio decoder 40 in detail. The level signal selection circuit 20 includes six AND gates 21-
1-21-6 were made, and of these, AND gate 21
D1 of the clock detection result signal 2 is input to -1 and 21-4. AND gates 21-2 and 21
D2 is input to -5, and AND gates 21-3 and 2
D3 is input to 1-6. Also, AND gate 2
The input I1 is applied to the AND gate 21 and the AND gate 21-3.
The input I2 is input to -1 and 21-6, and the input I3 is input to the AND gates 21-4 and 21-5. The outputs of the AND gates 21-1 to 21-3 are input to the OR gate 22-1. On the other hand, AND gate 21-
The outputs of 4 to 21-6 are input to the OR gate 22-2. OR gates 22-1, 2 of the level signal selection circuit 20
Of the level signal 3 output from 2-2, L1 is input to the AND gates 24-1 and 24-2 of the frequency division ratio decoder 40, and the polarity is inverted by the inverter 23-1 before the AND gate 24. -3 and 24-4, the level signal L2 is input to the AND gates 24-1 and 24-3, and the polarity is inverted by the inverter 23-2, and then the level signal L2 is input to the AND gates 24-2 and 24-4. Is entered.
【００２６】これら４つのうち、アンドゲート２４−１
の出力はアンドゲート２５−４，２５−８，２５−１２
に入力され、アンドゲート２４−２の出力はアンドゲー
ト２５−３，２５−７，２５−１１に入力される。また
アンドゲート２４−３の出力はアンドゲート２５−２，
２５−６，２５−１０に入力され、アンドゲート２４−
４の出力は、アンドゲート２５−１，２５−５，２５−
９に入力される。これら１２個のアンドゲート２５−１
〜２５−１２のうち、アンドゲート２５−１〜２５−４
には、クロック検出結果信号２のうちのＤ１が入力さ
れ、アンドゲート２５−５〜２５−８には、Ｄ２が入力
される。またアンドゲート２５−９〜２５−１２にはＤ
３が入力される。そしてこれらのアンドゲートからは、
分周比指定信号５（Ｒ１〜Ｒ１２）がそれぞれ出力され
る。Of these four, AND gate 24-1
Outputs of AND gates 25-4, 25-8, 25-12.
And the output of the AND gate 24-2 is input to the AND gates 25-3, 25-7, 25-11. The output of the AND gate 24-3 is the AND gate 25-2,
25-6 and 25-10, and AND gate 24-
The output of 4 is AND gates 25-1, 25-5, 25-
9 is input. These 12 AND gates 25-1
25-12 among AND gates 25-1 to 25-4
D1 of the clock detection result signal 2 is input to the AND gate, and D2 is input to the AND gates 25-5 to 25-8. In addition, D is placed in the AND gates 25-9 to 25-12.
3 is input. And from these AND gates,
The frequency division ratio designation signals 5 (R1 to R12) are output respectively.
【００２７】このような構成の分周比デコーダ４０によ
りレベル信号３とクロック検出信号２との組み合わせが
デコードされ、図７に示すようなデコード結果を得る。
すなわち、例えば入力Ｉ１がクロック信号であった場合
には、入力Ｉ２とＩ３のレベル信号の組み合わせ（４通
り）に、応じて、分周比が１から１／８にまでの４つの
分周比が指定される。入力Ｉ２又は入力Ｉ３がクロック
信号であった場合にも、同様にそれぞれ４通りの分周比
が指定され、合計として１２通りの分周比（１〜１／２
０４８）が指定可能となる。The division ratio decoder 40 having such a configuration decodes the combination of the level signal 3 and the clock detection signal 2 to obtain a decoding result as shown in FIG.
That is, for example, when the input I1 is a clock signal, four division ratios from 1 to 1/8 are obtained according to the combination (4 ways) of the level signals of the inputs I2 and I3. Is specified. Even when the input I2 or the input I3 is a clock signal, four frequency division ratios are similarly designated, respectively, and a total of 12 frequency division ratios (1 to 1/2).
048) can be designated.
【００２８】分周比デコーダ４０からの分周比指定信号
５（Ｒ１〜Ｒ１２）は、図６に示すクロック分周回路５
０内のアンドゲート５２−１〜５２−１２にそれぞれ入
力される。The frequency division ratio designating signal 5 (R1 to R12) from the frequency division ratio decoder 40 is supplied to the clock frequency division circuit 5 shown in FIG.
It is input to AND gates 52-1 to 52-12 in 0, respectively.
【００２９】これらのアンドゲートには、クロック信号
４が、それぞれＴ型フリップフロップ５１−１〜５１−
１１によりそれぞれの分周比に分周されて入力される。
そして、分周比指定信号Ｒ１〜Ｒ１２により選択された
アンドゲートからクロック信号が出力され、ノアゲート
５３を介して、分周クロック信号６として出力されるこ
ととなる。A clock signal 4 is supplied to these AND gates, respectively, with T-type flip-flops 51-1 to 51-.
The signal is frequency-divided by 11 and input.
Then, the clock signal is output from the AND gate selected by the division ratio designating signals R1 to R12, and is output as the divided clock signal 6 via the NOR gate 53.
【００３０】なお、本実施例においては、入力が３本の
場合について説明したが、４以上の入力の場合について
も同様に適用することができる。例えば入力が４の場合
には、いずれのラインがクロック入力であるかによって
４通りの場合わけがあり、各場合についてそれぞれ２3
＝８通りの組み合わせがあるためトータルとして４×８
＝３２通りの分周比が選択可能となる。更に、５本の入
力の場合には、５×２4 ＝８０通りの分周比が選択可能
となる。In the present embodiment, the case where the number of inputs is 3 has been described, but the case where the number of inputs is 4 or more can be similarly applied. For example, when the number of inputs is 4, there are four cases depending on which line is the clock input. In each case, 2 3
= 4 × 8 in total because there are 8 combinations
= 32 different frequency division ratios can be selected. Further, in the case of five inputs, 5 × 2 4 = 80 frequency division ratios can be selected.
【００３１】[0031]
【発明の効果】以上説明したように、この発明によれ
ば、クロックを入力するためのラインを固定せず、いず
れをクロックラインとするかを１つの情報として取り扱
うこととしたので、少ない信号ライン数で多くの分周比
が選択可能となる。従って、分周回路をチップ化した場
合、外部端子数を増加することなく、より多くの分周比
を取り扱うことが可能になるという効果がある。As described above, according to the present invention, since the line for inputting the clock is not fixed and which one is used as the clock line is treated as one piece of information, a small number of signal lines are used. Many division ratios can be selected by the number. Therefore, when the frequency dividing circuit is made into a chip, there is an effect that a larger frequency dividing ratio can be handled without increasing the number of external terminals.
【図１】本発明の一実施例における分周回路を示すブロ
ック図である。FIG. 1 is a block diagram showing a frequency dividing circuit according to an embodiment of the present invention.
【図２】クロック検出回路を示す回路図である。FIG. 2 is a circuit diagram showing a clock detection circuit.
【図３】クロック検出回路の動作を示すタイミング図で
ある。FIG. 3 is a timing diagram showing the operation of the clock detection circuit.
【図４】クロック選択回路を示すブロック図である。FIG. 4 is a block diagram showing a clock selection circuit.
【図５】レベル信号選択回路及び分周比デコーダを示す
回路図である。FIG. 5 is a circuit diagram showing a level signal selection circuit and a division ratio decoder.
【図６】クロック分周回路を示す回路図である。FIG. 6 is a circuit diagram showing a clock frequency dividing circuit.
【図７】分周比デコーダのデコード結果（３つの入力と
分周比との関係）を示す説明図である。FIG. 7 is an explanatory diagram showing a decoding result (relationship between three inputs and a division ratio) of the division ratio decoder.
【図８】従来の分周回路を示すブロック図である。FIG. 8 is a block diagram showing a conventional frequency dividing circuit.
１ 入力ラインＩ１〜Ｉ３ ２ クロック検出結果信号 ３ レベル信号（Ｌ１，Ｌ２） ４ クロック信号 ５ 分周比指定信号（Ｒ１〜Ｒ１２） ６ 分周クロック信号 １０ クロック検出回路 ２０ レベル信号選択回路 ３０ クロック選択回路 ４０ 分周比デコーダ ５０ クロック分周回路 1 input lines I1 to I3 2 clock detection result signal 3 level signal (L1, L2) 4 clock signal 5 frequency division ratio designation signal (R1 to R12) 6 frequency division clock signal 10 clock detection circuit 20 level signal selection circuit 30 clock selection Circuit 40 Dividing ratio decoder 50 Clock dividing circuit
Claims (1)
ベル信号ラインからなる複数の入力ラインのうち、いず
れがクロックラインであるかを検出するクロック検出手
段と、 このクロック検出手段の検出結果に応じ、前記複数の入
力ラインからクロックラインとレベル信号ラインをそれ
ぞれ選別する選別手段と、 この選別手段により選別されたレベル信号ラインの各信
号レベルと前記クロック検出手段の検出結果に基づき、
分周比を決定する分周比決定手段と、 前記選別手段により選別されたクロックラインのクロッ
クを、前記分周比決定手段により決定された分周比で分
周する分周手段と、 を具備することを特徴とする分周回路。1. A clock detecting means for detecting which one of a plurality of input lines consisting of one clock line and one or a plurality of level signal lines is a clock line, and a clock detecting means for detecting a result of the clock detecting means. Selecting means for selecting a clock line and a level signal line from the plurality of input lines, respectively, based on each signal level of the level signal line selected by the selecting means and the detection result of the clock detecting means,
Frequency division ratio determining means for determining the frequency division ratio, and frequency division means for dividing the clock of the clock line selected by the selection means by the frequency division ratio determined by the frequency division ratio determining means. A frequency dividing circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19821492A JPH0645915A (en) | 1992-07-24 | 1992-07-24 | Frequency dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19821492A JPH0645915A (en) | 1992-07-24 | 1992-07-24 | Frequency dividing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645915A true JPH0645915A (en) | 1994-02-18 |
Family
ID=16387393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19821492A Pending JPH0645915A (en) | 1992-07-24 | 1992-07-24 | Frequency dividing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645915A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136992A (en) * | 1987-11-19 | 1989-05-30 | Mitsui Eng & Shipbuild Co Ltd | Method for coloring member surface |
| US7342429B2 (en) | 2003-09-11 | 2008-03-11 | International Business Machines Corporation | Programmable low-power high-frequency divider |
| US7545191B2 (en) | 2003-09-11 | 2009-06-09 | International Business Machines Corporation | Method for dividing a high-frequency signal |
| US8865253B2 (en) | 2004-05-28 | 2014-10-21 | Ngk Insulators, Ltd. | Method of coloring surface of zirconium-based metallic glass component |
-
1992
- 1992-07-24 JP JP19821492A patent/JPH0645915A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136992A (en) * | 1987-11-19 | 1989-05-30 | Mitsui Eng & Shipbuild Co Ltd | Method for coloring member surface |
| US7342429B2 (en) | 2003-09-11 | 2008-03-11 | International Business Machines Corporation | Programmable low-power high-frequency divider |
| US7378890B2 (en) | 2003-09-11 | 2008-05-27 | International Business Machines Corporation | Programmable low-power high-frequency divider |
| US7545191B2 (en) | 2003-09-11 | 2009-06-09 | International Business Machines Corporation | Method for dividing a high-frequency signal |
| US8865253B2 (en) | 2004-05-28 | 2014-10-21 | Ngk Insulators, Ltd. | Method of coloring surface of zirconium-based metallic glass component |
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