JPH0643853A

JPH0643853A - 表示属性を制御する方法及び装置

Info

Publication number: JPH0643853A
Application number: JP5025559A
Authority: JP
Inventors: Daniel G Gibbons; ダニエル・ジェラルド・ギボンス; James A Harstad; ジェームズ・アラン・ハースタッド; David C Tannenbaum; デビッド・コンラッド・タンネンバウム
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-03-12
Filing date: 1993-02-15
Publication date: 1994-02-18
Also published as: US5289576A

Abstract

(57)【要約】（修正有）【目的】グラフィックス・プリミティブの検出可能
性、強調表示及び不可視性を制御するためのハードウェ
ア・フィルタを提供する。【構成】３つの表示属性の各々は合計６つの包含及び
排他カウンタ５０２〜５１２の両方に関連付けられてい
る。各クラス名には、現在活動しているセットのメンバ
かどうかを示すフラグ、及び６つのフィルタに対するク
ラスの効果を示す６ビットのストリングが関連付けられ
ている。構造体階層の横断時に、クラス名の追加命令が
ありフラグが未セットの場合、フラグがセットされ、対
応するフィルタ・カウンタが６ビットのストリングを使
用して増分信号をゲートする。クラス名の除去命令があ
り、フラグがリセットされていない場合、フラグがリセ
ットされ、対応するフィルタ・カウンタが６ビットのス
トリングを使用して減分信号をゲートする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ・グラフィ
ックス用の属性フィルタ、詳細にいえば、検出可能性、
強調表示及び不可視性などのＰＨＩＧＳ属性をフィルタ
する方法及び装置に関する。

【０００２】

【従来の技術】プログラマ階層対話グラフィックス・シ
ステム（ＰＨＩＧＳ）はコンピュータ・グラフィックス
用に広く使用されているアプリケーション・プログラミ
ング・インタフェース（ＡＰＩ）である。ＰＨＩＧＳプ
リミティブは検出可能性（ないしピック可能性）、強調
表示、及び可視性を始めとする各種の属性を有してい
る。強調表示は構造横断中に遭遇する以降の出力プリミ
ティブのイメージを、ワークステーション独自の態様で
区別すべきかどうかを示す。可視性は出力プリミティブ
を表示のためにラスタ化するかどうかを示す。検出可能
性（ないしピック可能性）はプリミティブがピッキング
といわれるユーザ選択操作に利用できるかどうかを示
す。

【０００３】ＰＨＩＧＳ標準に合わせて作成されたグラ
フィックス・アプリケーションはフィルタ操作を使用し
て、線、面、テキスト及びマーカなどのプリミティブの
検出可能性、強調表示及び不可視性を制御する。ＰＨＩ
ＧＳフィルタについては、ＩＢＭの刊行物「The graPHI
GS^TM Programming Interface: Understanding Concept
s」、SC33-8102-2、pp. 6-9ないし6-10 (3d ed. 1988）
ならびに米国特許第４８７０５９９号明細書を参照され
たい。（ＩＢＭ及びｇｒａＰＨＩＧＳはＩＢＭコーポレ
ーションの商標である。）大型のアプリケーションはフ
ィルタ操作処理時間がグラフィックス・プロセッサの全
体的なパフォーマンスに対して重大な要因となるような
頻度で、フィルタ操作を呼び出すことができる。

【０００４】

【発明が解決しようとする課題】一般的にいって、本発
明はグラフィックス・プリミティブの検出可能性、強調
表示及び不可視性を制御するためのハードウェア・フィ
ルタを目的とする。制御される３つの表示属性（検出可
能性、強調表示及び不可視性）の各々は、包含カウンタ
及び排他カウンタの両方に関連付けられており、合計６
個のカウンタがある。各クラス名には、クラス名が現在
活動状態のセットのメンバであるかどうかを示すフラ
グ、ならびに６つのフィルタの各々に対するクラスの影
響を示す６ビットのストリングが関連付けられている。

【０００５】構造体階層の横断時に、セットに対してク
ラス名を追加する命令があった場合、ならびにクラス名
に対応するフラグがまだセットされていなかった場合、
フラグがセットされ、対応するフィルタ・カウンタが６
ビット・ストリングによって増分信号をゲートすること
によって並列に増加させられる。同様に、セットに対し
てクラス名を除去する命令があり、クラス名に対応する
フラグがまだリセットされていなかった場合、フラグが
リセットされ、対応するフィルタ・カウンタが６ビット
・ストリングによって減分信号をゲートすることによっ
て減少させられる。対応する包含フィルタ・カウンタが
ゼロよりも大きく、プリミティブが少なくとも１つの包
含されているクラスに属していることを示しており、か
つ対応する排他フィルタ・カウンタがゼロであって、プ
リミティブがどの排他クラスにも属していないことを示
している場合には、以降に遭遇するプリミティブは検出
可能、強調表示済み、あるいは不可視であるとみなされ
る。

【０００６】

【課題を解決するための手段】本発明はフィルタリング
・タスクをハードウェアで解決するものである。これま
でソフトウェアのみで行われていた操作の大多数がハー
ドウェアに組み込まれる。その結果、フィルタ操作の全
体的なパフォーマンスが大幅に改善され、汎用性あるい
は機能の損失は生じなかった。さらに、この解決策に必
要な資源はわずかなものであり、したがって、実施する
のに費用がかからず、全製品範囲にわたって魅力的なも
のとなる。

【０００７】

【実施例】本明細書で使用する各種の用語の内、「グラ
フィックス命令」とは以下で説明するように、グラフィ
ックス・プロセッサに送られるコマンドの一般用語であ
る。「構造体要素」とは以下で説明するように、ＰＨＩ
ＧＳ階層の構造体要素に対応するグラフィックス命令で
ある。「プリミティブ」とは、属性（たとえば、ポリラ
イン・カラー、マーカ・タイプなど）を定義する非プリ
ミティブ構造体要素とは区別される、描画される実際の
エンティティ（たとえば、ポリライン、ポリマーカ、テ
キストなど）である構造体要素である。

【０００８】図１を参照すると、本発明を組み込んだコ
ンピュータ・グラフィックス・システム１００は、シス
テム・バス１０８を介して、メイン・メモリ１０４及び
メイン・プロセッサ１０６に結合されたグラフィックス
・サブシステム１０２を含んでいる。メイン・メモリ１
０４及びメイン・プロセッサ１０６は必ずしもグラフィ
ックス・サブシステム１０２に関連しているとは限らな
いシステム１００の一般的なタスクを処理する。メイン
・メモリ１０４はラスタ走査装置による表示のため、グ
ラフィックス・サブシステム１０２によってイメージに
変換されたグラフィックス・プリミティブを記憶する。
これらのプリミティブは以下で詳述するように、階層状
に編成されている。図１には示されていないが、システ
ム・バス１０８には、二次記憶装置、キーボードなどの
各種の周辺入出力（Ｉ／Ｏ）装置及びマウスなどのその
他のオプション装置も結合されている。システム１００
はＩＢＭ６０９５グラフィックス・システムやＩＢＭ
ＲＩＳＣシステム／６０００ワークステーションなどの
各種のグラフィックス・システムのいずれであってもよ
い。（ＲＩＳＣシステム／６０００はＩＢＭコーポレー
ションの商標である。）

【０００９】グラフィックス・サブシステム１０２はバ
ス・インタフェース１１０を介してシステム・バス１０
８に接続されている。バス１０８に接続されたグラフィ
ックス制御プロセッサ（ＧＣＰ）１１２は、メイン・メ
モリ１０４からプリミティブを読み取り、プリフォーマ
ッタ１１８を介して、グラフィックス・パイプラインに
つながっている変形プロセッサ１２０に渡す。制御プロ
セッサ１１２はローカル・メモリ１１６にもアクセスす
るが、このメモリはランダム・アクセス・メモリ（ＲＡ
Ｍ）であってもかまわない。パイプラインの最下部にあ
るポストフォーマッタ１２２は変形プロセッサ１２０の
出力を、ライン１２４を介してレンダリング論理１３４
に供給する。レンダリング論理１３４はまだ終点座標の
形態をしている変形されたプリミティブを、属性情報
（線の太さ、スタイル、カラーなど）とともに受け取
り、これをオブジェクトを表すピクセル強度のパターン
によって形成されたピクセル・イメージに変換すること
によってラスタ化する。このピクセル・イメージはフレ
ーム・バッファ１３６に格納され、陰極線管（ＣＲＴ）
モニタなどの表示装置１３８へ定期的にスキャンアウト
される。

【００１０】本発明のフィルタ論理はＶＲＡＭ制御モジ
ュール（ＶＣＭ）１３２に格納されており、これはデー
タ・ライン１２８及び制御ライン１３０を介してビデオ
ＲＡＭ（ＶＲＡＭ）属性スタック１２６に結合されてい
る。ＶＲＡＭ制御モジュール１３２は以下で説明する各
種のフィルタ・カウンタ、ならびにこれらのカウンタの
インデクシングを制御し、カウンタ出力を分離するため
の論理回路を含んでいる。ＶＲＡＭ属性スタック１２６
は特定のクラス名が現行のセットのメンバであるかどう
かを示すクラス名フラグを格納する。ＶＲＡＭ制御モジ
ュール１３２は制御プロセッサ１１２から入力ライン１
４２を受け取り、制御プロセッサに結合されたマッピン
グＲＡＭ１１４に接続された出力ライン１４０を有して
いる。マッピングＲＡＭ１１４は周知の態様で機能し
て、ＶＲＡＭ制御モジュール１３２から受け取ったｏｐ
コードを、ｏｐコードによって示されているローカル・
メモリ１１６内のブランチ・アドレスに変換する。

【００１１】図２はシステム１００が処理できる典型的
な階層グラフィックス・データ構造体を示す。この図に
示すように、構造体階層２００はさまざまなレベルの多
数の構造体、本例においては、構造体Ａ（２１０）、構
造体Ｂ（２２０）及び構造体Ｃ（２３０）からなってい
る。各構造体は次いで、構造体要素からなっている。そ
れ故、図２に示す例では、構造体Ａは構造体要素２１１
−２１５からなっており、構造体Ｂは構造体要素２２１
−２２５からなっており、構造体Ｃは構造体要素２３１
−２３５からなっている。

【００１２】構造体階層２００を階層の最上位構造体で
ある構造体Ａ（２１０）の構造体要素２１１から横切
り、構造体要素を順次処理する。これらの構造体要素は
下位構造体を呼び出す構造体実行コマンド（２１３及び
２２２）、ならびに呼出し構造体に制御を戻す構造体か
らの条件付き復帰要素（２３５及び２２５）を含んでい
ることもある。それ故、構造体要素２１３（実行構造体
Ｂ）に達すると、制御は構造体Ａ（２１０）から構造体
Ｂ（２２０）へ渡され、構造体Ａでの場合と同様に、構
造体Ｂに沿って右へ進む。同様に、構造体要素２２２
（実行構造体Ｃ）に達すると、制御は構造体Ｂ（２２
０）から構造体Ｃ（２３０）に渡され、構造体Ｂでの場
合と同様に、構造体Ｃに沿って右へ進む。構造体要素２
３５（構造体Ｂへの復帰）に達すると、制御は構造体Ｃ
（２３０）から構造体Ｂ（２２０）へ渡され、構造体要
素２２５（構造体Ａへの復帰）に達するまで、構造体Ｂ
に沿って右へ進み、構造体要素２２５に達した時点で、
制御は構造体Ａの構造体要素２１４に戻る。

【００１３】下位構造体すなわち高位構造体への復帰の
実行を要求するほかに、構造体要素はグラフィックス・
プリミティブを定義したり、現行（ないし活動）セット
に対するクラス名の追加または除去を行うことができ
る。グラフィックス・サブシステム１０２において、レ
ンダリングは構造体階層２００を横断するにしたがって
動的に変化するクラス名のセットの影響を受ける。各ク
ラス名を構成して（以下で説明するように、適切なクラ
ス名ビットをセットすることによって）、強調表示、検
出可能性及び可視性という１つまたは複数のＰＨＩＧＳ
属性を含めたり、排除したりすることができる。クラス
名を使用し、以下で説明する態様で個々のクラス名の各
々の包含及び排他操作を論理的に組み合わせることによ
って、強調表示、検出可能性及び可視性を制御する。し
たがって、図３を参照すると、構造体２４０は以下の構
造体要素を含んでいる。

【００１４】２４１：クラス１をセットに追加する

【００１５】２４２：ポリライン１

【００１６】２４３：クラス２をセットに追加する

【００１７】２４４：ポリマーカ１

【００１８】２４５：クラス２をセットから除去する

【００１９】２４６：クラス３をセットに追加する

【００２０】２４７：ポリマーカ２

【００２１】２４８：クラス３をセットから除去する

【００２２】２４９：クラス１をセットから除去する

【００２３】クラス名のセットのメンバシップは以下の
ように構造体２４０の横断中に動的に変化する。

【００２４】構造体要素クラス名セット２４１１２４２１２４３１、２２４４１、２２４５１２４６１、３２４７１、３２４８１２４９空

【００２５】構造体階層は参照することによって本明細
書の一部を構成する前述の米国特許第４８７０５９９号
明細書、ならびに米国特許願第０７／４２５７８１号明
細書及び同第０７／４２５７６４号明細書に記載されて
いる。

【００２６】本発明に関連するトラバーサル・タイプを
簡単に定義する。ドロー・トラバーサルを行って、表示
のためフレーム・バッファ１３６に書き込むピクセル・
データを生成する。一方、ピック・トラバーサルを行っ
て、描画した場合に、通常カーソルによって表示装置上
に指定され、かつマウス（図示せず）などのポインティ
ング・デバイスを操作することによって画面上に配置さ
れる定義済みピック開口と交差するプリミティブを識別
する。

【００２７】標準ピック・トラバーサルは他のプリミテ
ィブによって覆われているため、プリミティブがピック
開口で見えない場合であっても、ピック開口を幾何学的
に交差するプリミティブを識別する。一方、可視ピック
・トラバーサルはピック開口で見えるプリミティブだけ
を識別する。図９はこれら２つのピック・トラバーサル
のタイプの相違を示す。図には、第１のプリミティブ８
０４が第２のプリミティブ８０６に重なり、ピック開口
８０８の領域で第２のプリミティブをかくしている表示
装置８０２が示されている。標準ピック・トラバーサル
はプリミティブ８０４及び８０６の両方を検出可能なも
のと想定して、識別するが、これは両方のプリミティブ
が単独で描かれた場合に、ピック開口８０８に交差する
からである。しかしながら、可視ピック・トラバーサル
はプリミティブ８０４を識別するが、プリミティブ８０
６を識別しないが、これはプリミティブ８０４だけがピ
ック開口８０８内で可視のプリミティブだからである。
可視ピック・トラバーサルは参照することによって本明
細書の一部となる米国特許願第０７／７０１２５５号明
細書に詳述されている。

【００２８】クラス名情報はローカル・メモリ１１６の
領域３００（図４）に格納される。図示の実施例におい
て、１バイト（８ビット）のメモリ・ロケーション３０
２が最大１０２４のクラス名の各々に設けられている。
各ロケーション３０２は図５に示すフォーマットで個々
のクラス名のフィルタ情報を格納し、次のものを含むよ
うになっている。

【００２９】強調表示排他（ＨＥ）ビット４０２

【００３０】強調表示包含（ＨＩ）ビット４０４

【００３１】不可視性排他（ＩＥ）ビット４０６

【００３２】不可視性包含（ＩＩ）ビット４０８

【００３３】検出可能性排他（ＤＥ）ビット４１０

【００３４】検出可能性包含（ＤＩ）ビット４１２

【００３５】左端部の２つのビット４１４及び４１６
（図５でｘが付けられている）は本実施例では使用され
ない。

【００３６】特定の構造体階層２００を横断した場合、
クラス名がセットに対して付加または除去される。横断
の途中で遭遇するプリミティブは、セット内に現在存在
しているクラスに属しているものとみなされる。セット
内の各クラス名に対して定義されている包含及び排他ビ
ット４０２−４１２はプリミティブの強調表示、不可視
性及び検出可能性を決定する。プリミティブが強調表示
されているとみなされるのは、（１）現行セット内の少
なくとも１つのクラス名が１にセットされた強調表示包
含ビット４０４を有しており、かつ（２）現行セット内
のどのクラス名も１にセットされた強調表示排他ビット
４０２を有していない場合である。ビット４０６−４１
２を使用した同様なテストを使用して、プリミティブが
不可視なのか、あるいは検出可能なのかを決定する。

【００３７】図６を参照すると、ＶＲＡＭ制御モジュー
ル１３２はクラス名の現行セットに対する各種の包含及
び排他属性を追跡する６つの内部カウンタを含んでい
る。これらのカウンタは強調表示排他カウンタ５０２、
強調表示包含カウンタ５０４、不可視性排他カウンタ５
０６、不可視性包含カウンタ５０８、検出可能性排他カ
ウンタ５１０及び検出可能性包含カウンタ５１２を含ん
でいる。カウンタ５０２−５１２の各々を図示していな
い適当な手段によってゼロにリセットし、ライン５１４
からのクロック（ＣＬＫ）入力及びＡＮＤゲートからの
増分（ＩＮＣＲ）または減分（ＤＥＣＲ）入力の一致に
応じて増分または減分される。

【００３８】したがって、強調表示排他カウンタ５０２
はその増分入力をＡＮＤゲート５１６から、またその減
分入力をＡＮＤゲート５１８から受け取る。ＡＮＤゲー
ト５１６及び５１８の各々は一方の入力を強調表示排他
（ＨＥ）ライン５４４から受け取り、このラインにはカ
ウンタ５０２−５１２が特定のクラス名について更新さ
れた場合に、ローカル・メモリ１１６の対応するクラス
名ロケーション３０２から適切なＨＥビット４０２が与
えられる。ＡＮＤゲート５１６はもう一方の入力をＡＤ
Ｄライン５４０から受け取るが、このラインはクラス名
がセットに加えられる場合に活動化される。一方、ＡＮ
Ｄゲート５１８はもう一方の入力をＲＥＭＯＶＥライン
５４２から受け取るが、このラインはクラス名がセット
から除去される場合に活動化される。

【００３９】同様にして、強調表示包含カウンタ５０４
はその増分入力をＡＮＤゲート５２０から、また減分入
力をＡＮＤゲート５２２から受け取る。ＡＮＤゲート５
２０及び５２２の各々は一方の入力を強調表示包含（Ｈ
Ｉ）ライン５４６から受け取り、このラインにはカウン
タ５０２−５１２が特定のクラス名について更新された
場合に、ローカル・メモリ１１６の対応するクラス名ロ
ケーション３０２から適切なＨＩビット４０４が与えら
れる。ＡＮＤゲート５２０及び５２２はそのもう一方の
入力をＡＤＤライン５４０及びＲＥＭＯＶＥライン５４
２のそれぞれから受け取る。

【００４０】同様に、不可視性排他カウンタ５０６はそ
の増分入力をＡＮＤゲート５２４から、また減分入力を
ＡＮＤゲート５２６から受け取る。ＡＮＤゲート５２４
及び５２６の各々は一方の入力を不可視性排他（ＩＥ）
ライン５４８から受け取り、このラインにはカウンタ５
０２−５１２が特定のクラス名について更新された場合
に、ローカル・メモリ１１６の対応するクラス名ロケー
ション３０２から適切なＩＥビット４０６が与えられ
る。ＡＮＤゲート５２４及び５２６はそのもう一方の入
力をＡＤＤライン５４０及びＲＥＭＯＶＥライン５４２
のそれぞれから受け取る。

【００４１】同様に、不可視性包含カウンタ５０８はそ
の増分入力をＡＮＤゲート５２８から、また減分入力を
ＡＮＤゲート５３０から受け取る。ＡＮＤゲート５２８
及び５３０の各々は一方の入力を不可視性包含（ＩＩ）
ライン５５０から受け取り、このラインにはカウンタ５
０２−５１２が特定のクラス名について更新された場合
に、ローカル・メモリ１１６の対応するクラス名ロケー
ション３０２から適切なＩＩビット４０８が与えられ
る。ＡＮＤゲート５２８及び５３０はそのもう一方の入
力をＡＤＤライン５４０及びＲＥＭＯＶＥライン５４２
のそれぞれから受け取る。

【００４２】検出可能性排他カウンタ５１０はその増分
入力をＡＮＤゲート５３２から、また減分入力をＡＮＤ
ゲート５３４から受け取る。ＡＮＤゲート５３２及び５
３４の各々は一方の入力を検出可能性包含（ＤＥ）ライ
ン５５２から受け取り、このラインにはカウンタ５０２
−５１２が特定のクラス名について更新された場合に、
ローカル・メモリ１１６の対応するクラス名ロケーショ
ン３０２から適切なＤＥビット４１０が与えられる。Ａ
ＮＤゲート５３２及び５３４はそのもう一方の入力をＡ
ＮＤライン５４０及びＲＥＭＯＶＥライン５４２のそれ
ぞれから受け取る。

【００４３】最後に、検出可能性包含カウンタ５１２は
その増分入力をＡＮＤゲート５３６から、また減分入力
をＡＮＤゲート５３８から受け取る。ＡＮＤゲート５３
６及び５３８の各々は一方の入力を検出可能性包含（Ｄ
Ｉ）ライン５５４から受け取り、このラインにはカウン
タ５０２−５１２が特定のクラス名について更新された
場合に、ローカル・メモリ１１６の対応するクラス名ロ
ケーション３０２から適切なＤＩビット４１２が与えら
れる。ＡＮＤゲート５３６及び５３８はそのもう一方の
入力をＡＮＤライン５４０及びＲＥＭＯＶＥライン５４
２のそれぞれから受け取る。

【００４４】以下で説明するように、ＶＲＡＭ制御モジ
ュール１３２はクラス名追加命令を受け取ってからライ
ン５４０を作動させ、クラス名がまだ現行セットのメン
バでない場合に、クラス名ビット５４４−５５４によっ
て指定された該当するカウンタ５０２−５１２を増加さ
せる。同様に、ＶＲＡＭ制御モジュール１３２はクラス
名除去命令を受け取ってからライン５４２を作動させ、
クラス名が現行セットのメンバである場合に、クラス名
ビット５４４−５５４によって指定された該当するカウ
ンタ５０２−５１２を減少させる。クラス名ビット５４
４−５５４は制御プロセッサ１１２によってローカル・
メモリ１１６から読み取られ、ライン１４２上を並列に
ＶＲＡＭ制御モジュール１３２に供給される。

【００４５】カウンタ５０２−５１２の各々はこのカウ
ンタの出力がゼロよりも大きいのかどうかを示す出力を
もたらす。これらの出力はＶＲＡＭ制御モジュール１３
２内の組合せ論理であるフィルタ分解論理５５６に供給
され、この論理回路は強調表示、不可視性及び検出可能
性によってカウンタの分解を示すマッピングＲＡＭ１１
４（及び制御プロセッサ１１２）への出力をライン１４
０に発生する。

【００４６】本発明によれば、ライン５４４−５５４上
の包含及び排他信号は並列に、ライン５１４上のクロッ
ク（ＣＬＫ）信号及びライン５４０または５４２上のＡ
ＤＤまたはＲＥＭＯＶＥ信号と同時に与えられ、クラス
名に関するカウンタ５０２−５１２の同時更新を可能と
する。これは同等なカウントを格納するレジスタまたは
その他のロケーションが順次、異なるメモリ・サイクル
で更新される従来技術とは対照的なものである。これは
全体的なシステム・パフォーマンスを相当程度改善する
が、これはクラス名が現行セットに対して追加、あるい
は除去された場合に、総処理時間の大部分を包含及び排
他カウンタの更新にだけ使用されるからである。

【００４７】好ましい実施例において、合計１０２４の
ビットを使用して、クラス名セットの現在の構成を示
し、各ビットは対応するクラス名がセットの一部である
かどうかを示すフラグとして働く。これらのビットは他
の構造体状態情報とともに、属性スタック１２６（図
１）に格納される。属性スタック１２６がビデオＲＡＭ
（ＶＲＡＭ）６００（図７）に収められていることが好
ましい。ＶＲＡＭ６００を各々が１０２４バイトの記憶
域を含んでいる２５６の列６０２に編成されているとみ
なすことができる。この編成は各種の方法で実現でき
る。本明細書に開示した実施例において、ＶＲＡＭ６０
０は８つのモジュール（個別には示されていない）で構
成されており、各モジュールは２５６のアドレス可能の
行及び列を含んでおり、４ビットの深さである。しかし
ながら、ＶＲＡＭ６００の特定の物理的実現形態はそれ
自体では本発明には重要ではない。

【００４８】１０２４のビットを含んでいる各行６０２
の一部６０４を使用して、構造体状態情報の内クラス名
セットの現在の構成を表す部分を格納する。部分６０４
は図７において行６０２の最後の部分として示されてい
るが、行６０２内のクラス名部分６０４の特定のロケー
ションは本発明には重要ではない。図８を参照すると、
クラス名部分６０４は１０２４のビット７０２を含んで
おり、その各々は特定のクラス名に対応しており、クラ
ス名が現行セットに含まれている場合には、特定の論理
レベル（たとえば、１）にセットされる。

【００４９】属性スタック１２６の各行６０２を使用し
て、構造体階層２００（図２）の特定の構造体レベルに
関する構造体状態情報を格納する。属性スタック１２６
の最初の行６０２に初期設定されている行ポインタ６０
６は現在行をポイントする。トラバーサルが構造体実行
コマンドに応じて低位の構造体に進むと、行ポインタ６
０６が増加し、ＶＲＡＭ６００の他の行６０２が構造体
状態情報を格納するために使用され、各行６０２は構造
体の特定のレベルに関する情報を格納する。トラバーサ
ルが高位構造体に戻ると、行ポインタ６０６はこれに応
じて減少する。

【００５０】フィルタ・プロセスの操作は次の通りであ
る。制御プロセッサ１１２がまずローカル・メモリ１１
６の領域３００にクラス名のリストを作成する。ローカ
ル・メモリ１１６内の各クラス名ロケーション３０２は
ビットのストリング４０２−４１２（図５）を含んでお
り、これらはクラス名が各種のフィルタの包含及び排他
カウンタ５０１−５１２（図６）にどのように影響を及
ぼすかを指定する。制御プロセッサ１１２はフィルタＶ
ＲＡＭ６００の行６０２をクリアし（図７）、ＶＣＭ１
３２は６つのカウンタ５０２−５１２（図６）をゼロに
クリアする。

【００５１】ＰＨＩＧＳ構造体のトラバーサル中に、２
つのタイプのフィルタ更新、すなわちセットへのクラス
名の追加及びセットからのクラス名の除去が発生する。
セットへのクラス名の追加は、命令で指定されたクラス
名をこれが包含済みでない限り、包含されているクラス
名のセットに追加する。クラス名追加命令を受け取った
場合、フィルタ論理１３２はＶＲＡＭ１２６に対して読
取り修正書込み（ＲＭＷ）命令を実行して、選択したク
ラス名が包含済みであるかどうかを決定する。詳細にい
えば、フィルタ論理は行ポインタ６０６によって示され
た場合に、現在行６０２の部分６０４内の対応するクラ
ス名ビットを検証する。

【００５２】行部分６０４の対応するクラス名ビットが
すでに１にセットされており、クラス名がすでにセット
のメンバになっていることを示している場合には、他の
動作は行われない。そうでない場合には、行部分６０４
内の対応するクラス名ビット７０２がセットされ、クラ
ス名をセットに追加する。クラス名が追加された場合、
対応するフィルタ・カウンタ５０２−５１２が増加す
る。これは上述のように、ライン５４０上のＡＤＤ信号
をゲーティングすることによって、６つのカウンタ５０
２−５１２の全部に対して同時に行われ、したがってカ
ウンタが増加し、ライン５４４−５５４上に６ビットの
クラス名ストリングをもたらす。このビット・ストリン
グはこれをローカル・メモリ１１６から読み取る制御プ
ロセッサ１１２によってＶＲＡＭ制御モジュール１３２
に与えられる。（本実施例においては、これはローカル
・メモリ１１６の一部であるが、必要に応じ、クラス名
メモリ３０２をＶＲＡＭ制御モジュール１３２自体にお
くこともできる。）

【００５３】セットからのクラス名の除去は同様な態様
で作動する。クラス名がそれまでにセットに追加されて
いなかった（すなわち、行部分６０４に対応するクラス
名ビット７０２がセットされていない）場合には、要求
は無視され、ノー・オペーレーションとして扱われ、ク
ラス名を除去できるのは、これがそれまでに追加されて
いた場合だけである。除去の際に、ビット７０２はクリ
アされ、該当するフィルタ・カウンタ５０２−５１２が
ライン５４２上のＲＥＭＯＶＥ信号を使用して、上記と
同様な態様で、減少させられる。

【００５４】各クラス名追加または除去命令の後、フィ
ルタ分解論理５５６がフィルタ・カウンタ５０２−５１
２の状態を分解する。プリミティブは包含されており、
排除されていない場合、すなわち対応する包含フィルタ
・カウンタ５０４、５０８または５１２がゼロよりも大
きく、対応する排他フィルタ５０２、５０６または５１
０がゼロである場合に、検出可能、強調表示または不可
視であるとみなされる。これらの複合したフィルタの結
果はライン１４０を介してシステムの他の部分で利用可
能とされる（図１）。

【００５５】構造体実行コマンドがトラバーサル中に生
じた場合（図２）、属性スタック１２６の現行行６０２
が１行下へコピーされ、現行行ポインタ６０６が増加さ
せられる。構造体からの復帰時に、行ポインタ６０６は
減少させられる。それ故、ＶＲＡＭ１２６はクラス名に
対するビット・ストリング・スタックとして挙動する。

【００５６】また、構造体実行中に、６つのフィルタ・
カウンタ５０２−５１２が読み取られ、その値がビデオ
ＲＡＭスタック１２８に保管されるので、構造体からの
復帰時にこれらを復元することができる。

【００５７】フィルタ分解論理５５６は不可視性、強調
表示及び検出可能性に関する出力をライン１４０にもた
らす。強調表示に関するフィルタ分解論理出力は、上述
のように、強調表示排他及び包含カウンタ５０２及び５
０４の出力によって決定される。同様に、検出可能性に
関するフィルタ分解論理出力は、検出可能性排他及び包
含カウンタ５１０及び５１２の出力によって決定され
る。

【００５８】不可視性に関するフィルタ分解論理出力
は、不可視性排他及び包含フィルタ・カウンタ５０６及
び５０８ならびに２つの付加的な外部から与えられる入
力、すなわち、上述のような（ライン５６０）トラバー
サルのタイプ（ドローまたはピックの相関）（ライン５
５８）、及び、ピック・トラバーサルの場合には、ピッ
クのタイプ（可視または標準）に応じるものである。こ
れらの付加的な入力は全体的なシステム・パフォーマン
スを改善する。標準ピック・トラバーサル中に、フィル
タ・カウンタ５１０及び５１２が非検出可能となった場
合、プリミティブは不可視として扱われる。不可視プリ
ミティブは描画ないしピック相関されず、したがって、
処理全体の量が減少する。

【００５９】この処理ショートカットを可視ピック・ト
ラバーサルの処理中に行うことができないが、これは非
検出可能プリミティブが検出可能プリミティブの最終的
な可視性に潜在的に寄与するからである。それ故、図９
を参照すると、プリミティブ８０４が非検出可能であっ
ても、これがピック開口８０８の領域でプリミティブ８
０６を隠蔽するため、依然としてプリミティブ８０６の
可視性に影響を及ぼす。したがって、ライン５５８がピ
ック・トラバーサルを指定し、ライン５６０が可視ピッ
ク・トラバーサルを指定している場合、可視性に関する
フィルタ分解論理出力は可視性カウンタ５０６及び５０
８の出力のみによって決定され、検出可能性カウンタ５
１０及び５１２には依存しない。

【００６０】構造体実行コマンド（図２）が生じるたび
に、フィルタ・カウンタ５０２−５１２の内容は、クラ
ス名包含ビット・ストリングと同じ態様でスタック１２
６に保管される。構造体から復帰すると、フィルタ・カ
ウンタがスタックから消滅する。パッケージの集積度が
上がった場合、ＲＡＭをＶＲＡＭ制御モジュール１３２
の内部におき、構造体実行中に６つのカウンタを保管す
ることが可能となる。それ故、ハードウェアはフィルタ
処理タスクに完全な解決策を提供する。

【００６１】ＶＲＡＭ制御モジュール１３２は最大階層
深さがモジュールによって（行ポインタ６０６を介し
て）アドレス可能なＶＲＡＭ６００の行数によって決定
されるように設計される。深さを深くするには、既存の
行をアドレスするためにモジュール内でＶＲＡＭ行を追
加するか、あるいはレジスタの幅を広くする必要がある
が、その他の設計変更は必要ない。また、サポートされ
るクラス名の数はＶＲＡＭの行の幅によってのみ制限さ
れ、複数のＶＲＡＭを並列に編成することによって簡単
に増加させることができる。設計の変更は必要ではな
い。

【図面の簡単な説明】

【図１】本発明を組み込んだコンピュータ・グラフィッ
クス・システムの略ブロック図である。

【図２】図１に示すシステムによって処理されるタイプ
の階層データ構造体の略ブロック図である。

【図３】クラス名命令を含んでいる構造体の略ブロック
図である。

【図４】クラス名情報を記憶するために使用される、図
１に示したローカル・メモリの部分の略ブロック図であ
る。

【図５】図４に示したローカル・メモリ部分にクラス名
情報が記憶されるフォーマットの図面である。

【図６】図１に示したＶＲＡＭ制御モジュールのフィル
タ・カウンタ及び関連するインデクシング論理の略ブロ
ック図である。

【図７】図１に示すＶＲＡＭ属性スタックの略ブロック
図である。

【図８】どのクラス名が現行のセットの一部となってい
るかを示すフラグの略ブロック図である。

【図９】ピック・ウィンドウに重なっているプリミティ
ブを含んでいる表示画面の図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジェームズ・アラン・ハースタッドアメリカ合衆国02030、マサチューセッツ州ドーヴァー、クレイブルック・ロード 106 (72)発明者デビッド・コンラッド・タンネンバウムアメリカ合衆国12433、ニューヨーク州ハーレイ、オールド・ルート209、369

Claims

【特許請求の範囲】

【請求項１】グラフィックス命令によって表され、クラ
ス名のセットを関連付けらたプリミティブが該クラス名
に関連付けられた１つまたは複数の表示属性によって表
示されるグラフィックス・システムであって、該システ
ムはクラス名の各々に対するフラグを格納するための手
段及び前記表示属性の各々に関連付けられた少なくとも
１つのカウンタと前記クラス名の各々に対するビット・
ストリングを格納するための手段とを含んでおり、該ス
トリングの各ビットは前記カウンタの１つに関連付けら
れているグラフィックス・システムにおいて、セットへのクラス名の追加のための命令に応答して該ク
ラス名に対応するフラグがセットされているかどうかを
決定し、該フラグがセットされていない場合には、該フ
ラグをセットし、前記ビット・ストリングを使用して増
分信号をゲートすることによって対応するカウンタを並
列に増加させ、セットからのクラス名の除去のための命令に応答して該
クラス名に対応するフラグがリセットされているかどう
かを決定し、該フラグがリセットされていない場合に
は、フラグをリセットし、前記ビット・ストリングを使
用して減分信号をゲートすることによって対応するカウ
ンタを並列に減少させ、前記カウンタの状態にしたがって前記表示属性を制御す
るステップを含んでいる前記表示属性を制御する方法。
【請求項２】前記属性の各々に関連付けられた包含カウ
ンタと排他カウンタを有しており、各属性が対応する排
他カウンタからのゼロ出力及び対応する包含カウンタか
らの非ゼロ出力に応答して所定の態様で制御される請求
項１記載の方法。
【請求項３】グラフィックス命令によって表され、クラ
ス名のセットを関連付けられたプリミティブが該クラス
名に関連付けられた１つまたは複数の表示属性によって
表示されるグラフィックス・システムであって、該クラ
ス名の各々に対するフラグを格納するための手段を含ん
でいるグラフィックス・システムにおいて、少なくとも１つが前記属性の各々に関連付けられている
複数個のカウンタと、前記クラス名の各々に対するビット・ストリングを格納
するための手段であって、該ビット・ストリングの各ビ
ットが前記カウンタの１つに関連付けられているもの
と、前記セット内のクラス名の包含に影響を及ぼすグラフィ
ックス命令に応答して、前記カウンタに対するインデク
シング信号を発生するための手段と、前記セット内のクラス名の包含に影響を及ぼす前記グラ
フィックス命令に応答して、前記クラス名に対応するビ
ット・ストリングを並列に発生するための手段と、前記ビット・ストリングと並列に前記インデクシング信
号をゲートし、それぞれのゲートされたインデクシング
信号を前記カウンタに対して発生する手段とからなる前
記表示属性を制御するための装置。