JPH0642628B2 - 電源オフ検知回路 - Google Patents
電源オフ検知回路Info
- Publication number
- JPH0642628B2 JPH0642628B2 JP57118550A JP11855082A JPH0642628B2 JP H0642628 B2 JPH0642628 B2 JP H0642628B2 JP 57118550 A JP57118550 A JP 57118550A JP 11855082 A JP11855082 A JP 11855082A JP H0642628 B2 JPH0642628 B2 JP H0642628B2
- Authority
- JP
- Japan
- Prior art keywords
- iil
- block
- power
- gate
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/602—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors in integrated circuits
Landscapes
- Logic Circuits (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】 本発明は、ＩＩＬロジック素子を有するＩＣにおいて、
一部ブロックのＩＩＬ用電源がオフになったことを検知
し、他ブロックにその情報を伝達する電源オフ検知回路
に関するものである。
一部ブロックのＩＩＬ用電源がオフになったことを検知
し、他ブロックにその情報を伝達する電源オフ検知回路
に関するものである。
電源オフ検知回路は、例えば、ＶＴＲにおいて、記録時
にポーズ状態にした時、テープが少し逆方向に巻戻さ
れ、ポーズが解除されたとき正方向に送られて、正しい
継ぎ目から新らしい信号を記録するように機能する回路
に使われている。第１図はこのような機能を有するＶＴ
Ｒの主要部を示す。
にポーズ状態にした時、テープが少し逆方向に巻戻さ
れ、ポーズが解除されたとき正方向に送られて、正しい
継ぎ目から新らしい信号を記録するように機能する回路
に使われている。第１図はこのような機能を有するＶＴ
Ｒの主要部を示す。
今、テープ１に記録が行なわれており、ＣＴＬパルスが
ＣＴＬヘッド２によって、図のようにＣ１まで記録され
た時、ポーズ状態にされたとする。そうすると、キャブ
スタンモータ８は制御回路６の指令によって、記録時の
回転方向とは逆方向に所定時間回転する。このため、テ
ープ１は巻戻され、この時、ＣＴＬヘッド２はテープ１
の下辺に記録されているＣＴＬパルスを、Ｃ１，Ｃ２，
Ｃ３……の順に所定再生する。再生されたＣＴＬパルス
Ｃ１，Ｃ２，Ｃ３……は増幅器４をへてカウンタ５に送
られ、カウンタ５はＣＴＬパルスの数をカウントする。
ＣＴＬヘッド２によって、図のようにＣ１まで記録され
た時、ポーズ状態にされたとする。そうすると、キャブ
スタンモータ８は制御回路６の指令によって、記録時の
回転方向とは逆方向に所定時間回転する。このため、テ
ープ１は巻戻され、この時、ＣＴＬヘッド２はテープ１
の下辺に記録されているＣＴＬパルスを、Ｃ１，Ｃ２，
Ｃ３……の順に所定再生する。再生されたＣＴＬパルス
Ｃ１，Ｃ２，Ｃ３……は増幅器４をへてカウンタ５に送
られ、カウンタ５はＣＴＬパルスの数をカウントする。
ポーズ時は、カウンタ５は該カウント数を保持し、一方
キャブスタンモータ８に供給される電源あるいは制御回
路６に供給される電源はオフにされ、節電が行なわれ
る。
キャブスタンモータ８に供給される電源あるいは制御回
路６に供給される電源はオフにされ、節電が行なわれ
る。
次にポーズが解除され、引き続き記録が開始された時
は、カウンタ５に記憶されているＣＴＬパルスの数だけ
テープ１が正方向に送られ、かつポーズ前に記録した信
号と、今度記録しようとする新たな信号との位相合せが
行なわれる。そして、このＣＴＬパルスの数だけテープ
１が送られた時点で新たな記録信号がテープの記録ヘッ
ドあるいはＣＴＬヘッド等に送られ、この新たな記録信
号はポーズ前に記録された記録信号に引き続いて、重な
らず又は間があくことなく記録される。
は、カウンタ５に記憶されているＣＴＬパルスの数だけ
テープ１が正方向に送られ、かつポーズ前に記録した信
号と、今度記録しようとする新たな信号との位相合せが
行なわれる。そして、このＣＴＬパルスの数だけテープ
１が送られた時点で新たな記録信号がテープの記録ヘッ
ドあるいはＣＴＬヘッド等に送られ、この新たな記録信
号はポーズ前に記録された記録信号に引き続いて、重な
らず又は間があくことなく記録される。
このような操作を行なわせる場合、ポーズ時にはカウン
タ５のカウント値を記憶させておくため、カウンタには
常に電源を接続しておく必要がある。しかし、キャブス
タンモータ８は通常停止状態にされているから、制御回
路６や増幅器７には電源を接続せず、省電力化を行なう
ことが必要となる。また、カウンタ５にノイズが入力し
て、カウント値が変わらないような配慮をする必要があ
る。
タ５のカウント値を記憶させておくため、カウンタには
常に電源を接続しておく必要がある。しかし、キャブス
タンモータ８は通常停止状態にされているから、制御回
路６や増幅器７には電源を接続せず、省電力化を行なう
ことが必要となる。また、カウンタ５にノイズが入力し
て、カウント値が変わらないような配慮をする必要があ
る。
上記のようなカウンタ５および制御回路６を１チップＩ
Ｃで作るような場合、従来は第２図に示されているよう
な電源オフ検知回路が用いられていた。図において、29
は外部電源31によって動作し、必要に応じて該外部電源
の接続がオン，オフされるＩＩＬ素子の第１のブロック
である。また、30は常時動作しているＩＩＬ素子の第２
のブロックである。さらに、11は電源31のオンおよびオ
フの動作をＩＣ内に伝えるための入力端子、13,14,15,1
6,17および18は抵抗、19,20および21はトランジスタ、2
7,28はＩＩＬゲートである。
Ｃで作るような場合、従来は第２図に示されているよう
な電源オフ検知回路が用いられていた。図において、29
は外部電源31によって動作し、必要に応じて該外部電源
の接続がオン，オフされるＩＩＬ素子の第１のブロック
である。また、30は常時動作しているＩＩＬ素子の第２
のブロックである。さらに、11は電源31のオンおよびオ
フの動作をＩＣ内に伝えるための入力端子、13,14,15,1
6,17および18は抵抗、19,20および21はトランジスタ、2
7,28はＩＩＬゲートである。
また、第３図は第２図の回路の主要部の信号のタイムチ
ャートを示す。
ャートを示す。
このような構成の電源オフ検知回路において、第１のブ
ロック29に電源が加えられている状態、つまり電源31が
オンしている状態では、例えば図示されていない制御回
路から端子11に“Ｌ”レベルの信号12が第３図のＡ期間
に示されているように加えられ、トランジスタ19,20,21
はオフしている。そのため、信号25はゲート27で反転さ
れ、その反転信号がそのままゲート28に入力するので、
第３図に示されているように、信号26は信号25と同様の
信号になる。
ロック29に電源が加えられている状態、つまり電源31が
オンしている状態では、例えば図示されていない制御回
路から端子11に“Ｌ”レベルの信号12が第３図のＡ期間
に示されているように加えられ、トランジスタ19,20,21
はオフしている。そのため、信号25はゲート27で反転さ
れ、その反転信号がそのままゲート28に入力するので、
第３図に示されているように、信号26は信号25と同様の
信号になる。
一方、電源31がオフしたとすると、端子11には前記の図
示されていない制御回路から“Ｈ”の信号12が、第３図
のＢ期間に示されているように印加され、トランジスタ
19,20,21はオンする。そのため、信号25の“Ｈ”，
“Ｌ”にかかわらず、ゲート28の入力は“Ｌ”となる。
したがって、信号26は第３図に示されているように、
“Ｈ”に固定され、電源31オフに対して所望の信号が得
られたことになる。
示されていない制御回路から“Ｈ”の信号12が、第３図
のＢ期間に示されているように印加され、トランジスタ
19,20,21はオンする。そのため、信号25の“Ｈ”，
“Ｌ”にかかわらず、ゲート28の入力は“Ｌ”となる。
したがって、信号26は第３図に示されているように、
“Ｈ”に固定され、電源31オフに対して所望の信号が得
られたことになる。
第２図に示されている電源オフ検知回路を第１図に示し
たＶＴＲに応用すると次のようになる。ＩＩＬ素子の第
１のブロック29は制御回路６および増幅器７に相当す
る。また、ＩＩＬ素子の第２のブロック30はカウンタ５
に相当する。さらに、ＩＩＬゲート27の入力信号25はＣ
ＴＬヘッド２によって再生されたＣＴＬパルスに相当
し、ＩＩＬ素子の第１のブロック29の電源31がオンの間
はＣＴＬパルスはＩＩＬゲート27,28を通ってその出力
側に接続されたカウンタに入力する。一方、第１のＩＩ
Ｌ素子ブロック29の電源31がオフにされると、ＩＩＬゲ
ート28の出力は“Ｈ”になり、ＩＩＬゲート28の出力側
に接続されたカウントの値はそのカウント値を保持す
る。この時、該カウンタの入力は強制的に“Ｈ”にされ
ているので、ゲート27の入力側からノイズ等が入力して
も、カウンタには何の影響もない。このように、第２図
の電源オフ検知回路は、入力情報のホールドとノイズ除
去の役目をする。
たＶＴＲに応用すると次のようになる。ＩＩＬ素子の第
１のブロック29は制御回路６および増幅器７に相当す
る。また、ＩＩＬ素子の第２のブロック30はカウンタ５
に相当する。さらに、ＩＩＬゲート27の入力信号25はＣ
ＴＬヘッド２によって再生されたＣＴＬパルスに相当
し、ＩＩＬ素子の第１のブロック29の電源31がオンの間
はＣＴＬパルスはＩＩＬゲート27,28を通ってその出力
側に接続されたカウンタに入力する。一方、第１のＩＩ
Ｌ素子ブロック29の電源31がオフにされると、ＩＩＬゲ
ート28の出力は“Ｈ”になり、ＩＩＬゲート28の出力側
に接続されたカウントの値はそのカウント値を保持す
る。この時、該カウンタの入力は強制的に“Ｈ”にされ
ているので、ゲート27の入力側からノイズ等が入力して
も、カウンタには何の影響もない。このように、第２図
の電源オフ検知回路は、入力情報のホールドとノイズ除
去の役目をする。
一般的にいえば、第１のＩＩＬ素子ブロック29の電源が
オフになった時は、第２のＩＩＬ素子ブロック30はＩＩ
Ｌゲート28の“Ｈ”出力により、固定モードに保持され
るということができる。
オフになった時は、第２のＩＩＬ素子ブロック30はＩＩ
Ｌゲート28の“Ｈ”出力により、固定モードに保持され
るということができる。
しかし、上記した従来の電源オフ検知回路は制御用の検
知端子１１が必要であり、端子数が多いという欠点があ
った。また、ＩＣ内部に必要とされる情報本数が増す
と、抵抗13〜18，トランジスタ19〜21の数が増加し、不
経済であるという欠点があった。
知端子１１が必要であり、端子数が多いという欠点があ
った。また、ＩＣ内部に必要とされる情報本数が増す
と、抵抗13〜18，トランジスタ19〜21の数が増加し、不
経済であるという欠点があった。
本発明の目的は、上記した従来技術の欠点を除去し検知
端子をもうけることなく、できうる限り少ない素子数で
安定に動作する電源オフ検知回路を提供することにあ
る。
端子をもうけることなく、できうる限り少ない素子数で
安定に動作する電源オフ検知回路を提供することにあ
る。
本発明の特徴は、電源オフのありうる第１のブロック内
に配置され、かつ入力が開放されたＩＩＬゲートの出力
により、常時動作している第２のブロックのＩＩＬゲー
トをドライブすることにより、検知端子を設けることな
く少ない素子数で安定に動作するようにした点にある。
に配置され、かつ入力が開放されたＩＩＬゲートの出力
により、常時動作している第２のブロックのＩＩＬゲー
トをドライブすることにより、検知端子を設けることな
く少ない素子数で安定に動作するようにした点にある。
以下に、本発明の一実施例を第４図，第５図および第６
図により説明する。第４〜６図において第２図と同一な
機能を有するものには同一の符号が付されている。
図により説明する。第４〜６図において第２図と同一な
機能を有するものには同一の符号が付されている。
第４図において、33は第１のブロック29内のＩＩＬゲー
トであり入力が開放で無接続、27,28,34は第２のブロッ
ク30内のＩＩＬゲートである。
トであり入力が開放で無接続、27,28,34は第２のブロッ
ク30内のＩＩＬゲートである。
第５図は、ＩＩＬゲート33,34を電流源とトランジスタ
の等価回路であらわしたものである。ＩＩＬゲートは、
入力に電流源37あるいは38をもったトランジスタ35,36
と等価である。また、第６図は第５図の第１のブロック
の電流源37を、第２図の第１のブロック29および電源31
と対応されてより具体的に書いたものである。
の等価回路であらわしたものである。ＩＩＬゲートは、
入力に電流源37あるいは38をもったトランジスタ35,36
と等価である。また、第６図は第５図の第１のブロック
の電流源37を、第２図の第１のブロック29および電源31
と対応されてより具体的に書いたものである。
次に本実施例の動作を説明する。第５図又は第６図にお
いてＩＩＬ素子の第１のブロック29に電源31が供給され
ている場合には、電流源37がオン状態であるから、トラ
ンジスタ35がオンとなる。このため、ＩＩＬゲート33の
出力は“Ｌ”であり、電流源38の電流はトランジスタ36
のベースに供給されないからトランジスタ36はオフ、つ
まりＩＩＬゲート34の出力は入力信号25に依存する。
いてＩＩＬ素子の第１のブロック29に電源31が供給され
ている場合には、電流源37がオン状態であるから、トラ
ンジスタ35がオンとなる。このため、ＩＩＬゲート33の
出力は“Ｌ”であり、電流源38の電流はトランジスタ36
のベースに供給されないからトランジスタ36はオフ、つ
まりＩＩＬゲート34の出力は入力信号25に依存する。
したがって、この時にはＩＩＬゲート27への入力信号25
は、ＩＩＬゲート27,28を通り同極性の信号26として出
力される。
は、ＩＩＬゲート27,28を通り同極性の信号26として出
力される。
次に、ＩＩＬ素子の第１のブロック29の電源31がオフと
なった場合を考える。この時には、電流源37はオフにな
るからトランジスタ35はオフ状態となる。このため、電
流源38の電流はトランジスタ36のベース電流となり、ト
ランジスタ36はオンする。つまり、入力開放のＩＩＬゲ
ート33の出力は“Ｈ”となり、ＩＩＬゲート34の出力は
“Ｌ”となる。この場合、入力信号25の“Ｈ”，“Ｌ”
にかかわらず、ＩＩＬゲート28の入力は“Ｌ”に固定さ
れるため、ＩＩＬゲート28の出力である出力信号26は第
３図のＢ期間の状態と同じく“Ｈ”に固定される。
なった場合を考える。この時には、電流源37はオフにな
るからトランジスタ35はオフ状態となる。このため、電
流源38の電流はトランジスタ36のベース電流となり、ト
ランジスタ36はオンする。つまり、入力開放のＩＩＬゲ
ート33の出力は“Ｈ”となり、ＩＩＬゲート34の出力は
“Ｌ”となる。この場合、入力信号25の“Ｈ”，“Ｌ”
にかかわらず、ＩＩＬゲート28の入力は“Ｌ”に固定さ
れるため、ＩＩＬゲート28の出力である出力信号26は第
３図のＢ期間の状態と同じく“Ｈ”に固定される。
以上のように、本実施例においては、ＩＣに検知端子を
設けずにＩＩＬ素子の第１のブロック29の電源31がオフ
したことを検知し、所望の信号を必要箇所に送ることが
できる。
設けずにＩＩＬ素子の第１のブロック29の電源31がオフ
したことを検知し、所望の信号を必要箇所に送ることが
できる。
本実施例において、さらに多数の検知出力を各部の信号
処理部に送りたい場合には、ＩＩＬ素子がマルチコレク
タという複数の出力を出せることを利用して、たとえ
ば、第４図に示すようにＩＩＬゲート34の他の出力端2
3,24を必要部分に接続して所望信号を得ることができ
る。この場合、第２図に示されているように、トランジ
スタ20,21，抵抗15,16,17,18のように多数の素子を増加
することなく実現できるため、経済的である。
処理部に送りたい場合には、ＩＩＬ素子がマルチコレク
タという複数の出力を出せることを利用して、たとえ
ば、第４図に示すようにＩＩＬゲート34の他の出力端2
3,24を必要部分に接続して所望信号を得ることができ
る。この場合、第２図に示されているように、トランジ
スタ20,21，抵抗15,16,17,18のように多数の素子を増加
することなく実現できるため、経済的である。
以上のように、本発明によれば、検知用端子を設けるこ
となく、同一ＩＣ内の一部分のＩＩＬ素子のブロックの
電源がオフしたことを検知し、ＩＣ内の必要箇所にその
情報を送ることのできるという効果がある。また、電源
オフ検知回路を、でき得る限り少ない素子数で提供する
ことができるので経済的であるという効果もある。
となく、同一ＩＣ内の一部分のＩＩＬ素子のブロックの
電源がオフしたことを検知し、ＩＣ内の必要箇所にその
情報を送ることのできるという効果がある。また、電源
オフ検知回路を、でき得る限り少ない素子数で提供する
ことができるので経済的であるという効果もある。
第１図はＶＴＲのポーズ機構を説明するための概略図、
第２図は従来の電源オフ検知回路の回路図、第３図は第
１図の動作を説明するための要部波形図、第４図は本発
明の一実施例を示す回路図、第５図は第４図の等価回路
図、第６図は第５図中の第１のブロックの具体的回路図
である。 11……検知端子、 29……ＩＩＬ素子の第１のブロック、 30……ＩＩＬ素子の第２のブロック、 37,38……電流源。
第２図は従来の電源オフ検知回路の回路図、第３図は第
１図の動作を説明するための要部波形図、第４図は本発
明の一実施例を示す回路図、第５図は第４図の等価回路
図、第６図は第５図中の第１のブロックの具体的回路図
である。 11……検知端子、 29……ＩＩＬ素子の第１のブロック、 30……ＩＩＬ素子の第２のブロック、 37,38……電流源。
Claims (1)
- 【請求項１】一つのＩＣチップ内にＩＩＬロジック素子
を有し、ＩＩＬ用駆動電源が別々に供給されるようにブ
ロック分けされたＩＣからなる電源オフ検知回路におい
て、一部のＩＩＬゲート入力が無接続にされた第１のブ
ロックと、該第１のブロックの一部のＩＩＬゲートの出
力がその一部のＩＩＬゲートの入力に接続された第２の
ブロックとを具備し、前記第１のブロックのＩＩＬ電源
がオフすることによって、前記第１のブロックにおけ
る、入力が無接続にされたＩＩＬゲートの動作が停止
し、それにより前記第１のブロックのＩＩＬ電源がオフ
したことを前記第２のブロックのＩＩＬゲートへ情報伝
達できるようにしたことを特徴とする電源オフ検知回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118550A JPH0642628B2 (ja) | 1982-07-09 | 1982-07-09 | 電源オフ検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118550A JPH0642628B2 (ja) | 1982-07-09 | 1982-07-09 | 電源オフ検知回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911502A JPS5911502A (ja) | 1984-01-21 |
| JPH0642628B2 true JPH0642628B2 (ja) | 1994-06-01 |
Family
ID=14739355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57118550A Expired - Lifetime JPH0642628B2 (ja) | 1982-07-09 | 1982-07-09 | 電源オフ検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642628B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0648556B2 (ja) * | 1988-02-24 | 1994-06-22 | 三洋電機株式会社 | 電源回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5756043U (ja) * | 1980-09-17 | 1982-04-01 | ||
| JPS56162540A (en) * | 1981-02-17 | 1981-12-14 | Agency Of Ind Science & Technol | Logical circuit |
-
1982
- 1982-07-09 JP JP57118550A patent/JPH0642628B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5911502A (ja) | 1984-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6318261B2 (ja) | ||
| JPH0642628B2 (ja) | 電源オフ検知回路 | |
| US4417135A (en) | Power saving electronic counter circuit for tape recorder | |
| US4086635A (en) | Recording and reproducing apparatus with tape seed dependent on head selection | |
| US4301481A (en) | Operation mode switching system for tape recorder | |
| US3946291A (en) | Three motor tape drive mechanism | |
| JPH0110799Y2 (ja) | ||
| JPS6117555Y2 (ja) | ||
| US4341981A (en) | Rotary direction reversing apparatus for a motor of a microcassette tape transport | |
| KR870000700Y1 (ko) | 디스크 드라이버의 스핀들 모우터 제어장치 | |
| JPS6363155B2 (ja) | ||
| JP3164220B2 (ja) | 記録再生装置 | |
| JPS6040026U (ja) | テ−プレコ−ダ | |
| JPH0229535Y2 (ja) | ||
| KR840002636Y1 (ko) | 카세트 테이프 레코더의 모터 콘트롤 회로 | |
| JPS626655Y2 (ja) | ||
| KR900009752Y1 (ko) | 녹화 잡음 제거회로 | |
| KR900004309B1 (ko) | 더블데크 카세트 테이프 레코더의 자동페이드 인 더빙 제어장치 | |
| JPH0125126B2 (ja) | ||
| JPS634244Y2 (ja) | ||
| JPS6348088B2 (ja) | ||
| JPH0232694B2 (ja) | Johokirokusaiseiki | |
| JPH0215930B2 (ja) | ||
| JPS6289256A (ja) | テ−プレコ−ダ装置 | |
| JPS61136341U (ja) |