JPH0637313A - Thin-film semiconductor device and manufacture thereof - Google Patents

Thin-film semiconductor device and manufacture thereof

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JPH0637313A
JPH0637313A JP18946792A JP18946792A JPH0637313A JP H0637313 A JPH0637313 A JP H0637313A JP 18946792 A JP18946792 A JP 18946792A JP 18946792 A JP18946792 A JP 18946792A JP H0637313 A JPH0637313 A JP H0637313A
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JP
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type
semiconductor layer
thin film
film
tft
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JP18946792A
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Japanese (ja)
Inventor
Kikuo Ono
記久雄 小野
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Hitachi Ltd
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Hitachi Ltd
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Abstract

PURPOSE:To provide a semiconductor device in which an N-type TFT for a picture element part and an N-type TFT and a P-type TFT of a complementary (C) type circuit for driving the former are built in the same substrate, and also to provide the manufacture thereof without increasing the number of a photo-resist process more than that in a conventional N-type circuit. CONSTITUTION:A gate electrode 2, a gate insulating film 3 and silicon layers (5, 4 & 5) for each TFT are sequentially formed on a transparent substrate 1, and after N-type impurities are doped thereinto, photo etching is applied for the division of the substrate into first through third islands to make a semiconductor layer for each TFT so that the first island is formed to act as an N-type semiconductor layer 6 for a picture element part and the second island is formed to act as an N-type semiconductor layer 6 for a C-type circuit, and then a film of ITO for a picture element electrode 8 is so accumulated as to cover only the first and the second islands. After that, doping is performed in such a manner that the concentration of P-type impurities becomes higher than that of N-type impurities to form the third island in a P-type semiconductor layer for the C-type circuit, and then the source/drain electrodes 9 for each TFT and also a protective film 10 are formed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は薄膜半導体装置に係り、
特に液晶表示装置に用いられる薄膜トランジスタとその
製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film semiconductor device,
In particular, the present invention relates to a thin film transistor used in a liquid crystal display device and a manufacturing method thereof.

【0002】[0002]

【従来の技術】液晶表示装置などに用いられる薄膜トラ
ンジスタ(TFT)としては、例えば、ガラス等の絶縁
基板にアモルファスシリコン(a-Si)TFTや多結晶シ
リコン(p-Si)TFTが形成されており、例えば、アクテ
ィグマトリクス駆動の液晶ディスプレイ(LCD)で
は、これらa-SiTFTやp-SiTFTを液晶を駆動する画
像表示領域の半導体素子(画素TFT)として用いてい
る。
2. Description of the Related Art As a thin film transistor (TFT) used in a liquid crystal display device, for example, an amorphous silicon (a-Si) TFT or a polycrystalline silicon (p-Si) TFT is formed on an insulating substrate such as glass. For example, in an active matrix driving liquid crystal display (LCD), these a-Si TFTs and p-Si TFTs are used as semiconductor elements (pixel TFTs) in an image display area that drives liquid crystals.

【0003】また、画素TFTと共に、画素TFTを駆
動する駆動回路をこれらa-SiTFTやp-SiTFTを用い
て同一基板上に内蔵し、結果的に表示装置の価格や外部
との接続線数を低減することが試みられている。基板上
に形成される駆動回路(内蔵駆動回路)は回路構成上、
次の2つの方式が用いられている。
In addition to the pixel TFT, a driving circuit for driving the pixel TFT is built on the same substrate by using these a-Si TFT and p-Si TFT, and as a result, the price of the display device and the number of connecting lines to the outside are reduced. Attempts have been made to reduce it. The drive circuit (built-in drive circuit) formed on the substrate is
The following two methods are used.

【0004】第1の方式は、TFTのチャネル半導体層
を特に意識して不純物を添加しない層とし、そのチャネ
ル半導体層は、そのチャネル半導体層から電流を取り出
すソース/ドレインの電極端子との接触領域にリンやア
ンチモンを添加し、N型の半導体層として構成する、い
わゆるNチャネル型のTFTで構成される回路形式(N
型回路)である。
In the first method, the channel semiconductor layer of the TFT is a layer in which impurities are not added with particular consideration, and the channel semiconductor layer is a contact region with source / drain electrode terminals for taking out current from the channel semiconductor layer. A circuit type (N-channel type TFT, in which phosphorus or antimony is added to form an N-type semiconductor layer).
Type circuit).

【0005】第2の方式は、一方のTFTを上記のよう
にNチャネル型とし、他方のTFTを、チャネル半導体
層とソース/ドレイン電極端子との接触領域にボロン等
を不純物を添加しPチャネル型として、これらNチャネ
ル型、Pチャネル型の相補的な2種類のTFTで構成さ
れる回路形式(C型回路)がある。これらN型回路、C
型回路は、集積回路(IC)の分野では、それぞれNM
OS、CMOS回路と呼ばれているが、TFTの分野で
はゲ−ト絶縁膜として酸化膜を用いられない場合がある
ので、N型回路、C型回路の名称を以下で用いる。
In the second method, one of the TFTs is an N-channel type as described above, and the other TFT is a P-channel with impurities such as boron added to the contact region between the channel semiconductor layer and the source / drain electrode terminals. As a type, there is a circuit type (C type circuit) configured by two types of complementary TFTs of these N channel type and P channel type. These N-type circuits, C
Type circuits are NMs in the field of integrated circuits (ICs).
Although called an OS or CMOS circuit, an oxide film may not be used as a gate insulating film in the field of TFTs, so the names of N-type circuit and C-type circuit are used below.

【0006】IC分野の知見を用いるまでも無く、回路
の性能としては、C型回路の方がN型回路よりも優れて
おり、高速応答、低消費電力特性を示す。しかしなが
ら、C型回路を形成するためには製造工程数が大幅に増
加すると言う欠点がある。これは、C型回路用TFTを
形成する工程のために生じ、工程順に説明すれば、チャ
ネル半導体層にN型の不純物を添加(ド−ピング)する
際、PチャネルTFTとなる半導体層には不純物がド−
ピングされないように、例えば、ホトレジストで保護す
る工程を必要とし、引き続きP型の不純物をド−ピング
する際に、NチャネルTFTをホトレジストで保護する
工程等が必要になるからである。
Needless to say, the C-type circuit is superior to the N-type circuit in terms of circuit performance, and exhibits high-speed response and low power consumption characteristics. However, there is a drawback that the number of manufacturing steps is significantly increased to form a C-type circuit. This occurs due to the step of forming the C-type circuit TFT. In the order of steps, when adding (doping) N-type impurities to the channel semiconductor layer, the semiconductor layer to be a P-channel TFT is Impurities are
This is because, for example, a step of protecting the N-channel TFT with a photoresist is required in order to prevent ping, for example, a step of protecting the N-channel TFT with a photoresist is required when doping P-type impurities.

【0007】液晶表示装置の内蔵駆動回路をC型回路で
構成するための薄膜半導体装置の製造方法例として、1
985年 コンファレンスレコ−ド オブ インタ−ナ
ショナル ディスプレイ リサ−チ コンファレンス
(Conference Record of International Display Resea
rch Conference) 9項に記載されている。
As an example of a method of manufacturing a thin film semiconductor device for forming a built-in driving circuit of a liquid crystal display device by a C-type circuit,
1985 Conference Record of International Display Resea
rch Conference) Section 9.

【0008】[0008]

【発明が解決しようとする課題】上記従来技術では、高
性能のC型内蔵回路を実現するためには、製造の工程数
が大幅に増加し、結果的に液晶表示装置のコストが増加
する問題があった。
In the above-mentioned prior art, in order to realize a high-performance C-type built-in circuit, the number of manufacturing steps increases significantly, resulting in an increase in the cost of the liquid crystal display device. was there.

【0009】本発明の目的は、C型回路の高性能は保っ
たまま、かつC型回路用の薄膜半導体装置を形成する工
程において従来よりホトレジスト工程を増加させること
なしに、画像部のN型回路と共にそのN型回路を駆動す
るC型回路なる周辺回路を同一基板上に内蔵することが
可能な構造の薄膜半導体装置とその製造方法を提供する
ことにある。
An object of the present invention is to maintain the high performance of the C-type circuit and to increase the number of photoresist steps in the process of forming a thin film semiconductor device for the C-type circuit, and to increase the N-type of the image area. It is an object of the present invention to provide a thin film semiconductor device having a structure in which a peripheral circuit which is a C type circuit for driving the N type circuit together with the circuit can be built in on the same substrate, and a manufacturing method thereof.

【0010】[0010]

【課題を解決するための手段】上記目的を達成するため
に、本発明の薄膜半導体装置は、基板上に順次形成され
た第1のゲート電極、ゲート絶縁膜、第1のN型半導体
層、画素電極、第1のソース/ドレイン電極及び保護膜
から構成された画素部のN型薄膜トランジスタと;前記
基板上に順次形成された第2のゲート電極、ゲート絶縁
膜、第2のN型半導体層、第2のソース/ドレイン電極
及び保護膜からから構成され、画素部のN型薄膜トラン
ジスタを駆動する相補形駆動回路の一方となるN型薄膜
トランジスタと;前記基板上に順次形成された第3のゲ
ート電極、ゲート絶縁膜、P型半導体層、第3のソース
/ドレイン電極及び保護膜から構成され相補形駆動回路
部の他方となるP型薄膜トランジスタと;を有する薄膜
半導体装置において、第2のソース/ドレイン電極が画
素電極用材料で形成する薄膜を下層として含むことを特
徴としている。
To achieve the above object, a thin film semiconductor device of the present invention comprises a first gate electrode, a gate insulating film, a first N-type semiconductor layer, which are sequentially formed on a substrate, An N-type thin film transistor of a pixel portion composed of a pixel electrode, a first source / drain electrode and a protective film; a second gate electrode, a gate insulating film, and a second N-type semiconductor layer sequentially formed on the substrate An N-type thin film transistor which is composed of a second source / drain electrode and a protective film and serves as one of complementary driving circuits for driving the N-type thin film transistor of the pixel portion; and a third gate sequentially formed on the substrate. And a P-type thin film transistor which is composed of an electrode, a gate insulating film, a P-type semiconductor layer, a third source / drain electrode, and a protective film and serves as the other of the complementary driving circuit parts. , A second source / drain electrode is characterized by comprising a thin film formed of a material for the pixel electrode as the lower layer.

【0011】また、本発明の薄膜半導体装置の製造方法
は、上記薄膜半導体装置の製造方法であって、第1ない
し第3のゲート電極を覆って形成されたゲート絶縁膜上
に不純物の含まないアモルファスシリコン膜を堆積し、
第2及び第3のゲート電極の上に当たる部分の前記アモ
ルファスシリコン膜を多結晶化し、さらにアモルファス
シリコン膜を堆積し、N型の不純物をドーピングした
後、第1ないし第3のゲート電極の上に当たるシリコン
膜部分をそれぞれ第1ないし第3の島としてホトエッチ
ングにより島ぎりし、かくして第1の島を第1のN型半
導体層として、第2の島を第2のN型半導体層として形
成し、次いで第1及び第2の島のみを覆うように透明性
のインジウム錫酸化物からなる画素電極の膜を堆積し、
その後、P型の不純物を前記N型の不純物より濃度を高
めてドーピングして、第3の島をP型半導体層として形
成し、その後第1ないし第3のソース/ドレイン電極の
膜を堆積し、さらにソース/ドレイン間の半導体層の
内、表面の不純物半導体層をソース/ドレイン電極をマ
スクとしてエッチング除去し、最後に保護膜を形成す
る。これにより、画素電極用材料のインジウム錫酸化物
は、画素部のN型薄膜トランジスタにおける画素電極を
形成するとともに、同時に相補形駆動回路の一方となる
N型薄膜トランジスタにおける第2のソース/ドレイン
電極の一部となる下層を形成することになる。
A method of manufacturing a thin film semiconductor device according to the present invention is the above method of manufacturing a thin film semiconductor device, in which impurities are not contained on a gate insulating film formed to cover the first to third gate electrodes. Deposit an amorphous silicon film,
The portion of the amorphous silicon film on the second and third gate electrodes is polycrystallized, the amorphous silicon film is further deposited, and the N-type impurities are doped. Then, the amorphous silicon film is applied on the first to third gate electrodes. The silicon film portions are each photolithographically divided into first to third islands, and thus the first islands are formed as the first N-type semiconductor layer and the second islands are formed as the second N-type semiconductor layer. Then, a transparent pixel electrode film made of indium tin oxide is deposited so as to cover only the first and second islands,
After that, P-type impurities are doped at a higher concentration than the N-type impurities to form the third islands as P-type semiconductor layers, and then the first to third source / drain electrode films are deposited. Further, of the semiconductor layer between the source / drain, the impurity semiconductor layer on the surface is removed by etching using the source / drain electrode as a mask, and finally a protective film is formed. As a result, the indium tin oxide, which is the material for the pixel electrode, forms the pixel electrode in the N-type thin film transistor of the pixel portion, and at the same time, forms one of the second source / drain electrodes in the N-type thin film transistor which is one of the complementary driving circuits. A lower layer to be a part will be formed.

【0012】[0012]

【作用】本発明の薄膜半導体装置の製造方法によれば、
P型の不純物をドーピングして相補形駆動回路部のP型
薄膜トランジスタのP型半導体層を形成するにあたり、
その前に相補形駆動回路部の一方のN型薄膜トランジス
タのN型半導体層を、画素部のN型薄膜トランジスタに
おける画素電極を形成すると同時にその画素電極用材料
でマスクするので、わざわざ相補形駆動回路部のN型薄
膜トランジスタのN型半導体層をマスクするためのホト
レジスト工程を増加させることがない。
According to the method of manufacturing a thin film semiconductor device of the present invention,
To form a P-type semiconductor layer of a P-type thin film transistor of a complementary driving circuit unit by doping P-type impurities,
Before that, the N-type semiconductor layer of one N-type thin film transistor of the complementary drive circuit section is masked with the pixel electrode material at the same time when the pixel electrode of the N-type thin film transistor of the pixel section is formed. The number of photoresist processes for masking the N-type semiconductor layer of the N-type thin film transistor is not increased.

【0013】[0013]

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図1は本発明の第1の実施例の薄膜半導体装置の構
成を説明するための断面図である。この薄膜半導体装置
は、アクティグマトリクス駆動の液晶ディスプレイ(L
CD)用であって、画素TFT(図中、左に示すTF
T)と、画素TFTを駆動する周辺回路TFT(図中、
中央及び右に示す2つのTFT)とを有する。その周辺
回路はN型TFTとP型TFTとから構成され、画素T
FTと同一基板上に内蔵されている。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a sectional view for explaining the structure of the thin film semiconductor device of the first embodiment of the present invention. This thin film semiconductor device is a liquid crystal display (L
Pixel TFT (TF shown on the left in the figure)
T) and the peripheral circuit TFT that drives the pixel TFT (in the figure,
Center and two TFTs shown on the right). The peripheral circuit is composed of an N-type TFT and a P-type TFT, and the pixel T
It is built in on the same substrate as the FT.

【0014】図1において、1は透明な絶縁性基板、2
はゲ−ト電極、3はゲ−ト絶縁膜、4は不純物が添加さ
れていない多結晶シリコン層、5は不純物が添加されて
いないアモルファスシリコン層、6はリンなどの不純物
がド−ピングされたn+層、7はボロンなどの不純物が
ド−ピングされたp+層、8はインジウム錫酸化物(I
TO)で形成された画素電極、9はCr等で形成された
ソース/ドレイン配線電極、そして10はTFTの保護
膜である。
In FIG. 1, 1 is a transparent insulating substrate and 2 is a transparent insulating substrate.
Is a gate electrode, 3 is a gate insulating film, 4 is a polycrystalline silicon layer not doped with impurities, 5 is an amorphous silicon layer not doped with impurities, and 6 is doped with impurities such as phosphorus. N + layer, 7 is a p + layer doped with impurities such as boron, and 8 is indium tin oxide (I
TO is a pixel electrode, 9 is a source / drain wiring electrode made of Cr or the like, and 10 is a TFT protective film.

【0015】本実施例の薄膜半導体装置は、表示部の対
角10インチのビジュアル・ディスプレイ・タ−ミナル
(VDT)を実現するものである。この場合、表示部の
画素数は480×640×(3)であり、表示部に用い
る画素TFTは逆スタガ構造のN型のTFTであり、一
方、内蔵周辺回路に用いるTFTはN型のTFTとP型
のTFTとの2種類である。
The thin film semiconductor device of this embodiment realizes a visual display terminal (VDT) with a diagonal of 10 inches in the display section. In this case, the number of pixels in the display portion is 480 × 640 × (3), the pixel TFT used in the display portion is an N-type TFT having an inverted stagger structure, while the TFT used in the built-in peripheral circuit is an N-type TFT. And P-type TFT.

【0016】次に表示部の画素TFTと、内蔵周辺回路
のN型TFT及びP型のTFTを形成する工程を説明す
る。まず、(1)ガラス基板1上にスパッタ法によりゲ
−ト電極2であるCr膜を3000Å堆積する。(2)
ゲ−ト電極2をパタ−ニング後、プラズマCVD法によ
りゲ−ト絶縁膜3であるSiN膜を3000Å堆積す
る。(3)次いで不純物が添加されていないa−Si膜
を堆積する。(4)ここで、周辺回路となるN型TFT
及びP型のTFTを形成する部分に対してのみエキシマ
レ−ザを200mJ/cm2照射してa−Si膜をp−S
i層4に変換する。(5)次にプラズマCVD法により
不純物を意識的に添加されていないa-Si膜5を2000
Å堆積する。周辺回路部分では、p−Si/a−Siの
2層構造が得られ、画素部ではa−Siの単層構造が得
られる。(6)次にイオン注入法などのド−ピング法に
よりリンをド−ピングして、a−Si層5の表面から3
00Å程度の深さにn+の半導体層6を形成する。
(7)ホトエッチング工程によりゲ−ト絶縁膜3上のS
i層を島ぎりにして、周辺回路部分の島と画素部の島を
それぞれ形成する。(8)その後、画素電極8である透
明のインジウム・錫酸化物(ITO)をスパッタ法で堆
積し、ホトエッチング工程によりパタ−ニングする。
Next, a process of forming the pixel TFT of the display portion and the N-type TFT and P-type TFT of the built-in peripheral circuit will be described. First, (1) a Cr film, which is the gate electrode 2, is deposited on the glass substrate 1 by a sputtering method at a rate of 3000 liters. (2)
After patterning the gate electrode 2, a SiN film, which is the gate insulating film 3, is deposited by 3000 Å by plasma CVD method. (3) Next, an a-Si film with no added impurities is deposited. (4) Here, an N-type TFT that becomes a peripheral circuit
And, the excimer laser is irradiated with 200 mJ / cm 2 only on the portion where the P-type TFT is formed and the a-Si film is exposed to p-S.
Convert to i-layer 4. (5) Next, the a-Si film 5 to which impurities are not intentionally added is 2,000 by the plasma CVD method.
Å Accumulate. A two-layer structure of p-Si / a-Si is obtained in the peripheral circuit portion, and a single-layer structure of a-Si is obtained in the pixel portion. (6) Next, phosphorus is doped by a doping method such as an ion implantation method to remove 3 from the surface of the a-Si layer 5.
An n + semiconductor layer 6 is formed to a depth of about 00Å.
(7) S on the gate insulating film 3 by the photo-etching process
The i layer is divided into islands to form an island in the peripheral circuit portion and an island in the pixel portion. (8) After that, transparent indium tin oxide (ITO), which is the pixel electrode 8, is deposited by the sputtering method and patterned by a photoetching process.

【0017】上記画素電極8の堆積する工程以下の手順
は、本発明の製造方法において重要であるので、図2〜
図4を用いて詳細に説明する。
Step of Depositing Pixel Electrode 8 The following procedure is important in the manufacturing method of the present invention, so that FIG.
This will be described in detail with reference to FIG.

【0018】画素電極8は、図2に示す周辺回路部分の
N型のTFTと画素部のTFT(図1)に対してのみn
+の半導体層6と接触するように堆積し、周辺回路部分
のN型のTFTにはマスクとして、また画素部のTFT
には画素電極として形成する。(9)その後、イオン注
入法などのド−ピング法によりボロンをド−ピングして
a−Si層5の表面から400Å程度の深さにp+の半
導体層7を形成する。この際、注入するボロンの不純物
濃度を前記リンの不純物濃度より一桁多く設定すると、
N型TFTとなるSi島に対しては、画素電極8をマス
クとしてド−ピングされるので部分的な間隙がp+層に
変換される。一方、P型TFTとなるSi島に対して
は、画素電極が形成されていないので、Si島表面全体
が深さ400Åに渡ってp+層に変換される。(10)
その後、図3に示すように、スパッタ法によりソース/
ドレイン配線電極9となるCrを堆積し、ホトエッチン
グ工程によりパタ−ンニングし、さらに図4に示すよう
に、各Si島のドライエッチングを600Å行う。ここ
で、P型TFTとなるSi島に対してはドレイン配線電
極9となるCrがn+の半導体層6と接触するように形
成され、ソース/ドレイン間のSi表面のp+層が除去
され、TFT動作が可能となる。(11)最後に、パッ
シベション膜を形成すると、逆スタガ構造のTFTが完
成する。
The pixel electrode 8 is n only for the N-type TFT in the peripheral circuit portion shown in FIG. 2 and the TFT in the pixel portion (FIG. 1).
+ Is deposited so as to be in contact with the semiconductor layer 6, and is used as a mask for the N-type TFT in the peripheral circuit portion and in the pixel portion.
Is formed as a pixel electrode. (9) After that, boron is doped by a doping method such as an ion implantation method to form the p + semiconductor layer 7 at a depth of about 400 Å from the surface of the a-Si layer 5. At this time, if the impurity concentration of boron to be implanted is set to be an order of magnitude higher than the impurity concentration of phosphorus,
The Si islands that become N-type TFTs are doped with the pixel electrode 8 as a mask, so that a partial gap is converted into a p + layer. On the other hand, since the pixel electrode is not formed on the Si island which becomes the P-type TFT, the entire surface of the Si island is converted into the p + layer over a depth of 400Å. (10)
Then, as shown in FIG.
Cr to be the drain wiring electrode 9 is deposited and patterned by a photoetching process, and as shown in FIG. 4, dry etching of each Si island is performed at 600 Å. Here, with respect to the Si island which becomes the P-type TFT, Cr which becomes the drain wiring electrode 9 is formed so as to be in contact with the n + semiconductor layer 6, and the p + layer on the Si surface between the source / drain is removed. It becomes possible to operate. (11) Finally, when a passivation film is formed, a TFT having an inverted stagger structure is completed.

【0019】上記のようにして構成した薄膜半導体装置
と、一方、他のガラス基板上に偏光板、カラ−フィル
タ、透明電極を形成した別の半導体装置との間に液晶を
封入すると、10インチサイズのVDT表示装置が完成
する。
When a liquid crystal is sealed between the thin film semiconductor device constructed as described above and another semiconductor device having a polarizing plate, a color filter and a transparent electrode formed on another glass substrate, 10 inches is obtained. The size VDT display device is completed.

【0020】図5に上記のように製造した薄膜半導体装
置を用いた液晶ディスプレイ装置の全体構成を示す。こ
の液晶ディスプレイ装置は、TFT液晶表示部50、走
査回路51、時間関数変換手段となるスイッチマトリク
ス回路52および信号側回路53から構成されている。
なお、走査回路51から液晶表示部50の各液晶素子に
は走査線71〜73を介して走査信号が送られ、また信
号回路53からスイッチマトリクス回路52を経由し信
号線74〜76を介して信号が送られる。上記構成で、
本発明にかかるITO膜を有するN型のTFTは、液晶
表示部50中のスイッチ60aと、スイッチマトリクス
回路52中のスイッチ61〜63に使用されている。ま
た走査回路51中のスイッチは、本発明にかかるITO
膜を有するN型TFTと、P型TFTを組み合わせて構
成されたC型回路(図4に示す)からなっている。
FIG. 5 shows the overall structure of a liquid crystal display device using the thin film semiconductor device manufactured as described above. This liquid crystal display device is composed of a TFT liquid crystal display unit 50, a scanning circuit 51, a switch matrix circuit 52 serving as a time function converting means, and a signal side circuit 53.
A scanning signal is sent from the scanning circuit 51 to each liquid crystal element of the liquid crystal display unit 50 through the scanning lines 71 to 73, and a signal circuit 53 passes through the switch matrix circuit 52 and signal lines 74 to 76. A signal is sent. With the above configuration,
The N-type TFT having the ITO film according to the present invention is used for the switch 60a in the liquid crystal display unit 50 and the switches 61 to 63 in the switch matrix circuit 52. The switch in the scanning circuit 51 is an ITO according to the present invention.
It is composed of a C-type circuit (shown in FIG. 4) configured by combining an N-type TFT having a film and a P-type TFT.

【0021】次に、図5に示す装置の動作について簡単
に説明する。走査回路51にはタイミング信号として2
相クロックのCKV信号と、入力電圧Vinが入力され
る。一方、信号側回路53には液晶の表示状態を定める
デジタルデ−タ信号dataが入力され、これを色信号
電圧Vs1〜Vsmとして出力し、各信号線74〜76にマ
トリクススイッチとして振り分ける。
Next, the operation of the apparatus shown in FIG. 5 will be briefly described. The scanning circuit 51 uses 2 as a timing signal.
The CKV signal of the phase clock and the input voltage Vin are input. On the other hand, the signal side circuit 53 receives the digital data signal data which determines the display state of the liquid crystal, outputs it as the color signal voltages Vs1 to Vsm, and distributes it to each of the signal lines 74 to 76 as a matrix switch.

【0022】次に、走査回路51の回路構成について図
6により説明する。図6は走査線71〜73のうちの1
本分に対応する走査回路を示し、この走査回路は、機能
としてシフトレジスタと電圧を増幅するバッファ回路と
から構成されている。図中、スイッチ80がN型のTF
Tで、スイッチ81がP型のTFTで構成されている。
次いで走査回路の動作を説明する。シフトレジスタは2
相クロック(Vc1、Vc2)とそれぞれの反転クロック
(Vcn1、Vcn2)でタイミングを取り、入力電圧Vinを
反転(シフト)しバッファに転送し、同時にこれが次の
走査線に対応するシフトレジスタの入力電圧となる。バ
ッファは反転された電圧と同位相で増幅され、最大電圧
がVdd2のパルス電圧を出力し、これが液晶表示部の走
査電圧Vgとなる。ここで、Vdd1とVdd2は直流電圧で
ある。
Next, the circuit configuration of the scanning circuit 51 will be described with reference to FIG. FIG. 6 shows one of the scan lines 71 to 73.
A scanning circuit corresponding to the main portion is shown, and this scanning circuit is composed of a shift register and a buffer circuit for amplifying a voltage as a function. In the figure, the switch 80 is an N-type TF
At T, the switch 81 is composed of a P-type TFT.
Next, the operation of the scanning circuit will be described. 2 shift registers
Timing is taken by the phase clocks (Vc1, Vc2) and the respective inversion clocks (Vcn1, Vcn2), the input voltage Vin is inverted (shifted) and transferred to the buffer, and at the same time, this is the input voltage of the shift register corresponding to the next scanning line. Becomes The buffer is amplified in the same phase as the inverted voltage and outputs a pulse voltage having a maximum voltage of Vdd2, which becomes the scanning voltage Vg of the liquid crystal display unit. Here, Vdd1 and Vdd2 are DC voltages.

【0023】本発明の薄膜半導体装置を用いて構成した
C型回路のシフトレジスタはその電圧の動作周波数が従
来のN型回路に比べて20倍速く、消費電力は3桁小さ
くなり、著しく良好な特性を示した。
The shift register of the C-type circuit formed by using the thin film semiconductor device of the present invention has an operating frequency of its voltage which is 20 times faster than that of the conventional N-type circuit, and consumes three orders of magnitude less power. Characterized.

【0024】次に、本発明の第2の実施例を図7に示
す。本実施例では、絶縁基板1上に順次ゲート電極2、
ゲート絶縁膜3、第1層目のa−Si膜及びレ−ザアニ
−ルによりp−Si層を形成する工程までは、第1の実
施例の薄膜半導体装置の形成方法と同じである。その
後、p−Si層上にSiNからなる絶縁膜22を堆積
し、ホトエッチング加工して、p−Si層の中央部をマ
スクする。次に、イオン注入法などのド−ピング法によ
りリンをド−ピングして絶縁膜22でマスクされていな
いp−Si層4にn+の半導体層6を形成する。
Next, a second embodiment of the present invention is shown in FIG. In this embodiment, the gate electrode 2 is sequentially formed on the insulating substrate 1.
The process up to the step of forming the p-Si layer by the gate insulating film 3, the first-layer a-Si film and the laser anneal is the same as the method of forming the thin film semiconductor device of the first embodiment. After that, the insulating film 22 made of SiN is deposited on the p-Si layer, and photoetching is performed to mask the central portion of the p-Si layer. Next, phosphorus is doped by a doping method such as an ion implantation method to form an n + semiconductor layer 6 on the p-Si layer 4 not masked by the insulating film 22.

【0025】その後、画素電極8である透明のITOを
スパッタ法で堆積し、ホトエッチング工程によりパタ−
ニングする。この画素電極8は周辺回路部分のN型のT
FT及び画素部のTFTに対してのみ、n+の半導体層
6と接触するように形成し、それぞれ周辺回路部分のN
型のTFTにはマスクとして、また画素部のTFTには
画素電極として形成する。次に、イオン注入法などのド
−ピング法によりボロンをド−ピングして、p−Si層
4にp+の半導体層7を形成する。この際、注入するボ
ロンの不純物濃度をリンの不純物濃度より一桁多く設定
すると、N型TFTとなるSi島に対しては、絶縁膜2
2、画素電極8をマスクとしているのでp+層が形成さ
れない。一方、P型TFTとなるp−Si島に対して
は、画素電極のマスクが形成されていないので、n+層
がp+層に変換される。次にスパッタ法によりソース/
ドレイン配線電極9となるCrを堆積し、ホトエッチン
グ工程によりパタ−ンニングし、TFT動作が可能とな
る。その後、パッシベション膜を形成すると、逆スタガ
構造のTFTが完成する。
After that, transparent ITO which is the pixel electrode 8 is deposited by a sputtering method, and patterned by a photoetching process.
To learn. The pixel electrode 8 is an N-type T of the peripheral circuit portion.
Only the FT and the TFT of the pixel portion are formed so as to be in contact with the n + semiconductor layer 6, and N of the peripheral circuit portion is formed.
It is formed as a mask for the TFT of the mold and as a pixel electrode for the TFT of the pixel portion. Next, boron is doped by a doping method such as an ion implantation method to form the p + semiconductor layer 7 on the p-Si layer 4. At this time, if the impurity concentration of the implanted boron is set to be an order of magnitude higher than the impurity concentration of phosphorus, the insulating film 2 will be removed from the Si islands that will become N-type TFTs.
2. Since the pixel electrode 8 is used as a mask, the p + layer is not formed. On the other hand, with respect to the p-Si island which becomes the P-type TFT, since the mask of the pixel electrode is not formed, the n + layer is converted into the p + layer. Next, the source /
Cr serving as the drain wiring electrode 9 is deposited and patterned by a photoetching process to enable TFT operation. After that, a passivation film is formed to complete a TFT having an inverted stagger structure.

【0026】本実施例では、絶縁膜22のホトエッチン
グ工程用マスクが一枚増加するが、第1の実施例におけ
るTFTにくらべて、Si層の膜厚を1/10程度と薄
くでき、光照射時のリ−ク電流の増加を低減できる。
In this embodiment, the number of masks for the photo-etching process of the insulating film 22 is increased by one, but the thickness of the Si layer can be reduced to about 1/10 as compared with the TFT in the first embodiment, and An increase in leak current during irradiation can be reduced.

【0027】[0027]

【発明の効果】本発明によれば、同一基板上に画素部の
N型薄膜トランジスタと、その画素部のN型薄膜トラン
ジスタを駆動する相補形駆動回路を構成するN型薄膜ト
ランジスタ及びP型薄膜トランジスタとを有する薄膜半
導体装置に製造方法おいて、P型の不純物をドーピング
して相補形駆動回路のP型薄膜トランジスタのP型半導
体層を形成するにあたり、その前に相補形駆動回路のN
型薄膜トランジスタのN型半導体層を、画素部のN型薄
膜トランジスタの画素電極を形成すると同時にその電極
材料でマスクするので、わざわざ相補形駆動回路のN型
薄膜トランジスタのN型半導体層をマスクするためのホ
トレジスト工程を増加させることなく、高速動作、低消
費電力である相補形駆動回路を製造することができる効
果がある。最終的には、周辺駆動回路を液晶表示基板や
画像処理装置に内蔵できる効果がある。
According to the present invention, an N-type thin film transistor of a pixel portion and an N-type thin film transistor and a P-type thin film transistor forming a complementary driving circuit for driving the N-type thin film transistor of the pixel portion are provided on the same substrate. In the manufacturing method of the thin film semiconductor device, before the P type semiconductor layer of the P type thin film transistor of the complementary driving circuit is formed by doping the P type impurity, the N of the complementary driving circuit is formed.
The N-type semiconductor layer of the N-type thin film transistor is masked with the electrode material of the N-type thin film transistor of the pixel section at the same time as forming the pixel electrode of the N-type thin film transistor. Therefore, a photoresist for masking the N-type semiconductor layer of the N-type thin film transistor of the complementary driving circuit. There is an effect that a complementary driving circuit that operates at high speed and consumes less power can be manufactured without increasing the number of steps. Finally, there is an effect that the peripheral drive circuit can be built in the liquid crystal display substrate or the image processing apparatus.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例の逆スタガ構造TFTの
断面図である。
FIG. 1 is a cross-sectional view of an inverted stagger structure TFT according to a first embodiment of the present invention.

【図2】逆スタガ構造TFTの製造過程でのTFTの断
面図(その1)である。
FIG. 2 is a cross-sectional view (No. 1) of the TFT in the manufacturing process of the inverted stagger structure TFT.

【図3】逆スタガ構造TFTの製造過程でのTFTの断
面図(その2)である。
FIG. 3 is a cross-sectional view (No. 2) of the TFT in the manufacturing process of the inverted stagger structure TFT.

【図4】逆スタガ構造TFTの製造過程でのTFTの断
面図(その3)である。
FIG. 4 is a cross-sectional view (No. 3) of the TFT in the manufacturing process of the inverted stagger structure TFT.

【図5】TFT液晶パネルの全体構成図である。FIG. 5 is an overall configuration diagram of a TFT liquid crystal panel.

【図6】TFT液晶パネルにおける走査回路の等価回路
図である。
FIG. 6 is an equivalent circuit diagram of a scanning circuit in a TFT liquid crystal panel.

【図7】本発明の第2の実施例を示すTFTの断面図で
ある。
FIG. 7 is a sectional view of a TFT showing a second embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1 絶縁性基板 2 ゲ−ト電極 3 ゲ−ト絶縁膜 4 多結晶シリコン 5 アモルファスシリコン 6 n+半導体層 7 p+半導体層 8 画素電極(ITO) 9 ソース/ドレイン配線電極 10 保護膜 22 絶縁膜 50 TFT液晶表示部 51 走査回路 52 スイッチマトリックス回路 53 信号側回路 60a スイッチ(N型TFT) 61〜63 スイッチ(N型TFT) 80 スイッチ(N型TFT) 81 スイッチ(P型TFT) 1 Insulating Substrate 2 Gate Electrode 3 Gate Insulating Film 4 Polycrystalline Silicon 5 Amorphous Silicon 6 n + Semiconductor Layer 7 p + Semiconductor Layer 8 Pixel Electrode (ITO) 9 Source / Drain Wiring Electrode 10 Protective Film 22 Insulating Film 50 TFT Liquid crystal display unit 51 Scanning circuit 52 Switch matrix circuit 53 Signal side circuit 60a Switch (N-type TFT) 61-63 switch (N-type TFT) 80 Switch (N-type TFT) 81 Switch (P-type TFT)

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 基板上に順次形成された第1のゲート電
極、ゲート絶縁膜、第1のN型半導体層、画素電極、第
1のソース/ドレイン電極及び保護膜から構成された画
素部のN型薄膜トランジスタと;前記基板上に順次形成
された第2のゲート電極、ゲート絶縁膜、第2のN型半
導体層、第2のソース/ドレイン電極及び保護膜から構
成され、前記画素部のN型薄膜トランジスタを駆動する
相補形駆動回路の一方なるN型薄膜トランジスタと;前
記基板上に順次形成された第3のゲート電極、ゲート絶
縁膜、P型半導体層、第3のソース/ドレイン電極及び
保護膜から構成され、前記相補形駆動回路の他方なるP
型薄膜トランジスタと;を有する薄膜半導体装置におい
て、前記第2のソース/ドレイン電極が前記画素電極用
材料で形成する薄膜を下層として含むことを特徴とする
薄膜半導体装置。
1. A pixel portion including a first gate electrode, a gate insulating film, a first N-type semiconductor layer, a pixel electrode, a first source / drain electrode, and a protective film, which are sequentially formed on a substrate. An N-type thin film transistor; a second gate electrode, a gate insulating film, a second N-type semiconductor layer, a second source / drain electrode and a protective film, which are sequentially formed on the substrate, -Type thin film transistor which is one of complementary driving circuits for driving the thin-film transistor, and a third gate electrode, a gate insulating film, a P-type semiconductor layer, a third source / drain electrode and a protective film which are sequentially formed on the substrate. P, which is the other of the complementary driving circuits.
Thin film semiconductor device having a thin film transistor, wherein the second source / drain electrode includes a thin film formed of the pixel electrode material as a lower layer.
【請求項2】 前記第1のN型半導体層はアモルファス
シリコンで形成され、画素電極との接触領域がN型の導
電体となり、前記第2のN型半導体層はゲート絶縁膜と
接する側から順に多結晶シリコン、アモルファスシリコ
ンで形成され、画素電極と同時に形成する前記下層との
接触領域がN型の導電体となり、また前記P型半導体層
はゲート絶縁膜と接する側から順に多結晶シリコン層、
アモルファスシリコン層で形成され、第3のソース/ド
レイン電極との接触領域がP型の導電体となっているこ
とを特徴とする請求項1記載の薄膜半導体装置。
2. The first N-type semiconductor layer is formed of amorphous silicon, the contact region with the pixel electrode is an N-type conductor, and the second N-type semiconductor layer is in contact with the gate insulating film. The polycrystalline silicon layer is formed of polycrystalline silicon and amorphous silicon in that order, and the contact region with the lower layer that is formed simultaneously with the pixel electrode becomes an N-type conductor, and the P-type semiconductor layer is a polycrystalline silicon layer in order from the side in contact with the gate insulating film. ,
The thin film semiconductor device according to claim 1, wherein the thin film semiconductor device is formed of an amorphous silicon layer, and a contact region with the third source / drain electrode is a P-type conductor.
【請求項3】 基板上に順次形成された第1のゲート電
極、ゲート絶縁膜、第1のN型半導体層、画素電極、第
1のソース/ドレイン電極及び保護膜から構成された画
素部のN型薄膜トランジスタと;前記基板上に順次形成
された第2のゲート電極、ゲート絶縁膜、第2のN型半
導体層、第2のソース/ドレイン電極及び保護膜から構
成され、前記画素部のN型薄膜トランジスタを駆動する
相補形駆動回路の一方なるN型薄膜トランジスタと;前
記基板上に順次形成された第3のゲート電極、ゲート絶
縁膜、P型半導体層、第3のソース/ドレイン電極及び
保護膜から構成され、前記相補形駆動回路の他方なるP
型薄膜トランジスタと;を有する薄膜半導体装置の製造
方法において、基板上に第1ないし第3のゲート電極を
形成し、ゲート絶縁膜を堆積し、アモルファスシリコン
膜を堆積し、前記第2及び第3のゲート電極の上に当た
る部分のアモルファスシリコン膜を多結晶化し、さらに
アモルファスシリコン膜を堆積し、N型の不純物をドー
ピングした後、前記第1ないし第3のゲート電極の上に
当たるシリコン膜部分をそれぞれ第1ないし第3の島と
してホトエッチングにより島ぎりし、かくして第1の島
を第1のN型半導体層として、また第2の島を第2のN
型半導体層として形成し、次いで第1及び第2の島のみ
を覆うように画素電極の膜を堆積し、その後、P型の不
純物を前記N型の不純物より濃度を高めてドーピングす
ることにより第3の島をP型半導体層として形成し、そ
の後第1ないし第3のソース/ドレイン電極と保護膜と
を順次形成することを特徴とする薄膜半導体装置の製造
方法。
3. A pixel portion comprising a first gate electrode, a gate insulating film, a first N-type semiconductor layer, a pixel electrode, a first source / drain electrode and a protective film, which are sequentially formed on a substrate. An N-type thin film transistor; a second gate electrode, a gate insulating film, a second N-type semiconductor layer, a second source / drain electrode and a protective film, which are sequentially formed on the substrate, -Type thin film transistor which is one of complementary driving circuits for driving the thin-film transistor, and a third gate electrode, a gate insulating film, a P-type semiconductor layer, a third source / drain electrode and a protective film which are sequentially formed on the substrate. P, which is the other of the complementary driving circuits.
A thin film semiconductor device including: a thin film transistor; forming first to third gate electrodes on a substrate; depositing a gate insulating film; depositing an amorphous silicon film; After polycrystallizing the amorphous silicon film on the portion overlying the gate electrode, further depositing the amorphous silicon film, and doping with N-type impurities, the silicon film portions overlying the first to third gate electrodes are respectively formed into first and second portions. The first to third islands are separated by photo-etching, and thus the first islands are used as the first N-type semiconductor layer and the second islands are used as the second N-type.
Type semiconductor layer, then a film of the pixel electrode is deposited so as to cover only the first and second islands, and then P-type impurities are doped at a higher concentration than the N-type impurities. 3. A method of manufacturing a thin film semiconductor device, wherein the third island is formed as a P-type semiconductor layer, and then the first to third source / drain electrodes and the protective film are sequentially formed.
【請求項4】 前記画素電極用材料して透明性のインジ
ウム錫酸化物を用いることを特徴とする請求項3記載の
薄膜半導体装置の製造方法。
4. The method of manufacturing a thin film semiconductor device according to claim 3, wherein transparent indium tin oxide is used as the material for the pixel electrode.
【請求項5】 請求項1記載の薄膜半導体装置を備えた
ことを特徴とする画像処理装置。
5. An image processing apparatus comprising the thin film semiconductor device according to claim 1.
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