JPH06338188A - Voltage generation circuit and stabilizing circuit equipped therewith - Google Patents

Voltage generation circuit and stabilizing circuit equipped therewith

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JPH06338188A
JPH06338188A JP5287368A JP28736893A JPH06338188A JP H06338188 A JPH06338188 A JP H06338188A JP 5287368 A JP5287368 A JP 5287368A JP 28736893 A JP28736893 A JP 28736893A JP H06338188 A JPH06338188 A JP H06338188A
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JP
Japan
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voltage
vcc
circuit
output
potential
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JP5287368A
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Japanese (ja)
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Jun Hiyoshi
潤 日▲吉▼
Hiroshi Oyama
博史 大山
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Sony Corp
Original Assignee
Sony Corp
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Abstract

PURPOSE:To obtain a voltage generation circuit which can reduce the through current of an output buffer circuit and can freely set the dead zone of its output voltage, and at the same time, which can be used for devices having SOI structures and a stabilizing circuit equipped with the voltage generation circuit. CONSTITUTION:An output voltage Vcc/2 is obtained through an output buffer circuit 13 by generating two reference potentials Vcc/2+DELTAV and Vcc/2-DELTAV by means of a reference potential generation circuit 11 and respectively shifting the reference potentials by the threshold voltage Vth of a MOS transistor by means of a pair of shift circuits 12a and 12b. Then, a dead zone is given to the output voltage around the Vcc/2 so that the width of the dead zone can be controlled. In addition, external terminals composed of Vcc/2, etc., are respectively installed to a plurality of storage elements and the elements are stabilized by commonly connecting the terminals.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は電圧発生回路に関し、特
に、ダイナミックRAMにおけるビット線のプリチャー
ジ電圧やセルキャパシタのプレート電圧として使用され
るVcc/2電圧の発生に用いて好適な電圧発生回路及び
これを用いた安定化回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage generating circuit, and more particularly to a voltage generating circuit suitable for generating a Vcc / 2 voltage used as a bit line precharge voltage or a cell capacitor plate voltage in a dynamic RAM. And a stabilizing circuit using the same.

【0002】[0002]

【従来の技術】この種の電圧発生回路の一従来例を図8
に示す。同図において、Vcc電源と接地間には、抵抗値
が各々等しい2つの抵抗R71,R72が直列に接続されて
いる。これら抵抗R71,R72は電源電圧Vccを半分に分
圧することにより、その分圧点であるノードn71に基準
電位Vcc/2を発生する基準電位発生回路71を構成し
ている。この基準電位Vcc/2はシフト回路72に供給
される。
2. Description of the Related Art A conventional example of this type of voltage generating circuit is shown in FIG.
Shown in. In the figure, two resistors R71 and R72 having the same resistance value are connected in series between the Vcc power supply and the ground. These resistors R71 and R72 constitute a reference potential generation circuit 71 which generates the reference potential Vcc / 2 at the node n71 which is the voltage dividing point by dividing the power supply voltage Vcc in half. This reference potential Vcc / 2 is supplied to the shift circuit 72.

【0003】このシフト回路72において、Vcc電源と
ノードn71間には、PMOSトランジスタQ71及びNM
OSトランジスタQ72が直列に接続されている。PMO
SトランジスタQ71のゲートは接地されている。NMO
SトランジスタQ72は、ドレインとゲートが共通接続さ
れてダイオード構成となっている。また、ノードn71と
接地間には、PMOSトランジスタQ73及びNMOSト
ランジスタQ74が直列に接続されている。PMOSトラ
ンジスタQ73は、ドレインとゲートが共通接続されてダ
イオード構成となっている。NMOSトランジスタQ74
のゲートはVcc電源に接続されている。
In this shift circuit 72, PMOS transistors Q71 and NM are provided between the Vcc power supply and the node n71.
The OS transistor Q72 is connected in series. PMO
The gate of the S transistor Q71 is grounded. NMO
The S transistor Q72 has a diode configuration in which the drain and the gate are commonly connected. A PMOS transistor Q73 and an NMOS transistor Q74 are connected in series between the node n71 and the ground. The PMOS transistor Q73 has a diode configuration in which the drain and the gate are commonly connected. NMOS transistor Q74
Is connected to the Vcc power supply.

【0004】PMOSトランジスタQ71及びNMOSト
ランジスタQ72のドレイン共通接続点であるノードn72
に得られるシフト電圧、並びにPMOSトランジスタQ
73及びNMOSトランジスタQ74のドレイン共通接続点
であるノードn73に得られるシフト電圧は出力バッファ
回路73に供給される。出力バッファ回路73は、Vcc
電源と接地間に直列に接続された一対のソースフォロワ
のNMOSトランジスタQ75及びPMOSトランジスタ
Q76によって構成されており、ノードn72の電圧をNM
OSトランジスタQ75のゲート入力、ノードn73の電圧
をPMOSトランジスタQ76のゲート入力とし、Vcc/
2の電圧を出力電圧Vout3とする。
A node n72 which is a common connection point of the drains of the PMOS transistor Q71 and the NMOS transistor Q72
The shift voltage obtained at the same time, and the PMOS transistor Q
The shift voltage obtained at the node n73 which is a common drain connection point of the 73 and the NMOS transistor Q74 is supplied to the output buffer circuit 73. The output buffer circuit 73 has Vcc
It is composed of a pair of source follower NMOS transistor Q75 and PMOS transistor Q76 connected in series between the power supply and ground, and controls the voltage of the node n72 to NM.
The gate input of the OS transistor Q75 and the voltage of the node n73 are used as the gate input of the PMOS transistor Q76, and Vcc /
The voltage of 2 is set as the output voltage Vout3.

【0005】この従来回路において、ノードn71に基準
電位Vcc/2が発生すると、ノードn72の電位はVcc/
2+Vth、ノードn73の電位はVcc/2−Vthとなる。
これにより、出力電圧Vout3がVout3<Vcc/2の場
合、NMOSトランジスタQ72とQ75の閾値電圧Vthが
等しいので、出力電圧Vout3はNMOSトランジスタQ
75によって引き上げられる。一方、出力電圧Vout3がV
out3>Vcc/2の場合、PMOSトランジスタQ73とQ
76の閾値電圧Vthが等しいので、出力電圧Vout3はPM
OSトランジスタQ76によって引き下げられる。
In this conventional circuit, when the reference potential Vcc / 2 is generated at the node n71, the potential at the node n72 is Vcc /.
2 + V th , and the potential of the node n73 becomes Vcc / 2-V th .
Thus, when the output voltage Vout3 is Vout3 <Vcc / 2, the threshold voltages Vth of the NMOS transistors Q72 and Q75 are equal to each other, so that the output voltage Vout3 is equal to the NMOS transistor Q.
Raised by 75. On the other hand, the output voltage Vout3 is V
When out3> Vcc / 2, PMOS transistors Q73 and Q
Since the threshold voltage Vth of 76 is equal, the output voltage Vout3 is PM
Pulled down by OS transistor Q76.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、上記構
成の従来回路では、図9に示すように、Vout3=Vcc/
2の場合には、NMOSトランジスタQ75及びPMOS
トランジスタQ76の双方にドレイン‐ソース電流IDS
流れるため、出力バッファ回路53に貫通電流が流れる
ことになる。なお、図9は、図8の従来例における出力
電圧Vout3に対するNMOSトランジスタQ75及びPM
OSトランジスタQ76のドレイン‐ソース電流IDSの動
作特性図である。出力バッファ回路73は比較的大きな
負荷回路に接続されて用いられるため、出力バッファ回
路73を構成するNMOSトランジスタQ75及びPMO
SトランジスタQ76のサイズは大きくなければならず、
大きな貫通電流が流れると、消費電流を増大させること
になり、低消費電力化の妨げとなる。
However, in the conventional circuit having the above configuration, as shown in FIG. 9, Vout3 = Vcc /
In case of 2, NMOS transistor Q75 and PMOS
Drain both transistors Q76 - to flow source current I DS is, so that the through current flowing through the output buffer circuit 53. Note that FIG. 9 shows NMOS transistors Q75 and PM for the output voltage Vout3 in the conventional example of FIG.
FIG. 11 is an operating characteristic diagram of the drain-source current I DS of the OS transistor Q76. Since the output buffer circuit 73 is used by being connected to a relatively large load circuit, the NMOS transistors Q75 and PMO which form the output buffer circuit 73 are used.
The size of the S-transistor Q76 must be large,
When a large through current flows, the current consumption is increased, which hinders low power consumption.

【0007】また、他の従来例として、Vout3=Vcc/
2のときの貫通電流の問題を解消した電圧発生回路もあ
る。その回路図を図10に示す。この従来例では、図1
0から明らかなように、PMOSトランジスタQ73のウ
ェルをノードn71と短絡してウェル電位をVcc/2とす
ることにより、PMOSトランジスタQ73の閾値電圧V
thを、ウェル電位がVccの場合(図8の従来例)に比べ
て小さくしている。これにより、出力電圧Vout4がVou
t4=Vcc/2のとき、シフト回路72′におけるノード
n73の電位が図8の従来例でのノードn73の電位に比べ
て高くなるため、図11に示すように、PMOSトラン
ジスタQ76がオフ状態となり、このPMOSトランジス
タQ76にはドレイン‐ソース電流IDSが流れない。
As another conventional example, Vout3 = Vcc /
There is also a voltage generation circuit that solves the problem of through current in the case of 2. The circuit diagram is shown in FIG. In this conventional example, FIG.
As is clear from 0, the well of the PMOS transistor Q73 is short-circuited with the node n71 and the well potential is set to Vcc / 2, so that the threshold voltage V of the PMOS transistor Q73 is reduced.
The th is made smaller than that when the well potential is Vcc (conventional example in FIG. 8). As a result, the output voltage Vout4 becomes Vou
When t4 = Vcc / 2, the potential of the node n73 in the shift circuit 72 'becomes higher than the potential of the node n73 in the conventional example of FIG. 8, so that the PMOS transistor Q76 is turned off as shown in FIG. The drain-source current I DS does not flow in the PMOS transistor Q76.

【0008】なお、図11は、図10の従来例における
出力電圧Vout4に対するNMOSトランジスタQ75及び
PMOSトランジスタQ76のドレイン‐ソース電流IDS
の動作特性図である。この不感帯により、Vout4=Vcc
/2の場合における出力バッファ回路53の貫通電流を
阻止できるのである。しかしながら、PMOSトランジ
スタQ73とQ76の閾値電圧Vthの差が大きすぎると、図
11の不感帯幅が広くなり、出力電圧Vout4の誤差が大
きくなる。逆に、PMOSトランジスタQ73とQ76の閾
値電圧Vthの差が小さすぎると、出力バッファ回路53
の貫通電流を減少できない。このため、PMOSトラン
ジスタQ73の閾値電圧Vthを精度良く制御する必要があ
る。
[0008] Incidentally, FIG. 11, the drain of the NMOS transistor Q75 and PMOS transistor Q76 to the output voltage Vout4 in the conventional example of FIG. 10 - source current I DS
FIG. 6 is an operation characteristic diagram of FIG. Due to this dead zone, Vout4 = Vcc
The through current of the output buffer circuit 53 in the case of / 2 can be blocked. However, if the difference between the threshold voltages Vth of the PMOS transistors Q73 and Q76 is too large, the dead band width of FIG. 11 becomes wide and the error of the output voltage Vout4 becomes large. Conversely, if the difference between the threshold voltages Vth of the PMOS transistors Q73 and Q76 is too small, the output buffer circuit 53
Can not reduce the through current. Therefore, it is necessary to accurately control the threshold voltage Vth of the PMOS transistor Q73.

【0009】ところが、MOSトランジスタの閾値電圧
Vthはプロセス的に決まってしまう値であるため、図1
0の従来回路では、閾値電圧Vthを回路的に制御するこ
とができないという問題があった。この閾値電圧Vthの
精度良い制御は、特に電源電圧が減少した場合に必要と
される。また、図10の従来回路の場合には、PMOS
トランジスタQ73にウェル電位が必要なため、SOI(S
ilicon on Insulator)構造のデバイスに使用することが
できないという問題もある。
However, since the threshold voltage Vth of the MOS transistor is a value that is process-dependent, FIG.
The conventional circuit of 0 has a problem that the threshold voltage Vth cannot be controlled in a circuit manner. This accurate control of the threshold voltage Vth is required especially when the power supply voltage decreases. Further, in the case of the conventional circuit of FIG.
Since the transistor Q73 needs a well potential, SOI (S
There is also a problem that it cannot be used for devices having an on-insulator structure.

【0010】また、ダイナミックRAM等の記憶素子を
複数備えた装置では、図8及び図9に示すような電圧発
生回路が各記憶素子毎に内蔵されているため、記憶素子
の動作時に発生する基準電位Vcc/2にばらつきが生じ
てしまい、誤動作を招くという問題がある。この誤動作
を防止するという観点から基準電位発生回路71を流れ
る貫通電流を増加させることが考えられるが、これによ
りスタンバイ電流が増加して低消費電力化の妨げとなっ
てしまう。
Further, in a device having a plurality of storage elements such as a dynamic RAM, the voltage generation circuit as shown in FIGS. 8 and 9 is built in each storage element, so that the reference generated when the storage element operates. There is a problem in that the potential Vcc / 2 varies and causes a malfunction. From the viewpoint of preventing this malfunction, it is conceivable to increase the through current flowing through the reference potential generating circuit 71, but this increases the standby current and hinders reduction of power consumption.

【0011】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、出力バッファ回路に
おける貫通電流を減少できるとともに、出力電圧の不感
帯幅を自由に設定でき、しかもSOI構造のデバイスに
も使用可能な電圧発生回路を提供することにある。さら
に、複数の記憶素子を備えた装置における各記憶素子の
基準電位を安定化し誤動作防止を図れる安定化回路を提
供することにある。
The present invention has been made in view of the above problems, and an object of the present invention is to reduce a through current in an output buffer circuit, to freely set a dead band width of an output voltage, and to to obtain an SOI structure. Another object of the present invention is to provide a voltage generation circuit that can be used in the above device. Another object of the present invention is to provide a stabilizing circuit that stabilizes the reference potential of each storage element in an apparatus including a plurality of storage elements and prevents malfunction.

【0012】[0012]

【課題を解決するための手段】上記目的を達成するため
に、本発明による電圧発生回路では、異なる2つの基準
電位を発生する基準電位発生回路と、この2つの基準電
位を各々独立に所定レベルだけシフトする一対のシフト
回路と、この一対のシフト回路の各シフト電圧を各々ゲ
ート入力とする互いに逆導電型の一対のソースフォロワ
トランジスタからなる出力回路とを備えた構成となって
いる。
In order to achieve the above object, in a voltage generating circuit according to the present invention, a reference potential generating circuit for generating two different reference potentials and these two reference potentials are independently set to predetermined levels. And a pair of shift circuits for shifting only the shift circuits, and an output circuit composed of a pair of source follower transistors of opposite conductivity type, which have respective shift voltages of the pair of shift circuits as gate inputs.

【0013】また、この電圧発生回路を備えた安定化回
路においては、電圧発生回路を内蔵する複数の記憶素子
を備えた装置に用いるものであり、内部発生電圧を外部
へ取り出すための外部端子を各記憶素子にそれぞれ備
え、この外部端子を各記憶素子間で共通接続した構成と
なっている。
Further, the stabilizing circuit having the voltage generating circuit is used in an apparatus having a plurality of storage elements having the voltage generating circuit built therein, and has an external terminal for taking out the internally generated voltage to the outside. Each memory element is provided with this external terminal, and the external terminals are commonly connected to each memory element.

【0014】[0014]

【作用】基準電位発生回路にて2つの基準電位Vcc/2
+ΔV,Vcc/2−ΔVを発生し、各基準電位を一対の
シフト回路によって各々独立にシフトし、出力バッファ
回路を介して出力電圧としてVcc/2を得る。これによ
れば、出力電圧にVcc/2を中心として不感帯を持たせ
ることができるため、出力バッファ回路に貫通電流が流
れない。また、基準電位発生回路において、2つの基準
電位を与える抵抗の各抵抗値を変えることによって不感
帯幅を自由に制御できる。
[Function] Two reference potentials Vcc / 2 are used in the reference potential generation circuit.
+ ΔV, Vcc / 2-ΔV are generated, each reference potential is independently shifted by a pair of shift circuits, and Vcc / 2 is obtained as an output voltage via the output buffer circuit. According to this, since the output voltage can have a dead zone centered on Vcc / 2, a shoot-through current does not flow in the output buffer circuit. Further, in the reference potential generating circuit, the dead band width can be freely controlled by changing each resistance value of the resistors that give two reference potentials.

【0015】また、この電圧発生回路を内蔵する複数の
記憶素子を備えた装置において、各記憶素子の内部発生
電圧を外部端子によって導き、この外部端子を各記憶素
子間で共通接続することにより各記憶素子の基準電位が
同一となる。すなわち、各記憶素子の内部発生電圧が共
通となるため、アクティブとなっている記憶素子の内部
発生電圧の揺れを他の記憶素子が補うことになり、基準
電位が安定する。また、各外部端子間を接続した配線に
所定の容量が形成され、ノイズに対するマージンが増加
することになる。
Further, in an apparatus having a plurality of storage elements incorporating the voltage generating circuit, the internally generated voltage of each storage element is guided by an external terminal, and the external terminal is commonly connected between the storage elements. The storage elements have the same reference potential. That is, since the internally generated voltage of each memory element is common, the fluctuation of the internally generated voltage of the active memory element is compensated for by another memory element, and the reference potential is stabilized. In addition, a predetermined capacitance is formed in the wiring that connects the external terminals, which increases the margin for noise.

【0016】[0016]

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図1は、本発明の第1の実施例を示す回路
図である。図において、Vcc電源と接地間には、3つの
抵抗R11,R12,R13が直列に接続されている。この3
つの抵抗R11,R12,R13は、電源電圧Vccを適当な分
圧比で分圧するように各抵抗値の比が決められており、
その分圧点であるノードn11,n12の電位として異なる
2つの基準電位Vcc/2+ΔV,Vcc/2−ΔVを発生
する基準電位発生回路11を構成している。この2つの
基準電位Vcc/2+ΔV,Vcc/2−ΔVは、一対のシ
フト回路12a,12bにそれぞれ供給される。
Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing a first embodiment of the present invention. In the figure, three resistors R11, R12 and R13 are connected in series between the Vcc power supply and ground. This 3
The resistances of the resistors R11, R12, and R13 are determined such that the power supply voltage Vcc is divided by an appropriate division ratio.
The reference potential generating circuit 11 is configured to generate two different reference potentials Vcc / 2 + ΔV and Vcc / 2−ΔV as the potentials of the nodes n11 and n12 which are the voltage dividing points. The two reference potentials Vcc / 2 + ΔV and Vcc / 2−ΔV are supplied to the pair of shift circuits 12a and 12b, respectively.

【0017】一方のシフト回路12aにおいて、Vcc電
源とノードn12間には、PMOSトランジスタQ11及び
NMOSトランジスタQ12が直列に接続されている。P
MOSトランジスタQ11のゲートは接地されている。N
MOSトランジスタQ12は、ドレインとゲートが共通接
続されてダイオード構成となっている。また、ノードn
12と接地間には、PMOSトランジスタQ13及びNMO
SトランジスタQ14が直列に接続されている。PMOS
トランジスタQ13は、ドレインとゲートが共通接続され
てダイオード構成となっている。NMOSトランジスタ
Q14のゲートはVcc電源に接続されている。
In one shift circuit 12a, a PMOS transistor Q11 and an NMOS transistor Q12 are connected in series between the Vcc power supply and the node n12. P
The gate of the MOS transistor Q11 is grounded. N
The MOS transistor Q12 has a diode configuration in which the drain and the gate are commonly connected. Also, node n
The PMOS transistor Q13 and NMO are connected between 12 and ground.
The S transistor Q14 is connected in series. PMOS
The transistor Q13 has a diode configuration in which the drain and the gate are commonly connected. The gate of the NMOS transistor Q14 is connected to the Vcc power supply.

【0018】他方のシフト回路12bにおいても、シフ
ト回路12aと全く同じ回路構成となっている。すなわ
ち、Vcc電源とノードn11間には、PMOSトランジス
タQ15及びNMOSトランジスタQ16が直列に接続され
ている。PMOSトランジスタQ15のゲートは接地され
ている。NMOSトランジスタQ16は、ドレインとゲー
トが共通接続されてダイオード構成となっている。ま
た、ノードn11と接地間には、PMOSトランジスタQ
17及びNMOSトランジスタQ18が直列に接続されてい
る。PMOSトランジスタQ17は、ドレインとゲートが
共通接続されてダイオード構成となっている。NMOS
トランジスタQ18のゲートはVcc電源に接続されてい
る。
The other shift circuit 12b also has the same circuit configuration as the shift circuit 12a. That is, the PMOS transistor Q15 and the NMOS transistor Q16 are connected in series between the Vcc power supply and the node n11. The gate of the PMOS transistor Q15 is grounded. The NMOS transistor Q16 has a diode configuration in which the drain and the gate are commonly connected. The PMOS transistor Q is connected between the node n11 and the ground.
17 and an NMOS transistor Q18 are connected in series. The PMOS transistor Q17 has a diode configuration in which the drain and the gate are commonly connected. NMOS
The gate of transistor Q18 is connected to the Vcc power supply.

【0019】シフト回路12aのPMOSトランジスタ
Q11及びNMOSトランジスタQ12のドレイン共通接続
点であるノードn13に得られるシフト電圧、並びにシフ
ト回路12bのPMOSトランジスタQ13及びNMOS
トランジスタQ14のドレイン共通接続点であるノードn
14に得られるシフト電圧は出力バッファ回路13に供給
される。出力バッファ回路13は、Vcc電源と接地間に
直列に接続された一対のソースフォロワのNMOSトラ
ンジスタQ19及びPMOSトランジスタQ20によって構
成されており、ノードn13の電圧をNMOSトランジス
タQ19のゲート入力、ノードn14の電圧をPMOSトラ
ンジスタQ20のゲート入力とし、Vcc/2の電圧を出力
電圧Vout1とする。
The shift voltage obtained at the node n13, which is the common drain connection point of the PMOS transistor Q11 and the NMOS transistor Q12 of the shift circuit 12a, and the PMOS transistor Q13 and the NMOS of the shift circuit 12b.
A node n which is a common connection point of the drains of the transistor Q14
The shift voltage obtained at 14 is supplied to the output buffer circuit 13. The output buffer circuit 13 is composed of a pair of source follower NMOS transistor Q19 and PMOS transistor Q20 which are connected in series between the Vcc power supply and the ground, and the voltage of the node n13 is input to the gate of the NMOS transistor Q19 and to the node n14. The voltage is used as the gate input of the PMOS transistor Q20, and the voltage of Vcc / 2 is used as the output voltage Vout1.

【0020】以下に、上記構成の回路動作について説明
する。先ず、基準電位発生回路11において、2つの基
準電位であるノードn11,n12の各電位は、3つの抵抗
R11,R12,R13による分圧により決まり、n11の電位
はVcc+ΔV、n12の電位はVcc−ΔVと設定される。
ここで、例えば、電源電圧Vccが3VでVcc/2の電圧
を1.4V〜1.6Vの範囲内に設定する場合における
3つの抵抗R11,R12,R13の抵抗比の設定について述
べる。この場合、ノードn11,n12の各電位により、出
力電圧Vout1が1.4V〜1.6Vの範囲が不感帯にな
るように設計する。
The circuit operation of the above configuration will be described below. First, in the reference potential generation circuit 11, the potentials of the two reference potentials of the nodes n11 and n12 are determined by the voltage division by the three resistors R11, R12 and R13. The potential of n11 is Vcc + ΔV and the potential of n12 is Vcc-. It is set as ΔV.
Here, for example, the setting of the resistance ratio of the three resistors R11, R12, and R13 when the power supply voltage Vcc is 3V and the voltage of Vcc / 2 is set within the range of 1.4V to 1.6V will be described. In this case, the output voltage Vout1 is designed to be in the dead zone in the range of 1.4V to 1.6V depending on the potentials of the nodes n11 and n12.

【0021】ここで、簡単のため、MOSトランジスタ
の閾値電圧Vthを0.5Vとして説明する。不感帯の下
限電圧を1.4Vにするためには、出力バッファ回路1
3のNMOSトランジスタQ19のゲート電位、即ちノー
ドn13の電位Vn13 は、
Here, for simplification, the threshold voltage Vth of the MOS transistor will be described as 0.5V. In order to set the lower limit voltage of the dead zone to 1.4V, the output buffer circuit 1
The gate potential of the NMOS transistor Q19 of 3, that is, the potential V n13 of the node n13 is

【数1】Vn13 =1.4+Vth より、1.9Vである必要がある。これを満たすために
は、ノードn12の電位Vn12 は、NMOSトランジスタ
Q12の閾値電圧Vth分だけ低くなるので、1.4Vであ
る必要がある。
## EQU1 ## Since V n13 = 1.4 + V th , it is necessary to be 1.9 V. In order to satisfy this, the potential V n12 of the node n12 is lowered by the threshold voltage Vth of the NMOS transistor Q12, and therefore needs to be 1.4 V.

【0022】同様にして、不感帯の上限電圧を1.6V
にするためには、ノードn11の電位Vn11 は、1.6V
である必要がある。以上のことから、基準電位発生回路
11の3つの抵抗R11,R12,R13は、
Similarly, the upper limit voltage of the dead zone is 1.6V.
In order to make the voltage V n11 equal to 1.6 V,
Must be From the above, the three resistors R11, R12, R13 of the reference potential generating circuit 11 are

【数2】R11:R12:R13 = (3V-1.6V) : (1.6V-1.4
V) : 1.4V = 7:2:7 の抵抗比になる。この抵抗比となるように、3つの抵抗
R11,R12,R13の各抵抗値を設定することにより、
1.4V〜1.6Vの範囲を不感帯とするノードn11,
n12の各電位として2つの基準電位Vcc/2+ΔV,V
cc/2−ΔVが得られる。
[Formula 2] R11: R12: R13 = (3V-1.6V): (1.6V-1.4
V): 1.4V = 7: 2: 7 resistance ratio. By setting the resistance values of the three resistors R11, R12, and R13 so that this resistance ratio is obtained,
A node n11 having a dead band in the range of 1.4V to 1.6V,
Two reference potentials Vcc / 2 + ΔV, V as n12 potentials
cc / 2-ΔV is obtained.

【0023】この2つの基準電位Vcc/2+ΔV,Vcc
/2−ΔVを受け、ノードn13の電位はNMOSトラン
ジスタQ12の閾値電圧分だけシフトされた電位Vcc/2
−ΔV+Vthとなり、ノードn14の電位はPMOSトラ
ンジスタQ17の閾値電圧分だけシフトされた電位Vcc/
2+ΔV−Vthとなる。これに伴い、出力バッファ回路
13におけるNMOSトランジスタQ19のゲート電位は
Vcc/2−ΔV+Vth、ソース電位はVout1、ドレイン
電位はVccとなる。一方、PMOSトランジスタQ20の
ゲート電位はVcc/2+ΔV−Vth、ソース電位はVou
t1、ドレイン電位は接地電位となる。
These two reference potentials Vcc / 2 + ΔV, Vcc
/ 2-ΔV, the potential of the node n13 is shifted by the threshold voltage of the NMOS transistor Q12, which is Vcc / 2.
-ΔV + V th , and the potential of the node n14 is Vcc / shifted by the threshold voltage of the PMOS transistor Q17.
2 + ΔV−V th . Along with this, the gate potential of the NMOS transistor Q19 in the output buffer circuit 13 becomes Vcc / 2−ΔV + V th , the source potential becomes Vout1, and the drain potential becomes Vcc. On the other hand, the gate potential of the PMOS transistor Q20 is Vcc / 2 + ΔV−V th , and the source potential thereof is Vou.
t1 and drain potential are ground potential.

【0024】したがって、NMOSトランジスタQ19及
びPMOSトランジスタQ20は、出力電圧Vout1に対し
て図2に示すように動作し、出力電圧Vout1がVcc/2
に対してΔV以上低くなると、NMOSトランジスタQ
19がオン、PMOSトランジスタQ20がオフとなり、出
力電圧Vout1をVcc/2−ΔVまで引き上げる。一方、
出力電圧Vout1がVcc/2−ΔV以上、Vcc/2+ΔV
以下の場合は、NMOSトランジスタQ19及びPMOS
トランジスタQ20が共にオフで、不感帯となる。このと
き、出力バッファ回路13に貫通電流が流れない。この
不感帯の幅は、先述したように、ノードn11,n12の各
電位によって決まる。
Therefore, the NMOS transistor Q19 and the PMOS transistor Q20 operate as shown in FIG. 2 with respect to the output voltage Vout1, and the output voltage Vout1 becomes Vcc / 2.
When it becomes lower than ΔV by
19 is turned on and the PMOS transistor Q20 is turned off to raise the output voltage Vout1 to Vcc / 2-ΔV. on the other hand,
Output voltage Vout1 is Vcc / 2-ΔV or more, Vcc / 2 + ΔV
In the following cases, NMOS transistor Q19 and PMOS
Both the transistors Q20 are off, and the dead zone occurs. At this time, a through current does not flow in the output buffer circuit 13. The width of the dead zone is determined by the potentials of the nodes n11 and n12, as described above.

【0025】以上のように、2つの基準電位Vcc/2+
ΔV,Vcc/2−ΔVを発生し、各基準電位を各々独立
にMOSトランジスタの閾値電圧Vth分だけシフトし、
出力バッファ回路13を介して出力電圧Vout1を得るよ
うにしたことにより、出力電圧Vout1にVcc/2を中心
として不感帯を持たせることができるため(図2を参
照)、出力バッファ回路13に貫通電流が流れないとと
もに、2つの基準電位を与える抵抗R11,R12,R13の
各抵抗値を変えることによって不感帯幅を自由に制御で
きる。また、この回路構成によれば、ウェル電位をとる
必要がないため、SOI構造のデバイスにも使用できる
ことになる。
As described above, the two reference potentials Vcc / 2 +
.DELTA.V, Vcc / 2-.DELTA.V are generated, and each reference potential is independently shifted by the threshold voltage Vth of the MOS transistor,
Since the output voltage Vout1 is obtained through the output buffer circuit 13, the output voltage Vout1 can have a dead band centered around Vcc / 2 (see FIG. 2). Does not flow, and the dead band width can be freely controlled by changing the resistance values of the resistors R11, R12, and R13 that give two reference potentials. Further, according to this circuit configuration, since it is not necessary to take a well potential, it can be used for a device having an SOI structure.

【0026】図3は、本発明の第2の実施例を示す回路
図である。本実施例では、電圧発生回路10において、
5つの抵抗R21〜R25によって各接続点であるノードn
21〜n24の各電位として4つの基準電位を生成するとと
もに、それぞれの基準電位に対応したシフト回路22a
1 ,22a2 及び22b1,22b2 、並びに互いにド
ライブ能力が異なる2種類の出力バッファ回路231
232 を設けた構成となっている。
FIG. 3 is a circuit diagram showing a second embodiment of the present invention. In this embodiment, in the voltage generation circuit 10,
Node n, which is each connection point, is connected by five resistors R21 to R25.
Four reference potentials are generated as the potentials 21 to n24, and a shift circuit 22a corresponding to each reference potential is generated.
1 , 22a 2 and 22b 1 and 22b 2 , and two types of output buffer circuits 23 1 having different drive capabilities from each other,
23 2 is provided.

【0027】シフト回路22a1 は、第1の実施例での
シフト回路の場合と同様に、Vcc電源とノードn23間に
直列に接続されたPMOSトランジスタQ21及びNMO
SトランジスタQ22と、ノードn23と接地間に直列に接
続されたPMOSトランジスタQ23及びNMOSトラン
ジスタQ24とから構成されている。他のシフト回路22
2 及び22b1 ,22b2 も、同様の構成となってい
る。シフト回路22a1 ,22a2 の各ノードn25,n
26に得られるシフト電圧、及びシフト回路22b1 ,2
2b2 の各ノードn27,n28に得られるシフト電圧は、
出力端が共通接続された出力バッファ回路231 ,23
2 に供給される。
The shift circuit 22a 1 includes a PMOS transistor Q21 and an NMO connected in series between the Vcc power supply and the node n23, as in the shift circuit of the first embodiment.
It is composed of an S transistor Q22, a PMOS transistor Q23 and an NMOS transistor Q24 connected in series between the node n23 and the ground. Other shift circuit 22
a 2 and 22b 1 and 22b 2 have the same structure. Each node n25, n of the shift circuits 22a 1 , 22a 2
Shift voltage obtained in 26 and shift circuits 22b 1 and 2
The shift voltage obtained at each node n27, n28 of 2b 2 is
Output buffer circuits 23 1 and 23 1 whose output terminals are commonly connected
Supplied to 2 .

【0028】出力バッファ回路231 は、Vcc電源及び
接地間に直列に接続された一対のソースフォロワのNM
OSトランジスタQ37及びPMOSトランジスタQ38に
よって構成され、ノードn25の電圧をNMOSトランジ
スタQ37のゲート入力、ノードn27の電圧をPMOSト
ランジスタQ38のゲート入力とし、Vcc/2の電圧を出
力電圧Vout2とする。出力バッファ回路232 も同様
に、一対のソースフォロワのNMOSトランジスタQ39
及びPMOSトランジスタQ40によって構成されてお
り、ノードn26の電圧をNMOSトランジスタQ39のゲ
ート入力、ノードn28の電圧をPMOSトランジスタQ
40のゲート入力とし、Vcc/2の電圧を出力電圧Vout2
とする。
The output buffer circuit 23 1 is a pair of source follower NMs connected in series between the Vcc power supply and ground.
It is composed of an OS transistor Q37 and a PMOS transistor Q38. The voltage of the node n25 is used as the gate input of the NMOS transistor Q37, the voltage of the node n27 is used as the gate input of the PMOS transistor Q38, and the voltage of Vcc / 2 is used as the output voltage Vout2. Similarly, the output buffer circuit 23 2 has a pair of source follower NMOS transistors Q39.
And a PMOS transistor Q40. The voltage of the node n26 is input to the gate of the NMOS transistor Q39, and the voltage of the node n28 is connected to the PMOS transistor Q40.
40 gate input, Vcc / 2 voltage output voltage Vout2
And

【0029】これら出力バッファ回路231 ,232
おいて、出力バッファ回路232 の各MOSトランジス
タQ39,Q40のサイズは、出力バッファ回路231 の各
MOSトランジスタQ37,Q38のサイズに比べて大きく
設定されている。これにより、出力バッファ回路231
のドライブ能力は小さく、その不感帯幅はノードn22,
n23の基準電位を受けるため狭い。これに対し、出力バ
ッファ回路232 のドライブ能力は大きく、その不感帯
幅はノードn21の電位(ノードn22の電位よりも大)及
びノードn24(ノードn23の電位よりも小)を受けるた
め広い。
In these output buffer circuits 23 1 , 23 2 , the size of each MOS transistor Q39, Q40 of the output buffer circuit 23 2 is set larger than the size of each MOS transistor Q37, Q38 of the output buffer circuit 23 1. ing. As a result, the output buffer circuit 23 1
Has a small drive capacity and its dead band width is node n22,
It is narrow because it receives the reference potential of n23. In contrast, the drive capability of the output buffer circuit 23 2 is large, the dead zone width is wide for receiving the (smaller than the potential of the node n23) node n21 potential (node larger than the potential of n22) and the node n24.

【0030】出力バッファ回路231 のNMOSトラン
ジスタQ37及びPMOSトランジスタQ38、並びに出力
バッファ回路232 のNMOSトランジスタQ39及びP
MOSトランジスタQ40の動作特性、即ち各MOSトラ
ンジスタのドレイン‐ソース電流IDSの出力電圧Vout2
の変化特性を図4に示す。図4から明かなように、出力
電圧Vout2が出力バッファ回路232 の不感帯から外れ
ている場合は、ドライブ能力の大なる出力バッファ回路
232 及びドライブ能力が小なる出力バッファ回路23
1 の双方により、出力電圧Vout2を急激に出力バッファ
回路232 の不感帯端の電位まで回復させる。
The output buffer circuit 23 1 of the NMOS transistor Q37 and PMOS transistor Q38 and an output buffer circuit 23 2, NMOS transistors Q39 and P
Operating characteristics of the MOS transistor Q40, i.e., the drain of the MOS transistor - the output voltage of the source current I DS Vout2
FIG. 4 shows the change characteristics of the. Figure 4 As is apparent from, if the output voltage Vout2 is out of the dead band of the output buffer circuit 23 2, the output buffer circuit atmospheric comprising output buffer circuit 23 2 and the drive capability of the drive capability is small 23
Both of 1 rapidly recover the output voltage Vout2 to the potential of the dead zone end of the output buffer circuit 23 2 .

【0031】出力電圧Vout2が出力バッファ回路232
の不感帯に入っている場合は、出力バッファ回路232
のみで出力電圧Vout2を出力バッファ回路232 の不感
帯端の電位、即ちVcc/2の近傍電位まで回復させる。
以上のように、出力バッファ回路をドライブ能力が異な
る2段構成にすることにより、第1の実施例の回路に比
べて出力電圧Vout2がVcc/2電位が大きくずれている
場合の回復速度の高速化が図れることになる。また、出
力電圧Vout2がVcc/2電位の場合においては、出力バ
ッファ回路232 のNMOSトランジスタQ39及びPM
OSトランジスタQ40は十分オフ状態になっているた
め、出力バッファ回路232 における貫通電流はトラン
ジスタサイズが大きいにも拘らず非常に小さく、消費電
流が増大することはない。
The output voltage Vout2 is the output buffer circuit 23 2
If it is in the dead zone of the output buffer circuit 23 2
Only by doing so, the output voltage Vout2 is restored to the potential at the end of the dead zone of the output buffer circuit 23 2 , that is, the potential near Vcc / 2.
As described above, since the output buffer circuit has the two-stage configuration with different drive capabilities, the recovery speed is high when the output voltage Vout2 is greatly deviated from the Vcc / 2 potential as compared with the circuit of the first embodiment. Will be realized. Further, when the output voltage Vout2 is Vcc / 2 potential, the NMOS transistors Q39 and PM of the output buffer circuit 23 2 are
Since the OS transistor Q40 is sufficiently off, the shoot-through current in the output buffer circuit 23 2 is very small despite the large transistor size, and the current consumption does not increase.

【0032】さらに、本実施例による回路構成によれ
ば、第1の実施例の場合と同様に、ウェル電位をとる必
要がないため、SOI構造のデバイスにも使用できるこ
とになる。なお、本実施例では、出力バッファ回路のド
ライブ能力を出力電圧によって2段階に変化させる構成
とした場合について説明したが、基準電位をさらに多く
発生させ、それに対応するシフト回路及び出力バッファ
回路を複数設けることにより、出力バッファ回路のドラ
イブ能力を出力電圧によって3段階以上の多段階に変化
させることも可能である。
Further, according to the circuit configuration of the present embodiment, it is not necessary to take the well potential as in the case of the first embodiment, so that it can be used for a device having an SOI structure. In this embodiment, the case where the drive capability of the output buffer circuit is changed in two steps according to the output voltage has been described. However, a larger number of reference potentials are generated and a plurality of shift circuits and output buffer circuits corresponding to the reference potentials are generated. By providing the output buffer circuit, it is possible to change the drive capability of the output buffer circuit in multiple stages of three or more stages depending on the output voltage.

【0033】次に、本発明による電圧発生回路の適用例
について説明する。図5に示すダイナミックRAMのメ
モリセル回路において、ビット線(BL,BLN )のプ
リチャージ電圧が電源電圧Vccの場合では、センシング
後にビット線BLN を0→Vccにチャージする必要があ
るので、ビット線容量をCB とすると、Vcc×CB の電
荷が消費されることになる。これに対し、図6に示すよ
うに、本発明による電圧発生回路によって得られるVcc
/2電圧を、ビット線のプリチャージ電圧として用いる
ことにより、基本的に、BLとBLN をショートするだ
けで良く、電荷の消費がないため、低消費電力化が図れ
る。
Next, an application example of the voltage generating circuit according to the present invention will be described. In the memory cell circuit of the dynamic RAM shown in FIG. 5, when the precharge voltage of the bit lines (BL, BL N ) is the power supply voltage Vcc, it is necessary to charge the bit line BL N from 0 → Vcc after sensing. If the bit line capacitance is C B , the electric charge of Vcc × C B will be consumed. On the other hand, as shown in FIG. 6, Vcc obtained by the voltage generating circuit according to the present invention
By using the / 2 voltage as the precharge voltage for the bit line, basically, it is sufficient to short the BL and BL N together, and no charge is consumed, so that the power consumption can be reduced.

【0034】また、図5に示すセルキャパシタCにおい
て、蓄電電極の電位は0〜Vccまで変化する。このセル
キャパシタCのセルプレート電圧として、本発明による
電圧発生回路によって得られるVcc/2電圧を用いるこ
とにより、蓄電電極‐セルプレート間の電位差をVcc/
2に抑えることができる。その結果、セルキャパシタC
のキャパシタ厚を薄くすることができ、大きな容量を得
ることができる。また、セルキャパシタCの信頼性を向
上することも可能となる。
In the cell capacitor C shown in FIG. 5, the potential of the storage electrode changes from 0 to Vcc . By using the Vcc / 2 voltage obtained by the voltage generating circuit according to the present invention as the cell plate voltage of the cell capacitor C, the potential difference between the storage electrode and the cell plate is Vcc /
It can be reduced to 2. As a result, the cell capacitor C
The thickness of the capacitor can be reduced, and a large capacitance can be obtained. Further, the reliability of the cell capacitor C can be improved.

【0035】次に、本発明の第3の実施例を図7に基づ
いて説明する。図7は、電圧発生回路10を内蔵する複
数の記憶素子2が備えられた装置における基準電位Vcc
/2の安定化回路を説明するブロック図である。電圧発
生回路10は、例えば先に説明した第1の実施例又は第
2の実施例における回路構成となっている。
Next, a third embodiment of the present invention will be described with reference to FIG. FIG. 7 shows a reference potential Vcc in an apparatus provided with a plurality of storage elements 2 having a built-in voltage generation circuit 10.
It is a block diagram explaining the stabilization circuit of / 2. The voltage generation circuit 10 has, for example, the circuit configuration according to the first embodiment or the second embodiment described above.

【0036】記憶素子2は例えばダイナミックRAMか
ら成るものであり、バスライン5を介して中央処理装置
1との間で記憶データやアドレスデータ、素子選択及び
読み書きの制御信号等の入出力が成されている。また、
各記憶素子2は内部で使用するための基準電位、例えば
Vcc/2やVREF (入力信号判定用電位)等を発生させ
る電圧発生回路10を各々内蔵しており、このVcc/2
やVREF 等から成る内部発生電圧を用いて記憶データの
読み書き等の制御が成される。
The storage element 2 is composed of, for example, a dynamic RAM, and input / output of storage data, address data, control signals for element selection and reading / writing, etc. is performed with the central processing unit 1 via the bus line 5. ing. Also,
Each storage element 2 has a built-in voltage generating circuit 10 for generating a reference potential for internal use, such as Vcc / 2 or V REF (input signal determination potential).
Control of reading and writing of stored data is performed using an internally generated voltage such as V REF and V REF .

【0037】このような複数の記憶素子2を備えた装置
において、各記憶素子2は電圧発生回路10で発生した
内部発生電圧を外部へ取り出すための外部端子を備えて
いる。例えば、電圧発生回路10で発生したVcc/2を
取り出すためのVcc/2用外部端子3や、VREF を取り
出すためのVREF 用外部端子4が各記憶素子2にそれぞ
れ備えられている。
In the device having a plurality of storage elements 2 as described above, each storage element 2 is provided with an external terminal for taking out the internally generated voltage generated in the voltage generation circuit 10 to the outside. For example, the V REF Yogaibu terminal 4 for taking out the Vcc / 2 Yogaibu terminals 3 and, V REF for taking out the Vcc / 2 generated by the voltage generating circuit 10 are provided to each memory element 2.

【0038】さらに、各記憶素子2に備えられたVcc/
2用外部端子3及びVREF 用外部端子4は複数の記憶素
子2間で各々共通接続されている。これにより、複数の
記憶素子2はVcc/2やVREF から成る基準電位をそれ
ぞれ共有することになる。
Further, Vcc / provided in each storage element 2
2 Yogaibu terminals 3 and V REF Yogaibu terminals 4 are respectively commonly connected between a plurality of storage elements 2. As a result, the plurality of storage elements 2 share the reference potential composed of Vcc / 2 and V REF , respectively.

【0039】このように基準電位を共有化する回路構成
によって、アクティブとなっている記憶素子2の基準電
位に揺れが発生しても、他の記憶素子2がそれを補うこ
とになり基準電位が安定化することになる。すなわち、
基準電位の安定化によって記憶素子2の誤動作を防止す
ることができるようになる。
By virtue of the circuit configuration for sharing the reference potential in this way, even if the reference potential of the active storage element 2 fluctuates, another storage element 2 compensates for it and the reference potential becomes higher. It will stabilize. That is,
Stabilization of the reference potential can prevent malfunction of the memory element 2.

【0040】また、各記憶素子2に設けられたVcc/2
用外部端子3及びVREF 用外部端子4をそれぞれ接続す
る場合、所定の基板上で配線することにより配線容量が
形成されることになる。この配線容量によってノイズに
対するマージンが増加し、図1に示す基準電位発生回路
21の貫通電流を低減させることができるようになるた
め、スタンバイ電流が低減することになる。
Further, Vcc / 2 provided in each storage element 2
When the external terminals 3 for VREF and the external terminals 4 for V REF are respectively connected, wiring capacitance is formed by wiring on a predetermined substrate. This wiring capacitance increases the margin for noise, and the through current of the reference potential generation circuit 21 shown in FIG. 1 can be reduced, so that the standby current is reduced.

【0041】なお、第3の実施例においてはダイナミッ
クRAMから成る記憶素子2を例として説明したが、本
発明はこれに限定されず電圧発生回路10を内蔵する記
憶素子2であれば同様である。また、基準電位の例とし
て示したVcc/2及びVREF も一例であり、本発明はこ
れに限定されることはない。
In the third embodiment, the memory element 2 composed of the dynamic RAM has been described as an example, but the present invention is not limited to this and the same applies to the memory element 2 including the voltage generating circuit 10. . Further, Vcc / 2 and V REF shown as examples of the reference potential are also examples, and the present invention is not limited to this.

【0042】[0042]

【発明の効果】以上説明したように、本発明によれば、
2つの基準電位Vcc/2+ΔV,Vcc/2−ΔVを発生
し、各基準電位を各々独立にMOSトランジスタの閾値
電圧分だけシフトし、出力バッファ回路を介して出力電
圧としてVcc/2を得るように構成したことにより、出
力電圧にVcc/2を中心として不感帯を持たせることが
できるため、出力バッファ回路に貫通電流が流れないと
ともに、2つの基準電位を与える抵抗の各抵抗値を変え
ることによって不感帯幅を自由に制御できることにな
り、特に電源電圧が低い場合に有効なものとなる。
As described above, according to the present invention,
Two reference potentials Vcc / 2 + ΔV and Vcc / 2−ΔV are generated, each reference potential is independently shifted by the threshold voltage of the MOS transistor, and Vcc / 2 is obtained as an output voltage via the output buffer circuit. With this configuration, the output voltage can have a dead band centered on Vcc / 2, so that a through current does not flow in the output buffer circuit and the dead band can be changed by changing each resistance value of the resistors that provide two reference potentials. The width can be freely controlled, which is particularly effective when the power supply voltage is low.

【0043】また、出力バッファ回路をドライブ能力が
異なる多段構成としたことにより、出力電圧に応じてド
ライブ能力を変えることができるため、出力電圧がVcc
/2電位が大きくずれている場合の回復速度の高速化が
図れることになる。さらに、これらの回路構成によれ
ば、ウェル電位をとる必要がないため、SOI構造のデ
バイスにも使用できる効果もある。
Further, since the output buffer circuit has a multi-stage structure having different drive capabilities, the drive capability can be changed according to the output voltage, so that the output voltage is Vcc.
When the / 2 potential is significantly deviated, the recovery speed can be increased. Further, according to these circuit configurations, it is not necessary to take the well potential, and therefore, there is an effect that it can be used for an SOI structure device.

【0044】また、複数の記憶素子の基準電位を共有化
することにより基準電位が安定し、電圧発生回路を備え
た記憶素子の誤動作を防止することが可能となる。しか
も、基準電位発生回路の貫通電流低減によりスタンバイ
電流を低減することができるため、記憶素子の低消費電
力化を図ることが可能となる。
Further, by sharing the reference potential of a plurality of storage elements, the reference potential becomes stable, and it becomes possible to prevent malfunction of the storage element provided with the voltage generating circuit. Moreover, since the standby current can be reduced by reducing the through current of the reference potential generating circuit, the power consumption of the memory element can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明による第1の実施例を示す回路図であ
る。
FIG. 1 is a circuit diagram showing a first embodiment according to the present invention.

【図2】第1の実施例における動作特性図である。FIG. 2 is an operation characteristic diagram in the first embodiment.

【図3】本発明による第2の実施例を示す回路図であ
る。
FIG. 3 is a circuit diagram showing a second embodiment according to the present invention.

【図4】第2の実施例における動作特性図である。FIG. 4 is an operation characteristic diagram in the second embodiment.

【図5】ダイナミックRAMにおけるメモリセルの一部
の回路図である。
FIG. 5 is a circuit diagram of a part of a memory cell in a dynamic RAM.

【図6】ビット線のプリチャージ電圧をVcc/2に設定
したときの波形図である。
FIG. 6 is a waveform diagram when the precharge voltage of the bit line is set to Vcc / 2.

【図7】本発明による第3の実施例を説明するブロック
図である。
FIG. 7 is a block diagram illustrating a third embodiment according to the present invention.

【図8】一従来例を示す回路図である。FIG. 8 is a circuit diagram showing a conventional example.

【図9】一従来例における動作特性図である。FIG. 9 is an operation characteristic diagram in a conventional example.

【図10】他の従来例を示す回路図である。FIG. 10 is a circuit diagram showing another conventional example.

【図11】他の従来例における動作特性図である。FIG. 11 is an operating characteristic diagram in another conventional example.

【符号の説明】[Explanation of symbols]

1 中央処理装置 2 記憶素子 3 Vcc/2用外部端子 4 VREF 用外部端子 11,21 基準電位発生回路 12a,12b,22a1 ,22a2 ,22b1 ,22
2 シフト回路 13,231 ,232 出力バッファ回路 Vout1,Vout2 出力電圧(Vcc/2)
DESCRIPTION OF SYMBOLS 1 Central processing unit 2 Storage element 3 External terminal for Vcc / 2 4 External terminal for V REF 11,21 Reference potential generating circuit 12a, 12b, 22a 1 , 22a 2 , 22b 1 , 22
b 2 shift circuit 13, 23 1 , 23 2 output buffer circuit Vout1, Vout2 output voltage (Vcc / 2)

【手続補正書】[Procedure amendment]

【提出日】平成6年1月28日[Submission date] January 28, 1994

【手続補正1】[Procedure Amendment 1]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図2[Name of item to be corrected] Figure 2

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図2】 [Fig. 2]

【手続補正2】[Procedure Amendment 2]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図4[Name of item to be corrected] Figure 4

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図4】 [Figure 4]

【手続補正3】[Procedure 3]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図9[Correction target item name] Figure 9

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図9】 [Figure 9]

【手続補正4】[Procedure amendment 4]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図11[Name of item to be corrected] Fig. 11

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図11】 FIG. 11

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 異なる2つの基準電位を発生する基準電
位発生回路と、 前記2つの基準電位を各々独立に所定レベルだけシフト
する一対のシフト回路と、 前記一対のシフト回路の各シフト電圧を各々ゲート入力
とする互いに逆導電型の一対のソースフォロワトランジ
スタからなり、所定の設定電圧を出力する出力回路とを
備えたことを特徴とする電圧発生回路。
1. A reference potential generating circuit that generates two different reference potentials, a pair of shift circuits that independently shift the two reference potentials by a predetermined level, and a shift voltage of each of the pair of shift circuits. A voltage generation circuit comprising a pair of source follower transistors of opposite conductivity type for gate input, and an output circuit for outputting a predetermined set voltage.
【請求項2】 前記出力回路は互いにドライブ能力を異
にして複数個設けられ、前記基準電位発生回路及び前記
一対のシフト回路は前記出力回路の数に対応した数だけ
設けられていることを特徴とする請求項1記載の電圧発
生回路。
2. A plurality of the output circuits are provided with different drive capabilities, and the reference potential generating circuits and the pair of shift circuits are provided in a number corresponding to the number of the output circuits. The voltage generating circuit according to claim 1.
【請求項3】 前記2つの基準電位は、前記出力回路の
出力電圧に対して所定値だけ高い電位と低い電位である
ことを特徴とする請求項1又は2記載の電圧発生回路。
3. The voltage generation circuit according to claim 1, wherein the two reference potentials are a potential higher and a potential lower by a predetermined value than the output voltage of the output circuit.
【請求項4】 前記所定の設定電圧は、ダイナミックR
AMにおけるビット線のプリチャージ電圧として用いら
れることを特徴とする請求項3記載の電圧発生回路。
4. The predetermined set voltage is a dynamic R
4. The voltage generating circuit according to claim 3, which is used as a precharge voltage for a bit line in AM.
【請求項5】 前記所定の設定電圧は、ダイナミックR
AMにおけるセルキャパシタのセルプレート電圧として
用いられることを特徴とする請求項3記載の電圧発生回
路。
5. The predetermined set voltage is a dynamic R
4. The voltage generating circuit according to claim 3, which is used as a cell plate voltage of a cell capacitor in AM.
【請求項6】 請求項1から5のうちいずれか一つに記
載の電圧発生回路を内蔵する複数の記憶素子を備えた装
置において、該複数の記憶素子の各々の内部発生電圧を
安定化する回路であって、 前記複数の記憶素子は前記内部発生電圧を外部へ取り出
すための外部端子をそれぞれ備え、 前記外部端子は前記複数の記憶素子間で共通接続されて
いることを特徴とする電圧発生回路を備えた安定化回
路。
6. An apparatus comprising a plurality of storage elements having the voltage generation circuit according to claim 1 for stabilizing the internally generated voltage of each of the plurality of storage elements. A circuit, wherein the plurality of storage elements each include an external terminal for extracting the internally generated voltage to the outside, and the external terminal is commonly connected between the plurality of storage elements. Stabilization circuit with a circuit.
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Cited By (4)

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