JPH06318674A - Protective circuit for input and output - Google Patents
Protective circuit for input and outputInfo
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- JPH06318674A JPH06318674A JP12806893A JP12806893A JPH06318674A JP H06318674 A JPH06318674 A JP H06318674A JP 12806893 A JP12806893 A JP 12806893A JP 12806893 A JP12806893 A JP 12806893A JP H06318674 A JPH06318674 A JP H06318674A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本願の発明は、半導体装置等の内
部回路を静電破壊から保護するための入出力保護回路に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output protection circuit for protecting an internal circuit of a semiconductor device or the like from electrostatic damage.
【０００２】[0002]
【従来の技術】半導体装置等における入出力保護素子と
して、ドレインを入出力端子に接続し、ソース及びゲー
トを接地したＮＭＯＳトランジスタがある。このＮＭＯ
Ｓトランジスタでは、そのチャネル幅が広いほど、放電
時の電流密度が小さく、静電破壊電圧が高くて、静電破
壊耐量が優れている。しかし、チャネル幅が例えば１２
００μｍと広いと、このＮＭＯＳトランジスタは非常に
細長くなり、半導体装置そのものを大きくする必要等が
生じる。2. Description of the Related Art As an input / output protection element in a semiconductor device or the like, there is an NMOS transistor having a drain connected to an input / output terminal and a source and a gate grounded. This NMO
The wider the channel width of the S transistor, the smaller the current density during discharge, the higher the electrostatic breakdown voltage, and the better the electrostatic breakdown withstand capability. However, if the channel width is 12
If the width is as wide as 00 μm, the NMOS transistor becomes very long and thin, and it becomes necessary to enlarge the semiconductor device itself.
【０００３】そこで、例えばチャネル幅が２００μｍの
ＮＭＯＳトランジスタを６個並列に接続し、全体として
のチャネル幅を広くした入出力保護回路が考えられてい
る。図４は、この様な入出力保護回路の一従来例を示し
ている。この一従来例では、入出力端子１１と内部回路
１２との間で、６個のＮＭＯＳトランジスタ１３のドレ
イン１４同士及びソース１５同士が同一のノードとして
並列に接続された状態で、ドレイン１４が入出力端子１
１に接続されており、ソース１５、ゲート１６及び基板
１７が接地されている。Therefore, an input / output protection circuit has been considered in which, for example, six NMOS transistors having a channel width of 200 μm are connected in parallel to each other to widen the channel width as a whole. FIG. 4 shows a conventional example of such an input / output protection circuit. In this conventional example, the drain 14 is connected between the input / output terminal 11 and the internal circuit 12 with the drains 14 and sources 15 of the six NMOS transistors 13 connected in parallel as the same node. Output terminal 1
1 and the source 15, the gate 16 and the substrate 17 are grounded.
【０００４】この一従来例で、入出力端子１１に高電圧
が印加されると、ＮＭＯＳトランジスタ１３において、
そのドレイン１４がコレクタに、ソース１５がエミッタ
に、基板１７がベースに夫々相当する寄生バイポーラト
ランジスタが動作し、ＮＭＯＳトランジスタ１３を通し
て放電が行われる。このため、高電圧がそのまま内部回
路１２に印加されることがなく、内部回路１２が保護さ
れる。In this conventional example, when a high voltage is applied to the input / output terminal 11, in the NMOS transistor 13,
The drain 14 serves as a collector, the source 15 serves as an emitter, and the substrate 17 serves as a base. Parasitic bipolar transistors corresponding to the respective transistors operate, and discharge is performed through the NMOS transistor 13. Therefore, the high voltage is not directly applied to the internal circuit 12, and the internal circuit 12 is protected.
【０００５】[0005]
【発明が解決しようとする課題】しかし、図４に示した
一従来例の様に複数個のＮＭＯＳトランジスタ１３が並
列に接続されている場合、必ずしも総てのＮＭＯＳトラ
ンジスタ１３で寄生バイポーラトランジスタが動作して
放電が行われる訳ではない。そして、寄生バイポーラト
ランジスタが動作するＮＭＯＳトランジスタ１３の数が
少ないほど、有効なチャネル幅が狭くなり、放電時の電
流密度が大きくなる。However, when a plurality of NMOS transistors 13 are connected in parallel as in the conventional example shown in FIG. 4, the parasitic bipolar transistors operate in all the NMOS transistors 13. Then, the discharge is not performed. The smaller the number of NMOS transistors 13 in which the parasitic bipolar transistor operates, the narrower the effective channel width, and the larger the current density during discharge.
【０００６】このため、発熱によってＮＭＯＳトランジ
スタ１３自体が破壊に至り易く、静電破壊電圧が期待し
ていた値よりも低くなっていた。しかも、ＮＭＯＳトラ
ンジスタ１３がＬＤＤ構造やサリサイド構造である場合
は、シングルドレイン構造である場合に比べて更に静電
破壊電圧が低いことが知られている。For this reason, the NMOS transistor 13 itself is liable to be destroyed by the heat generation, and the electrostatic breakdown voltage is lower than the expected value. Moreover, it is known that the electrostatic breakdown voltage is lower when the NMOS transistor 13 has the LDD structure or the salicide structure than when it has the single drain structure.
【０００７】[0007]
【課題を解決するための手段】請求項１の入出力保護回
路では、複数のＮＭＯＳトランジスタ１３の各々のドレ
イン１４が互いに並列に入出力端子１１に接続されてお
り、前記複数のＮＭＯＳトランジスタ１３の各々のソー
ス１５が接地されており、前記複数のＮＭＯＳトランジ
スタ１３の各々のゲート１６が抵抗素子２１を直列に介
して接地されている。In the input / output protection circuit of claim 1, the drains 14 of the plurality of NMOS transistors 13 are connected to the input / output terminal 11 in parallel with each other, and the drains of the plurality of NMOS transistors 13 are connected. Each source 15 is grounded, and each gate 16 of the plurality of NMOS transistors 13 is grounded via a resistance element 21 in series.
【０００８】請求項２の入出力保護回路では、請求項１
の入出力保護回路において、前記ドレイン１４と前記ゲ
ート１６との間または前記ソース１５と前記ゲート１６
との間の少なくとも一方に容量素子２４、２５が接続さ
れている。According to another aspect of the input / output protection circuit of the present invention,
Input / output protection circuit between the drain 14 and the gate 16 or the source 15 and the gate 16
And the capacitive elements 24 and 25 are connected to at least one of them.
【０００９】請求項３の入出力保護回路では、請求項１
または２の入出力保護回路において、前記入出力端子側
１１から電源側に対して順方向となる非線型素子３１が
前記入出力端子１１に接続されている。According to another aspect of the input / output protection circuit of the present invention,
Alternatively, in the I / O protection circuit of No. 2, a non-linear element 31 which is in the forward direction from the I / O terminal side 11 to the power supply side is connected to the I / O terminal 11.
【００１０】[0010]
【作用】請求項１の入出力保護回路では、ＮＭＯＳトラ
ンジスタ１３のゲート１６が抵抗素子２１を直列に介し
て接地されているので、立ち上がり時間の非常に短い正
の高電圧パルスが入出力端子１１に印加されると、ゲー
ト１６−ドレイン１４間の寄生容量２２とゲート１６−
ソース１５間の寄生容量２３とでドレイン１４−ソース
１５間の電圧を分圧した電圧まで、ゲート電圧が上昇す
る。このため、放電時に、ＮＭＯＳトランジスタ１３が
導通状態かそれに近い状態になり、多くのＮＭＯＳトラ
ンジスタ１３において寄生バイポーラトランジスタが動
作し易くなる。In the input / output protection circuit of the present invention, since the gate 16 of the NMOS transistor 13 is grounded via the resistance element 21 in series, a positive high voltage pulse having a very short rise time is applied to the input / output terminal 11. Applied to the gate 16, the parasitic capacitance 22 between the gate 16 and the drain 14 and the gate 16-
The gate voltage rises to a voltage obtained by dividing the voltage between the drain 14 and the source 15 by the parasitic capacitance 23 between the source 15. Therefore, at the time of discharging, the NMOS transistor 13 is brought into a conductive state or a state close thereto, and it becomes easy for many NMOS transistors 13 to operate as parasitic bipolar transistors.
【００１１】しかも、ＮＭＯＳトランジスタ１３のゲー
ト電圧が上述の電圧まで上昇しても、ゲート１６−ドレ
イン１４間及びゲート１６−ソース１５間の寄生容量２
２、２３と抵抗素子２１との時定数によって、ゲート電
圧は０Ｖまで減衰する。このため、ＮＭＯＳトランジス
タ１３において寄生バイポーラトランジスタが動作し続
けることはない。Moreover, even if the gate voltage of the NMOS transistor 13 rises to the above voltage, the parasitic capacitance 2 between the gate 16 and the drain 14 and between the gate 16 and the source 15
The gate voltage is attenuated to 0 V due to the time constants of the resistors 23 and 23 and the resistance element 21. Therefore, in the NMOS transistor 13, the parasitic bipolar transistor does not continue to operate.
【００１２】請求項２の入出力保護回路では、ＮＭＯＳ
トランジスタ１３のゲート１６に印加される電圧を容量
素子２４、２５で制御して適正化することができるの
で、放電時にＮＭＯＳトランジスタ１３のチャネルを電
流が過大に流れるのを防止することができる。According to another aspect of the input / output protection circuit of the present invention, the NMOS
Since the voltage applied to the gate 16 of the transistor 13 can be controlled and optimized by the capacitance elements 24 and 25, it is possible to prevent an excessive current from flowing through the channel of the NMOS transistor 13 during discharging.
【００１３】請求項３の入出力保護回路では、非線型素
子３１によって、放電時に入出力端子１１の電圧をＮＭ
ＯＳトランジスタ１３のスナップバック電圧程度に保持
することなく速やかに低下させることができる。According to another aspect of the input / output protection circuit of the present invention, the voltage of the input / output terminal 11 is NM by the non-linear element 31 during discharging.
It is possible to quickly reduce the voltage without maintaining the voltage near the snapback voltage of the OS transistor 13.
【００１４】[0014]
【実施例】以下、本願の発明の第１〜第３実施例を、図
１〜３を参照しながら説明する。なお、図４に示した一
従来例と対応する構成部分には、同一の符号を付してあ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The first to third embodiments of the present invention will be described below with reference to FIGS. The components corresponding to those of the conventional example shown in FIG. 4 are designated by the same reference numerals.
【００１５】図１が、第１実施例を示している。この第
１実施例は、ゲート１６同士も同一のノードとして並列
に接続されており、且つこのノードが抵抗素子２１を直
列に介して接地されていることを除いて、図４に示した
一従来例と実質的に同様の構成を有している。FIG. 1 shows a first embodiment. The first embodiment is different from the conventional one shown in FIG. 4 except that the gates 16 are also connected in parallel as the same node, and this node is grounded via the resistance element 21 in series. It has a configuration substantially similar to the example.
【００１６】ＮＭＯＳトランジスタ１３のゲート１６と
ドレイン１４との間及びゲート１６とソース１５との間
には、オーバラップ容量等の寄生容量２２、２３が夫々
存在している。そして、ゲート１６が抵抗素子２１を直
列に介して接地されている。このため、立ち上がり時間
の非常に短い正の高電圧パルスが入出力端子１１に印加
されると、ドレイン１４とソース１５との間の電圧を寄
生容量２２、２３で分圧した電圧まで、ゲート１６の電
圧が上昇する。Parasitic capacitors 22 and 23 such as overlap capacitors exist between the gate 16 and the drain 14 and between the gate 16 and the source 15 of the NMOS transistor 13, respectively. The gate 16 is grounded via the resistance element 21 in series. For this reason, when a positive high voltage pulse having a very short rise time is applied to the input / output terminal 11, the gate 16 reaches the voltage between the drain 14 and the source 15 divided by the parasitic capacitances 22 and 23. Voltage rises.
【００１７】この様に、入出力端子１１に高電圧が印加
された直後は、各ＮＭＯＳトランジスタ１３のゲート１
６に同じ正の電圧が印加されるので、各ＮＭＯＳトラン
ジスタ１３が導通状態かそれに近い状態になり、多くの
ＮＭＯＳトランジスタ１３において寄生バイポーラトラ
ンジスタが動作し易くなる。このため、並列に接続され
ている６個のＮＭＯＳトランジスタ１３全体の有効なチ
ャネル幅が広く、放電時の電流密度が小さい。Thus, immediately after the high voltage is applied to the input / output terminal 11, the gate 1 of each NMOS transistor 13 is
Since the same positive voltage is applied to 6, the respective NMOS transistors 13 are brought into a conductive state or a state close thereto, and the parasitic bipolar transistors in many NMOS transistors 13 are easy to operate. Therefore, the effective channel width of the entire six NMOS transistors 13 connected in parallel is wide, and the current density during discharge is small.
【００１８】一方、ＮＭＯＳトランジスタ１３が導通状
態であり続けると、そのチャネルを流れる電流が過大に
なり、ＮＭＯＳトランジスタ１３が破壊に至り易い。Ｎ
ＭＯＳトランジスタ１３が破壊されると、この破壊され
たＮＭＯＳトランジスタ１３を通してリーク電流が流れ
る原因にもなる。On the other hand, if the NMOS transistor 13 continues to be in the conductive state, the current flowing through the channel becomes excessive, and the NMOS transistor 13 is easily destroyed. N
When the MOS transistor 13 is destroyed, it also causes a leak current to flow through the destroyed NMOS transistor 13.
【００１９】しかし、この第１実施例では、抵抗素子２
１の抵抗値をＲとし、寄生容量２２、２３の容量値を夫
々ｃ1 、ｃ2 とし、各ＮＭＯＳトランジスタ１３のサイ
ズが同一でＣ1 ＝ｃ1 ×６、Ｃ2 ＝ｃ2 ×６とすると、
τ＝（Ｃ1 ＋Ｃ2 ）Ｒの時定数で、ゲート１６の電圧が
０Ｖまで減衰する。このため、ＮＭＯＳトランジスタ１
３が導通状態であり続けることはない。However, in the first embodiment, the resistance element 2
The resistance value of 1 is R, the capacitance values of the parasitic capacitances 22 and 23 are c 1 and c 2 , respectively, and the size of each NMOS transistor 13 is the same, and C 1 = c 1 × 6 and C 2 = c 2 × 6. Then,
With a time constant of τ = (C 1 + C 2 ) R, the voltage of the gate 16 decays to 0V. Therefore, the NMOS transistor 1
3 does not remain conductive.
【００２０】この様に、並列に接続されている６個のＮ
ＭＯＳトランジスタ１３全体の有効なチャネル幅が広く
て放電時の電流密度が小さく、しかもＮＭＯＳトランジ
スタ１３が導通状態であり続けてそのチャネルを流れる
電流が過大になることもないので、発熱によってＮＭＯ
Ｓトランジスタ１３が破壊に至ることが少なく、静電破
壊電圧が高い。As described above, the six Ns connected in parallel are
Since the effective channel width of the entire MOS transistor 13 is wide and the current density at the time of discharge is small, and further, the current flowing through the channel does not become excessive due to the NMOS transistor 13 remaining in the conductive state, the NMO is generated by heat generation.
The S transistor 13 rarely breaks down, and the electrostatic breakdown voltage is high.
【００２１】なお、この第１実施例ではゲート１６同士
を同一のノードとして並列に接続してから抵抗素子２１
を直列に介して接地しているので、各ＮＭＯＳトランジ
スタ１３のゲート１６の各々が抵抗素子２１を直列に介
して接地している構造に比べて、等しいバイアス電圧を
ゲート１６に印加することができる。In the first embodiment, the gates 16 are connected in parallel as the same node, and then the resistance element 21 is connected.
Are grounded in series, the same bias voltage can be applied to the gate 16 as compared with a structure in which each gate 16 of each NMOS transistor 13 grounds the resistance element 21 in series. .
【００２２】図２が、第２実施例を示している。この第
２実施例は、ドレイン１４とゲート１６との間またはソ
ース１５とゲート１６との間の少なくとも一方に容量素
子２４、２５が接続されていることを除いて、図１に示
した第１実施例と実質的に同様の構成を有している。FIG. 2 shows a second embodiment. This second embodiment is different from the first embodiment shown in FIG. 1 except that the capacitive elements 24 and 25 are connected to at least one of the drain 14 and the gate 16 or the source 15 and the gate 16. The structure is substantially similar to that of the embodiment.
【００２３】ところで、放電時にＮＭＯＳトランジスタ
１３のゲート１６に印加される電圧は閾値電圧よりも少
し高い程度でよく、高すぎると、ＮＭＯＳトランジスタ
１３のチャネルを電流が過大に流れることもあり得る。
しかし、上述の第１実施例では、ゲート１６に印加され
る電圧が寄生容量２２、２３によって決定されるので、
この印加電圧を適正な値に制御することが困難である。
これに対して、この第２実施例では、印加電圧を容量素
子２４、２５で制御して適正化することができる。By the way, the voltage applied to the gate 16 of the NMOS transistor 13 at the time of discharging may be a little higher than the threshold voltage, and if it is too high, an excessive current may flow in the channel of the NMOS transistor 13.
However, in the above-described first embodiment, since the voltage applied to the gate 16 is determined by the parasitic capacitances 22 and 23,
It is difficult to control this applied voltage to an appropriate value.
On the other hand, in the second embodiment, the applied voltage can be controlled and optimized by the capacitance elements 24 and 25.
【００２４】図３が、第３実施例を示している。この第
３実施例は、ＰＭＯＳトランジスタ３１のソース３２が
入出力端子１１に接続されており、ドレイン３３、ゲー
ト３４及び基板３５が電源に接続されていることを除い
て、図２に示した第２実施例と実質的に同様の構成を有
している。FIG. 3 shows a third embodiment. In the third embodiment, the source 32 of the PMOS transistor 31 is connected to the input / output terminal 11, and the drain 33, the gate 34, and the substrate 35 are connected to the power source. The structure is substantially similar to that of the second embodiment.
【００２５】この様な第３実施例では、入出力端子１１
に印加されている電圧が電源電圧よりも低ければ、ＰＭ
ＯＳトランジスタ３１のソース３２と基板３５とが逆バ
イアスされているので、これらのソース３２と基板３５
との間には電流が流れない。しかし、電源電圧よりも高
い電圧が入出力端子１１に印加されると、ソース３２と
基板３５とが順バイアスされるので、これらのソース３
２と基板３５との間に電流が流れる。従って、ＰＭＯＳ
トランジスタ３１のソース３２と基板３５とは非線型素
子であるダイオードとして機能する。In the third embodiment as described above, the input / output terminal 11
If the voltage applied to the
Since the source 32 and the substrate 35 of the OS transistor 31 are reverse-biased, these source 32 and the substrate 35 are
No current flows between and. However, when a voltage higher than the power supply voltage is applied to the input / output terminal 11, the source 32 and the substrate 35 are forward-biased, so that the source 3
An electric current flows between 2 and the substrate 35. Therefore, the PMOS
The source 32 of the transistor 31 and the substrate 35 function as a diode which is a non-linear element.
【００２６】また、電源電圧よりも高い電圧が入出力端
子１１に印加されると、電源電圧が印加されているゲー
ト３４の電圧よりもソース３２の電圧が高くなるので、
ＰＭＯＳトランジスタ３１が導通状態になって、ＰＭＯ
Ｓトランジスタ３１としてのチャネルにも電流が流れ
る。When a voltage higher than the power supply voltage is applied to the input / output terminal 11, the voltage of the source 32 becomes higher than the voltage of the gate 34 to which the power supply voltage is applied.
When the PMOS transistor 31 becomes conductive, the PMO
A current also flows in the channel as the S transistor 31.
【００２７】ところで、上述の第１及び第２実施例で
は、立ち上がり時間の非常に短い正の高電圧パルスが入
出力端子１１に印加された時、ドレイン１４とソース１
５との間の電圧は、ＮＭＯＳトランジスタ１３のスナッ
プバック電圧程度に保持される。しかし、この第３実施
例では、上述の様にＰＭＯＳトランジスタ３１に電流が
流れるので、入出力端子１１の電圧をＮＭＯＳトランジ
スタ１３のスナップバック電圧程度に保持することなく
速やかに低下させることができる。By the way, in the above-described first and second embodiments, when a positive high voltage pulse having a very short rise time is applied to the input / output terminal 11, the drain 14 and the source 1 are
The voltage between 5 and 5 is maintained at about the snapback voltage of the NMOS transistor 13. However, in the third embodiment, since the current flows through the PMOS transistor 31 as described above, the voltage at the input / output terminal 11 can be quickly lowered without being maintained at about the snapback voltage of the NMOS transistor 13.
【００２８】なお、上述の様に、ＰＭＯＳトランジスタ
３１のソース３２と基板３５とがダイオードとして機能
するが、このＰＭＯＳトランジスタ３１の代わりにダイ
オードを作成するよりもＰＭＯＳトランジスタ３１を作
成する方が、半導体装置の製造プロセスの全体をＭＯＳ
トランジスタの製造プロセスで統一することができて好
ましい。As described above, the source 32 of the PMOS transistor 31 and the substrate 35 function as a diode. However, rather than forming a diode in place of the PMOS transistor 31, it is a semiconductor to form the PMOS transistor 31. The entire device manufacturing process is MOS
This is preferable because it can be unified in the transistor manufacturing process.
【００２９】[0029]
【発明の効果】請求項１の入出力保護回路では、放電時
に多くのＮＭＯＳトランジスタにおいて寄生バイポーラ
トランジスタが動作し易いので、各ＮＭＯＳトランジス
タにおける電流密度が小さく、しかも、ＮＭＯＳトラン
ジスタにおいて寄生バイポーラトランジスタが動作し続
けることもない。このため、放電時に発熱によってＮＭ
ＯＳトランジスタが破壊に至ることが少なく、静電破壊
電圧が高い。In the input / output protection circuit according to the first aspect of the present invention, the parasitic bipolar transistor easily operates in many NMOS transistors at the time of discharging, so that the current density in each NMOS transistor is small and the parasitic bipolar transistor operates in the NMOS transistor. I won't continue. Therefore, heat generated during discharge causes NM
The OS transistor is rarely destroyed, and the electrostatic breakdown voltage is high.
【００３０】請求項２の入出力保護回路では、放電時に
ＮＭＯＳトランジスタのチャネルを電流が過大に流れる
のを防止することができるので、放電時に発熱によって
ＮＭＯＳトランジスタが破壊に至ることが更に少なく、
静電破壊電圧が更に高い。In the input / output protection circuit according to the second aspect, it is possible to prevent the current from excessively flowing through the channel of the NMOS transistor at the time of discharging, so that the NMOS transistor is less likely to be destroyed by heat generation at the time of discharging.
The electrostatic breakdown voltage is even higher.
【００３１】請求項３の入出力保護回路では、放電時に
入出力端子の電圧をＮＭＯＳトランジスタのスナップバ
ック電圧程度に保持することなく速やかに低下させるこ
とができるので、放電時に発熱によってＮＭＯＳトラン
ジスタが破壊に至ることが更に少なく、静電破壊電圧が
更に高い。In the input / output protection circuit according to the third aspect, the voltage of the input / output terminal can be promptly lowered without being held at about the snapback voltage of the NMOS transistor at the time of discharging, so that the NMOS transistor is destroyed by heat generation at the time of discharging. And the electrostatic breakdown voltage is even higher.
【図１】本願の発明の第１実施例の等価回路図である。FIG. 1 is an equivalent circuit diagram of a first embodiment of the present invention.
【図２】第２実施例の等価回路図である。FIG. 2 is an equivalent circuit diagram of the second embodiment.
【図３】第３実施例の等価回路図である。FIG. 3 is an equivalent circuit diagram of the third embodiment.
【図４】本願の発明の一従来例を示しており、（ａ）は
等価回路図、（ｂ）は平面図である。FIG. 4 shows a conventional example of the invention of the present application, in which (a) is an equivalent circuit diagram and (b) is a plan view.
１１ 入出力端子 １３ ＮＭＯＳトランジスタ １４ ドレイン １５ ソース １６ ゲート ２１ 抵抗素子 ２４ 容量素子 ２５ 容量素子 ３１ ＰＭＯＳトランジスタ 11 input / output terminal 13 NMOS transistor 14 drain 15 source 16 gate 21 resistance element 24 capacitance element 25 capacitance element 31 PMOS transistor
Claims (3)
レインが互いに並列に入出力端子に接続されており、 前記複数のＮＭＯＳトランジスタの各々のソースが接地
されており、 前記複数のＮＭＯＳトランジスタの各々のゲートが抵抗
素子を直列に介して接地されていることを特徴とする入
出力保護回路。1. The drains of the plurality of NMOS transistors are connected to an input / output terminal in parallel with each other, the sources of the plurality of NMOS transistors are grounded, and the gates of the plurality of NMOS transistors are each grounded. The input / output protection circuit is characterized in that the resistor is grounded via a resistance element in series.
前記ソースと前記ゲートとの間の少なくとも一方に容量
素子が接続されていることを特徴とする請求項１記載の
入出力保護回路。2. The input / output protection circuit according to claim 1, wherein a capacitive element is connected to at least one of the drain and the gate or the source and the gate.
方向となる非線型素子が前記入出力端子に接続されてい
ることを特徴とする請求項１または２記載の入出力保護
回路。3. The input / output protection circuit according to claim 1, wherein a non-linear element that is in a forward direction from the input / output terminal side to the power supply side is connected to the input / output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12806893A JP3196422B2 (en) | 1993-04-30 | 1993-04-30 | I / O protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP12806893A JP3196422B2 (en) | 1993-04-30 | 1993-04-30 | I / O protection circuit |
Publications (2)
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| JPH06318674A true JPH06318674A (en) | 1994-11-15 |
| JP3196422B2 JP3196422B2 (en) | 2001-08-06 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12806893A Expired - Fee Related JP3196422B2 (en) | 1993-04-30 | 1993-04-30 | I / O protection circuit |
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| Country | Link |
|---|---|
| JP (1) | JP3196422B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903030A (en) * | 1996-06-24 | 1999-05-11 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device provided with an ESD protection circuit |
| US6469354B1 (en) | 1998-03-24 | 2002-10-22 | Nec Corporation | Semiconductor device having a protective circuit |
| JP2010278109A (en) * | 2009-05-27 | 2010-12-09 | Renesas Electronics Corp | Electrostatic discharge protection circuit |
-
1993
- 1993-04-30 JP JP12806893A patent/JP3196422B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903030A (en) * | 1996-06-24 | 1999-05-11 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device provided with an ESD protection circuit |
| US6469354B1 (en) | 1998-03-24 | 2002-10-22 | Nec Corporation | Semiconductor device having a protective circuit |
| JP2010278109A (en) * | 2009-05-27 | 2010-12-09 | Renesas Electronics Corp | Electrostatic discharge protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3196422B2 (en) | 2001-08-06 |
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