JPH0629244U - Reset signal transmission circuit in serial transmission line - Google Patents
Reset signal transmission circuit in serial transmission lineInfo
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Abstract
(57)【要約】
【目的】 主装置と従装置の間のシリアル伝送におい
て、物理的に線路を増やすことなく、主装置から従装置
を強制的に初期化し得るリセット信号伝送回路を提供す
る。
【構成】 主装置１に設けられたリセット信号送信回路
１２においてリセット信号(RESET-N) に応じてリレー１
３を動作させ、そのリレー接点ｒ1 によってＲＤ線４を
電気的に接地する一方、従装置２に設けられたリセット
信号受信回路２２において発光ダイオード２４およびフ
ォトトランジスタ２４によってＲＤ線４の接地レベルを
検出し、その検出出力をフィルタ回路２６を通すことに
よってリセット信号として導出する。
(57) [Abstract] [PROBLEMS] To provide a reset signal transmission circuit capable of forcibly initializing a slave device from the master device without physically increasing the lines in serial transmission between the master device and the slave device. [Configuration] In the reset signal transmission circuit 12 provided in the main device 1, the relay 1 is responsive to the reset signal (RESET-N).
3 is operated to electrically ground the RD line 4 by its relay contact r 1 , while the reset signal receiving circuit 22 provided in the slave device 2 sets the ground level of the RD line 4 by the light emitting diode 24 and the phototransistor 24. It is detected and the detection output is derived as a reset signal by passing through the filter circuit 26.
Description
【０００１】[0001]
本考案は、シリアル伝送路におけるリセット信号伝送回路に関し、特に、主装 置と従装置の間をシリアルインタフェースにより接続したシリアル伝送路におい て、主装置から従装置に対してリセット信号を伝送するリセット信号伝送回路に 関するものである。 The present invention relates to a reset signal transmission circuit in a serial transmission line, and more particularly to a reset signal transmission circuit for transmitting a reset signal from a main unit to a slave unit in a serial transmission line in which the main unit and the slave unit are connected by a serial interface. It relates to signal transmission circuits.
【０００２】[0002]
図６は、主・従装置間インタフェースを全二重シリアルインタフェースで実現 した従来例を示すブロック図である。 図において、主装置１と従装置２の間は、主装置１から従装置２へ信号を送る ＳＤ(SEND DATA) 線３、従装置２から主装置１へ信号を送るＲＤ(RECEIVE DATA) 線４、およびＳＧ(SIGNAL GROUND) 線５によって接続されている。 さらに、例えば従装置２が何らかの要因によって無応答になった際に、従装置 ２を強制的に初期化するためのリセット信号が、主装置１から従装置２へＲＳ(R ESET) 線６によって伝送されるようになっている。 図７は、ＳＤ線３およびＲＤ線４によってそれぞれ伝送されるＳＤ信号および ＲＤ信号のタイムチャートである。 FIG. 6 is a block diagram showing a conventional example in which the master / slave device interface is realized by a full-duplex serial interface. In the figure, between the master unit 1 and the slave unit 2, a SD (SEND DATA) line 3 that sends a signal from the master unit 1 to the slave unit 2 and an RD (RECEIVE DATA) line that sends a signal from the slave unit 2 to the master unit 1 4 and SG (SIGNAL GROUND) line 5. Further, for example, when the slave device 2 becomes unresponsive due to some reason, a reset signal for forcibly initializing the slave device 2 is transmitted from the master device 1 to the slave device 2 by the RS (R ESET) line 6. It is supposed to be transmitted. FIG. 7 is a time chart of the SD signal and the RD signal transmitted by the SD line 3 and the RD line 4, respectively.
【０００３】[0003]
しかしながら、上記の従来技術では、主装置１から従装置２を強制的に初期化 するために、専用の信号線（ＲＳ線６）を追加した構成となっているので、基本 的に伝送線を削減できるというシリアル伝送において、逆に信号線を増やさざる を得ないという問題点があった。 そこで、本考案は、主装置と従装置の間のシリアル伝送において、物理的に線 路を増やすことなく、主装置から従装置を強制的に初期化し得るリセット信号伝 送回路を提供することを目的とする。 However, in the above-mentioned conventional technique, a dedicated signal line (RS line 6) is added in order to forcibly initialize the slave device 2 from the master device 1. In serial transmission, which can be reduced, there was a problem that the number of signal lines had to be increased. Therefore, the present invention provides a reset signal transmission circuit capable of forcibly initializing the slave device from the master device without physically increasing the number of lines in serial transmission between the master device and the slave device. To aim.
【０００４】[0004]
本考案によるリセット信号伝送回路は、主装置と従装置の間をシリアルインタ フェースにより接続したシリアル伝送路において、主装置側に設けられて従装置 から主装置へ信号を送る信号線をリセット信号に応じて所定電位レベルに保持す るリセット信号送信回路と、従装置側に設けられて従装置から主装置への信号送 出がないときでかつ上記信号線の電位レベルが所定電位レベルにあるときリセッ ト信号を検出するリセット信号受信回路とから構成されている。 上記リセット信号受信回路は、従装置から主装置への信号送出がないときでか つ上記信号線の電位レベルが所定電位レベルにあるとき、又は上記信号線の電位 レベルが所定時間以上継続して所定電位レベルにあるときリセット信号を検出す る。 The reset signal transmission circuit according to the present invention is a serial transmission line in which a master device and a slave device are connected by a serial interface. A reset signal transmitting circuit that holds the predetermined potential level accordingly, and when there is no signal transmission from the slave device to the master device provided on the slave device side and the potential level of the signal line is at the predetermined potential level. It is composed of a reset signal receiving circuit for detecting a reset signal. The reset signal receiving circuit is configured such that when no signal is transmitted from the slave device to the master device, when the potential level of the signal line is at a predetermined potential level, or when the potential level of the signal line continues for a predetermined time or longer. The reset signal is detected when at the predetermined potential level.
【０００５】[0005]
主装置側では、従装置から主装置へ信号を送る信号線（ＲＤ線）をリセット信 号に応じて所定電位レベルに保持する一方、従装置側では、従装置から主装置へ の信号送出がない状態においてＲＤ線の電位レベルが所定電位レベルにあるとき にリセット信号を検出する。 このように、ＲＤ線をリセット信号の伝送に兼用することで、物理的に線路を 増やすことなく、主装置から従装置を強制的に初期化できる。 また、従装置側では、ＲＤ線の電位レベルが所定電位レベルにある状態が所定 時間以上継続したときリセット信号を検出することで、従装置のＲＤ信号がブレ ーク状態（“０”送出）のままダウンした場合でも、従装置を初期化できる。 The master unit holds the signal line (RD line) that sends a signal from the slave unit to the master unit at a predetermined potential level according to the reset signal, while the slave unit sends a signal from the slave unit to the master unit. In the absence of the reset signal, the reset signal is detected when the potential level of the RD line is at the predetermined potential level. In this way, by also using the RD line for transmitting the reset signal, the slave device can be forcibly initialized from the master device without physically increasing the number of lines. In addition, the slave device detects the reset signal when the potential level of the RD line is kept at the predetermined potential level for a predetermined time or longer, so that the slave device RD signal is in the break state (“0” is sent). Even if it goes down as it is, the slave device can be initialized.
【０００６】[0006]
以下、本考案の実施例を図面に基づいて詳細に説明する。 図１は、本考案の一実施例を示す回路図である。 図において、主装置１と従装置２の間は、主装置１から従装置２へＳＤ信号を 送るＳＤ線３、従装置２から主装置１へＲＤ信号を伝送するＲＤ線４、およびＳ Ｇ線５の３本の信号線のみによって接続されている。 主装置１には、従装置２からＲＤ線４によって伝送されたＲＤ信号を電流信号 から電圧信号に変換するＩ‐Ｖ変換回路１１と、主装置１から従装置２へリセッ ト（初期化）信号を送るためのリセット信号送信回路１２とが配されている。 リセット信号送信回路１２は、ＲＤ線４と接地（ＳＧ）間に挿入されたリレー 接点ｒ1 を有するリレー１３と、このリレー１３を駆動する駆動トランジスタ１ ４と、負論理のリセット信号(RESET-N) を駆動トランジスタ１４のベースに印加 するインバータ１６とによって構成されている。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of the present invention. In the figure, between the master unit 1 and the slave unit 2, an SD line 3 for transmitting an SD signal from the master unit 1 to the slave unit 2, an RD line 4 for transmitting an RD signal from the slave unit 2 to the master unit 1, and SG It is connected only by the three signal lines of line 5. The main unit 1 has an IV conversion circuit 11 for converting the RD signal transmitted from the slave unit 2 through the RD line 4 into a voltage signal from a current signal, and a reset (initialization) from the main unit 1 to the slave unit 2. A reset signal transmission circuit 12 for transmitting a signal is arranged. The reset signal transmission circuit 12 includes a relay 13 having a relay contact r 1 inserted between the RD line 4 and the ground (SG), a drive transistor 14 for driving the relay 13, and a negative logic reset signal (RESET- N) is applied to the base of the drive transistor 14, and an inverter 16 is provided.
【０００７】 一方、従装置２には、主装置１へ送る正論理のＲＤ信号(RD-P)を電圧信号から 電流信号に変換するＶ‐Ｉ変換回路２１と、主装置１から従装置２へＲＤ線４を 介して送られてくるリセット信号をＲＤ信号から分離して受信するためのリセッ ト信号受信回路２２とが設けられている。 リセット信号受信回路２２は、ＲＤ線４に挿入された発光ダイオード２３と、 この発光ダイオード２３から発せられる光を受けるフォトトランジスタ２４と、 このフォトトランジスタ２４のコレクタ出力とＲＤ信号(RD-P)とを２入力とする ＮＡＮＤゲート２５と、このＮＡＮＤゲート２５の後段に配されたフィルタ回路 ２６とによって構成されている。 フィルタ回路２６は、一定時間（本例では、例えば１〜２ｍsec)だけ入力が継 続して低レベル（以下、“Ｌ”レベルと称する）の場合、その出力を“Ｌ”レベ ルにする回路である。なお、その回路構成の詳細については、本発明の要旨とは 直接関係がないので省略する。On the other hand, the slave device 2 includes a VI conversion circuit 21 for converting the positive logic RD signal (RD-P) sent to the master device 1 from a voltage signal to a current signal, and the master device 1 to the slave device 2. A reset signal receiving circuit 22 for separating the reset signal sent from the RD line 4 from the RD signal and receiving the reset signal is provided. The reset signal receiving circuit 22 includes a light emitting diode 23 inserted in the RD line 4, a phototransistor 24 that receives light emitted from the light emitting diode 23, a collector output of the phototransistor 24, and an RD signal (RD-P). Is a two-input NAND gate 25, and a filter circuit 26 arranged at the subsequent stage of the NAND gate 25. The filter circuit 26 is a circuit for setting its output to the “L” level when the input continues to be at the low level (hereinafter referred to as the “L” level) for a fixed time (for example, 1 to 2 msec in this example). Is. Details of the circuit configuration are omitted because they are not directly related to the gist of the present invention.
【０００８】 次に、かかる構成のシリアル伝送路における動作について、図２および図３の タイムチャートを参照しつつ説明する。なお、図２，図３において、各信号波形 （ａ）〜（ｅ）は、図１の各部（ａ）〜（ｅ）の信号波形をそけぞれ対応して示 している。 先ず、負論理のリセット信号（ａ）がオフの場合の動作につき、図２のタイム チャートに基づいて説明する。 主装置１のリセット信号送信回路１２において、負論理のリセット信号（ａ） がオフの場合、即ちリセット信号（ａ）が電気的に高レベル（以下、“Ｈ”レベ ルと称する）の場合には、駆動トランジスタ１４がオフ状態にあることによって リレー１３もオフ状態にあり、よってそのリレー接点ｒ1 は開状態にある。Next, the operation of the serial transmission line having such a configuration will be described with reference to the time charts of FIGS. 2 and 3. 2 and 3, the signal waveforms (a) to (e) respectively show the signal waveforms of the parts (a) to (e) of FIG. 1 in correspondence with each other. First, the operation when the negative logic reset signal (a) is off will be described with reference to the time chart of FIG. In the reset signal transmission circuit 12 of the main device 1, when the negative logic reset signal (a) is off, that is, when the reset signal (a) is electrically high level (hereinafter, referred to as “H” level). , The relay 13 is also off because the drive transistor 14 is off, so its relay contact r 1 is open.
【０００９】 そのため、ＲＤ線４を通しては、電気的にＲＤ信号（ｂ）のみの伝送が行われ る。このＲＤ信号（ｂ）の伝送の際、従装置２のリセット信号受信回路２２にお いては、フォトトランジスタ１２のコレクタ出力（ｃ）として、ＲＤ信号（ｂ） に対して若干（０〜５０μsec 程度）遅れた逆極性の信号が得られる。 これにより、ＮＡＮＤゲート２４の出力（ｄ）として、０〜５０μsec 程度の パルス幅のパルスが得られる。このパルス幅は、次段のフィルタ回路２６の設定 時間（１〜２ｍsec)よりも狭いため、フィルタ回路２６の出力であるリセット信 号（ｅ）はオフ状態、即ち電気的に“Ｈ”レベルの状態が継続している。Therefore, only the RD signal (b) is electrically transmitted through the RD line 4. At the time of transmitting this RD signal (b), in the reset signal receiving circuit 22 of the slave device 2, the collector output (c) of the phototransistor 12 is slightly (about 0 to 50 μsec) relative to the RD signal (b). ) A delayed signal of opposite polarity is obtained. As a result, as the output (d) of the NAND gate 24, a pulse having a pulse width of about 0 to 50 μsec can be obtained. Since this pulse width is narrower than the set time (1 to 2 msec) of the filter circuit 26 at the next stage, the reset signal (e), which is the output of the filter circuit 26, is in the off state, that is, at the electrical "H" level. The condition continues.
【００１０】 次に、リセット信号（ａ）がオンの場合の動作につき、図３のタイムチャート に基づいて説明するに、リセット信号（ａ）がオフになると、即ちリセット信号 （ａ）が電気的に“Ｌ”レベルになると、リレー１３がオン状態となり、そのリ レー接点ｒ1 は閉状態となる。 そのため、ＲＤ線４が電気的に接地され、ＲＤ線４には電流が流れなくなる。 このとき、従装置２のリセット信号受信回路２２において、フォトトランジスタ １２のコレクタ出力（ｃ）は、リセット信号（ａ）の立下がりに応答して“Ｈ” レベルとなる。Next, the operation when the reset signal (a) is on will be described based on the time chart of FIG. 3. When the reset signal (a) is turned off, that is, the reset signal (a) is electrically When it goes to "L" level, the relay 13 is turned on and its relay contact r 1 is closed. Therefore, the RD line 4 is electrically grounded, and no current flows through the RD line 4. At this time, in the reset signal receiving circuit 22 of the slave device 2, the collector output (c) of the phototransistor 12 becomes "H" level in response to the fall of the reset signal (a).
【００１１】 また、主装置１が従装置２を初期化する場合は、従装置２の応答がない場合で あり、ＲＤ信号（ｂ）が定常状態である“Ｈ”レベルとなっているので、ＮＡＮ Ｄゲート２４の出力（ｄ）は、フォトトランジスタ１２のコレクタ出力（ｃ）の 立上がりのタイミングで“Ｌ”レベルに遷移する。 そして、ＮＡＮＤゲート２４の出力（ｄ）、即ちフィルタ回路２６の入力が一 定時間（１〜２ｍsec)だけ“Ｌ”レベルを継続した時点で、リセット信号（ｅ） が“Ｌ”レベルに遷移する。 すなわち、主装置１からリセット信号（ａ）が送出されると、一定時間経過後 に従装置２は強制的に初期化されることになる。Further, when the master device 1 initializes the slave device 2, there is no response from the slave device 2, and the RD signal (b) is at the “H” level which is a steady state. The output (d) of the NAND gate 24 transits to "L" level at the rising timing of the collector output (c) of the phototransistor 12. Then, when the output (d) of the NAND gate 24, that is, the input of the filter circuit 26 continues to be "L" level for a fixed time (1 to 2 msec), the reset signal (e) transits to "L" level. . That is, when the reset signal (a) is sent from the main device 1, the slave device 2 is forcibly initialized after a certain period of time.
【００１２】 図４は、本考案の他の実施例を示す回路図であり、図中、図１と同等部分には 同一符号を付して示してある。 図において、主装置１には、負論理のリセット信号(RESET-N) によって動作す るオープンコレクタタイプのドライバ（リセット信号送信回路）１５が配されて おり、その出力端はＲＤ線４に接続されている。 オープンコレクタタイプのドライバ１５としては、図１のリセット信号送信回 路１２と全く同じ構成のものを用い得る。FIG. 4 is a circuit diagram showing another embodiment of the present invention. In the figure, the same parts as those in FIG. 1 are designated by the same reference numerals. In the figure, the main device 1 is provided with an open collector type driver (reset signal transmission circuit) 15 that operates by a negative logic reset signal (RESET-N), and its output end is connected to the RD line 4. Has been done. As the open collector type driver 15, a driver having the same configuration as the reset signal transmission circuit 12 of FIG. 1 can be used.
【００１３】 一方、従装置２には、主装置１に対してＲＤ信号を送出するオープンコレクタ タイプのドライバ２７と、ＲＤ信号からリセット信号を分離して受信するための フィルタ回路（リセット信号受信回路）２８とが配されている。 フィルタ回路２８は、入力が一定時間（本例では、１〜２sec)以上“Ｌ”レベ ルの場合にその出力を“Ｌ”レベルにする回路であり、ＲＣ時定数回路２９とそ の出力電圧を監視する電圧監視回路３０とによって構成されている。On the other hand, the slave device 2 includes an open collector type driver 27 that sends an RD signal to the master device 1 and a filter circuit (reset signal receiving circuit) for receiving a reset signal separately from the RD signal. ) 28 and are arranged. The filter circuit 28 is a circuit that sets the output to the “L” level when the input is at the “L” level for a certain time (1-2 sec in this example) or more, and the RC time constant circuit 29 and its output voltage. And a voltage monitoring circuit 30 for monitoring the voltage.
【００１４】 次に、かかる構成のシリアル伝送路における動作につき、図５のタイムチャー トを参照しつつ説明する。なお、図５において、各信号波形（ａ）〜（ｄ）は、 図４の各部（ａ）〜（ｄ）の信号波形をそれぞれ対応して示している。 従装置２から主装置１へＲＤ信号を送信する通常の送信の場合は、負論理のＲ Ｄ信号（ａ）の“Ｌ”レベルの期間が最大１ｍsec(９６００bps)であるから、フ ィルタ回路２８において、ＲＣ時定数回路２９の出力（ｂ）が電圧監視回路３０ の閾値（例えば、４Ｖ）に達しないので、電圧監視回路３０の出力であるリセッ ト信号（ｄ）は“Ｌ”レベルのままである。Next, the operation of the serial transmission line having such a configuration will be described with reference to the time chart of FIG. Note that, in FIG. 5, the signal waveforms (a) to (d) correspond to the signal waveforms of the portions (a) to (d) in FIG. 4, respectively. In the case of normal transmission in which the slave device 2 transmits the RD signal to the master device 1, since the period of the "L" level of the negative logic RD signal (a) is 1 msec (9600 bps) at maximum, the filter circuit 28 At this time, since the output (b) of the RC time constant circuit 29 does not reach the threshold (for example, 4V) of the voltage monitoring circuit 30, the reset signal (d) which is the output of the voltage monitoring circuit 30 remains at the “L” level. Is.
【００１５】 次に、リセット信号（ｃ）が“Ｌ”レベルになると、ＲＣ時定数回路２９の出 力（ｂ）がその時定数に応じて徐々に上昇し、その出力レベルが電圧監視回路３ ０の閾値に達すると、リセット信号（ｄ）は“Ｈ”レベルに遷移する。 すなわち、主装置１からリセット信号（ｃ）が送出されると、一定時間経過後 に従装置２は強制的に初期化されることになる。Next, when the reset signal (c) goes to the “L” level, the output (b) of the RC time constant circuit 29 gradually rises according to the time constant, and the output level of the voltage monitoring circuit 30. When the threshold value is reached, the reset signal (d) transits to "H" level. That is, when the reset signal (c) is sent from the main device 1, the slave device 2 is forcibly initialized after a certain period of time.
【００１６】 また、本実施例によれば、ＲＤ信号（ａ）が“０”データを送出するブレーク 状態の場合にも、ＲＤ線４の電位がリセット信号（ｃ）の送出の場合と同じ状態 になるので、同様にして従装置２の初期化が行われる。 すなわち、従装置２のＲＤ信号がブレーク状態のままダウンした場合には、従 装置２が自身で強制的に初期化することになる。Further, according to the present embodiment, even when the RD signal (a) is in the break state in which “0” data is transmitted, the potential of the RD line 4 is the same as in the case where the reset signal (c) is transmitted. Therefore, the slave device 2 is initialized in the same manner. That is, when the RD signal of the slave device 2 goes down in the break state, the slave device 2 is forced to initialize by itself.
【００１７】[0017]
以上詳細に説明したように、本考案によれば、主装置と従装置の間のシリアル 伝送において、主装置側では、従装置から主装置へ信号を送るＲＤ線をリセット 信号に応じて所定電位レベルに保持する一方、従装置側では、ＲＤ線の電位レベ ルが所定電位レベルにあるときにリセット信号を検出するようにし、ＲＤ線をリ セット信号の伝送に兼用したので、物理的に線路を増やすことなく、主装置から 従装置を強制的に初期化できることになる。 また、従装置において、ＲＤ線の電位レベルが所定電位レベルにある状態が所 定時間以上継続したときリセット信号を検出することにより、従装置のＲＤ信号 がブレーク状態（“０”送出）のままダウンした場合でも、従装置を初期化でき ることになる。 As described in detail above, according to the present invention, in serial transmission between the master device and the slave device, on the master device side, the RD line that sends a signal from the slave device to the master device is reset to a predetermined potential according to the reset signal. On the other hand, on the slave side, the reset signal is detected when the potential level of the RD line is at a predetermined potential level, and the RD line is also used for transmission of the reset signal. The slave device can be forcibly initialized from the master device without increasing the number. Further, in the slave device, the reset signal is detected when the potential level of the RD line is kept at the predetermined potential level for a predetermined time or longer, so that the slave device's RD signal remains in the break state (“0” is sent). Even if it goes down, the slave device can be initialized.
【図１】本考案の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】リセット信号がオフの場合のタイムチャートで
ある。FIG. 2 is a time chart when a reset signal is off.
【図３】リセット信号がオンの場合のタイムチャートで
ある。FIG. 3 is a time chart when a reset signal is on.
【図４】本考案の他の実施例を示す回路図である。FIG. 4 is a circuit diagram showing another embodiment of the present invention.
【図５】図４の回路動作を説明するためのタイムチャー
トである。FIG. 5 is a time chart for explaining the circuit operation of FIG.
【図６】従来例を示すブロック図である。FIG. 6 is a block diagram showing a conventional example.
【図７】ＳＤ信号およびＲＤ信号のタイムチャートであ
る。FIG. 7 is a time chart of SD signals and RD signals.
１ 主装置 ２ 従装置 ３ ＳＤ線 ４ ＲＤ線 ５ ＳＧ線 １１ Ｉ‐Ｖ変換回路 １２ リセット信号送信回路 １３ リレー １５ ドライバ ２１ Ｖ‐Ｉ変換回路 ２２ リセット信号受信回路 ２６，２８ フィルタ回路 ２９ ＲＣ時定数回路 ３０ 電圧監視回路 1 Main device 2 Slave device 3 SD line 4 RD line 5 SG line 11 IV conversion circuit 12 Reset signal transmission circuit 13 Relay 15 Driver 21 VI conversion circuit 22 Reset signal reception circuit 26, 28 Filter circuit 29 RC time constant Circuit 30 Voltage monitoring circuit
Claims (3)
ェースにより接続したシリアル伝送路におけるリセット
信号伝送回路であって、 前記主装置側に設けられて前記従装置から前記主装置へ
信号を送る信号線をリセット信号に応じて所定電位レベ
ルに保持するリセット信号送信回路と、 前記従装置側に設けられて前記信号線の電位レベルが前
記所定電位レベルにあるとき前記リセット信号を検出す
るリセット信号受信回路とからなることを特徴とするリ
セット信号伝送回路。1. A reset signal transmission circuit in a serial transmission line in which a master device and a slave device are connected by a serial interface, the signal being provided on the master device side and sending a signal from the slave device to the master device. A reset signal transmission circuit that holds a line at a predetermined potential level according to a reset signal, and a reset signal reception circuit that is provided on the slave side and detects the reset signal when the potential level of the signal line is at the predetermined potential level And a reset signal transmission circuit.
置から前記主装置への信号送出がないときでかつ前記信
号線の電位レベルが前記所定電位レベルにあるとき前記
リセット信号を検出することを特徴とする請求項１記載
のリセット信号伝送回路。2. The reset signal receiving circuit detects the reset signal when no signal is sent from the slave device to the main device and when the potential level of the signal line is at the predetermined potential level. The reset signal transmission circuit according to claim 1, which is characterized in that.
線の電位レベルが所定時間以上継続して前記所定電位レ
ベルにあるとき前記リセット信号を検出することを特徴
とする請求項１記載のリセット信号伝送回路。3. The reset signal according to claim 1, wherein the reset signal receiving circuit detects the reset signal when the potential level of the signal line is at the predetermined potential level continuously for a predetermined time or longer. Transmission circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7115192U JPH0629244U (en) | 1992-09-16 | 1992-09-16 | Reset signal transmission circuit in serial transmission line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7115192U JPH0629244U (en) | 1992-09-16 | 1992-09-16 | Reset signal transmission circuit in serial transmission line |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629244U true JPH0629244U (en) | 1994-04-15 |
Family
ID=13452325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7115192U Pending JPH0629244U (en) | 1992-09-16 | 1992-09-16 | Reset signal transmission circuit in serial transmission line |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629244U (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011160014A (en) * | 2010-01-29 | 2011-08-18 | Yokogawa Electric Corp | Field communication device |
| JP2016082351A (en) * | 2014-10-15 | 2016-05-16 | 三菱電機株式会社 | Communication system |
-
1992
- 1992-09-16 JP JP7115192U patent/JPH0629244U/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011160014A (en) * | 2010-01-29 | 2011-08-18 | Yokogawa Electric Corp | Field communication device |
| JP2016082351A (en) * | 2014-10-15 | 2016-05-16 | 三菱電機株式会社 | Communication system |
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