JPH06291319A - Vertical field-effect transistor - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はパワー半導体装置を構成
する縦型電界効果トランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a vertical field effect transistor which constitutes a power semiconductor device.
【０００２】[0002]
【従来の技術】複数の縦型電界効果トランジスタからな
るパワー半導体装置は、１つの縦型電界効果トランジス
タがセルトランジスタとなる。それぞれのセルトランジ
スタのドレイン領域，並びにゲート電極は共通である。
それぞれのセルトランジスタのソース領域はそれぞれに
設けられ、これが並列に接続されている。ゲート電極
は、所望の形状の多角形からなる開口窓が規則的に配列
された導電体膜からなり、網目形状をなす。ゲート電極
の網目形状に関しては、各種の提案がなされている。ゲ
ート電極は、正方形，正六角形，正八角形等の種々の形
状の開口窓を有している。正方形の開口窓を有するゲー
ト電極は、例えば特開昭５２−１３２６８４号公報に開
示されている。2. Description of the Related Art In a power semiconductor device including a plurality of vertical field effect transistors, one vertical field effect transistor serves as a cell transistor. The drain region and gate electrode of each cell transistor are common.
The source regions of the respective cell transistors are provided respectively, and these are connected in parallel. The gate electrode is made of a conductive film in which opening windows of a desired polygonal shape are regularly arranged, and has a mesh shape. Various proposals have been made regarding the mesh shape of the gate electrode. The gate electrode has an opening window of various shapes such as a square, a regular hexagon, and a regular octagon. A gate electrode having a square opening window is disclosed in, for example, Japanese Patent Application Laid-Open No. 52-132684.
【０００３】複数の縦型電界トランジスタからなるパワ
ー半導体装置の模式的平面図である図３（ａ）と図３
（ａ）のＡＡ線での模式的断面図である図３（ｂ）とを
参照すると、上記公報に記載された縦型電界効果トラン
ジスタは二重拡散型の縦型電界効果トランジスタであ
り、以下のようになっている。なお、図３（ａ）では図
面の煩雑さを避けるためにソース電極等のゲート電極よ
り上層の層を略してあり、図３（ｂ）ではベース領域を
形状を簡略化してある。また、本発明の実施例との関連
性を明確にするため、Ｎ型とＰ型とを変換して表現して
ある。FIG. 3A and FIG. 3 which are schematic plan views of a power semiconductor device including a plurality of vertical electric field transistors.
Referring to FIG. 3B, which is a schematic cross-sectional view taken along line AA of FIG. 3A, the vertical field effect transistor described in the above publication is a double-diffusion vertical field effect transistor. It looks like. In FIG. 3A, the layers above the gate electrode such as the source electrode are omitted in order to avoid complexity of the drawing, and in FIG. 3B, the shape of the base region is simplified. Further, in order to clarify the relationship with the embodiment of the present invention, the N type and the P type are converted and expressed.
【０００４】Ｐ+ 型シリコン基板２０１の表面には所定
膜厚のＰ- 型エピタキシャル層２０２が設けられ、この
Ｐ- 型エピタキシャル層２０２の表面上には所定膜厚の
ゲート酸化膜２０６，例えばＰ+ 型多結晶シリコン膜か
らなるゲート電極長がＬG のゲート電極２０８が設けら
れている。このゲート電極２０８には、一辺の長さがＬ
W の正方形からなる規則的に配列された複数の開口窓が
設けられている。この開口窓に露出したＰ- 型エピタキ
シャル層２０２の表面には、所定の接合の深さ（Ｘjb）
を有するＮ- 型ベース領域２０３が設けられている。こ
のＮ- 型ベース領域２０３は、開口窓の縁からゲート電
極２０８の直下に約０．８×Ｘjbだけくい込んでいる。
開口窓の縁からＬW ／２より狭い幅で所定の接合の深さ
（Ｘjs2（＜Ｘjb））を有するＰ+ 型ソース領域２０７
が、Ｎ- 型ベース領域２０３の表面に設けられている。
このＰ+ 型ソース領域２０７は、開口窓の縁からゲート
電極２０８の直下に約０．８×Ｘjs2 だけくい込んでい
る。ゲート電極２０８，Ｐ+ 型ソース領域２０７，およ
びＮ- 型ベース領域２０３の表面は層間絶縁膜２０９に
より覆われ、この層間絶縁膜２０９には上記開口窓にそ
れぞれＰ+ 型ソース領域２０７の一部，およびＮ- 型ベ
ース領域２０３に達する開口部が設けられている。この
開口部を介してＮ- 型ベース領域２０３およびＰ+ 型ソ
ース領域２０７に接続するソース電極２１０が、層間絶
縁膜２０９の上に設けられている。Ｐ+ 型シリコン基板
２０１の底面には、ドレイン電極２１１が設けられてい
る。A P − type epitaxial layer 202 having a predetermined thickness is provided on the surface of the P + type silicon substrate 201, and a gate oxide film 206 having a predetermined thickness, for example P, is formed on the surface of the P − type epitaxial layer 202. A gate electrode 208 having a gate electrode length L G made of a + -type polycrystalline silicon film is provided. The gate electrode 208 has a side length of L
There are a number of regularly arranged aperture windows of W squares. The surface of the P − type epitaxial layer 202 exposed in the opening window has a predetermined junction depth (X jb ).
An N − -type base region 203 having is provided. The N − type base region 203 is recessed from the edge of the opening window directly below the gate electrode 208 by about 0.8 × X jb .
A P + -type source region 207 having a predetermined junction depth (X js2 (<X jb )) narrower than L W / 2 from the edge of the opening window.
Are provided on the surface of the N − type base region 203.
The P + -type source region 207 is recessed from the edge of the opening window just below the gate electrode 208 by about 0.8 × X js2 . Gate electrode 208, P + -type source region 207, and N - the surface of the mold base region 203 is covered with an interlayer insulating film 209, a portion of each of the opening window P + -type source region 207 in the interlayer insulating film 209 , And N − -type base region 203 are provided with openings. A source electrode 210 connected to the N − type base region 203 and the P + type source region 207 through this opening is provided on the interlayer insulating film 209. A drain electrode 211 is provided on the bottom surface of the P + type silicon substrate 201.
【０００５】[0005]
【発明が解決しようとする課題】縦型電界効果トランジ
スタをセルトランジスタとするパワー半導体装置のおけ
る特性の１つに、単位面積当りのオン抵抗（Ａ・ＲON）
がある。パワー半導体装置では、このＡ・ＲONをいかに
小さくするかが重要である。Ａ・ＲONは１つのセルトラ
ンジスタのオン抵抗（ＲON）とセルトランジスタのセル
サイズとから決定される。One of the characteristics of a power semiconductor device having a vertical field effect transistor as a cell transistor is an on-resistance (A.R ON ) per unit area.
There is. In the power semiconductor device, it is important to reduce the A / R ON . A · R ON is determined from the on-resistance (R ON ) of one cell transistor and the cell size of the cell transistor.
【０００６】ソース領域とソース電極との間のコンタク
ト抵抗等を無視した場合のＲONの算出方法は、アイ・イ
ー・イー・イー−トランザクションズ−オブ−エレクト
ロンデバイシズ，第ＥＤ−２７巻，第２号，３５６−３
６７ページ，１９８０年（ＩＥＥＥ ＴＲＡＮＳＡＣＴ
ＩＯＮＳ ＯＦ ＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ，Ｖ
ＯＬ．ＥＤ−２７，Ｎｏ．２，ｐｐ．３５６−３６７，
１９８０）に報告されている。The calculation method of R ON when the contact resistance between the source region and the source electrode and the like is neglected is as follows: I E E Transactions of Electron Devices, ED-27, No. 2, 356-3
67 pages, 1980 (IEEE TRANSACT
IONS OF ELECTRONDEVICES, V
OL. ED-27, No. 2, pp. 356-367,
1980).
【０００７】模式図である図４を参照すると、上記報告
によるオン抵抗ＲONは、 ＲON＝ＲE ＋ＲD ＋ＲJFET＋ＲEPI ＋ＲSUB となる。ここで、ＲE は二重拡散型の縦型電界効果トラ
ンジスタのチャネル領域（エンハンスメント・モードと
なっている）のオン抵抗であり、ＲD はゲート電極２０
８直下のドレイン領域（ここでは、ゲート酸化膜２０６
界面近傍のＰ- 型エピタキシャル層２０２からなる）表
面の蓄積層（電界効果トランジスタという観点からは、
この領域はデプレッション・モードとなっている）のオ
ン抵抗、ＲJFETはＪＦＥＴ領域のオン抵抗、ＲEPI は上
記ＪＦＥＴ領域を除くＰ- 型エピタキシャル層２０２の
オン抵抗、ＲSUB はＰ+ 型シリコン基板２０１のオン抵
抗である。Referring to FIG. 4, which is a schematic view, the on-resistance R ON reported above is R ON = R E + R D + R JFET + R EPI + R SUB . Here, R E is the on-resistance of the channel region (in the enhancement mode) of the double diffusion type vertical field effect transistor, and R D is the gate electrode 20.
8 immediately below the drain region (here, the gate oxide film 206
From the viewpoint of a field-effect transistor, a storage layer on the surface of the P − -type epitaxial layer 202 near the interface)
This region is in the depletion mode), R JFET is the on-resistance of the JFET region, R EPI is the on-resistance of the P − type epitaxial layer 202 excluding the JFET region, and R SUB is the P + type silicon substrate. The on-resistance of 201.
【０００８】ここでＲEPI ＋ＲSUB を固定して考察する
と、ＲE ＋ＲD ＋ＲJFETを最小にするＲONの値は以下の
手順により決定される。上記縦型電界効果トランジスタ
のチャネル長は、約０．８×（Ｘjb−Ｘjs2 ）となる。
Ｘjb，Ｘjs2 ，およびＮ- 型ベース領域２０３の不純物
濃度等は、このトランジスタに要求される性能から決定
される。ゲート電極長ＬG は、１つのセルトランジスタ
によるオン抵抗（ＲON）を最小とするＬG −２×０．８
×Ｘjb（隣接する２つのセルトランジスタのＮ- 型ベー
ス領域２０３の間隔）の値から決定される。また、ＬW
の値は、単位面積当りのチャネル幅を最大することによ
り、単位面積当りのオン抵抗（Ａ・ＲON）を最小にする
という条件から決定される。上記形状の開口窓の場合に
は、ＬW≒ＬG となる。この場合、１つのセルトランジ
スタの占有面積は、（ＬW ＋ＬG）2 ≒４×ＬW 2 とな
る。なお、１つのセルトランジスタ当りのチャネル長
は、約４×ＬW となる。Considering R EPI + R SUB fixed, the value of R ON that minimizes R E + R D + R JFET is determined by the following procedure. The channel length of the vertical field effect transistor is about 0.8 × (X jb −X js2 ).
The impurity concentrations of X jb , X js2 , and N − type base region 203 are determined from the performance required for this transistor. The gate electrode length L G is L G -2 × 0.8 that minimizes the on-resistance (R ON ) due to one cell transistor.
It is determined from the value of xX jb (distance between N − type base regions 203 of two adjacent cell transistors). Also, L W
The value of is determined from the condition that the channel resistance per unit area is maximized to minimize the on-resistance (A.R ON ) per unit area. In the case of the opening window having the above shape, L W ≈L G. In this case, the occupied area of one cell transistor is (L W + L G ) 2 ≈4 × L W 2 . The channel length per cell transistor is about 4 × L W.
【０００９】このため、上記構造の縦型電界効果トラン
ジスタでは、開口窓の形状，および配列を固定するなら
ば、Ａ・ＲONを最小にするＬW （および、ＬG ，セルサ
イズ）が概略一義的に決定され、それ以上にＡ・ＲONを
小さくすることができないという問題がある。Therefore, in the vertical field effect transistor having the above structure, if the shape and arrangement of the opening windows are fixed, L W (and L G , cell size) that minimizes A · R ON is roughly determined. There is a problem that it is uniquely determined and A / R ON cannot be further reduced.
【００１０】[0010]
【課題を解決するための手段】本発明の縦型電界効果ト
ランジスタは、高濃度一導電型の半導体基板，もしくは
高濃度一導電型の半導体基板とこの上に設けられた低濃
度一導電型の半導体層とからなるドレイン領域を有し、
ドレイン領域の上に設けられた低濃度逆導電型の半導体
層からなるベース領域を有し、ベース領域の表面からド
レイン領域中に達する網目上のＵ字型の溝を有し、この
溝の側面に設けられたゲート酸化膜を有し、その上面の
位置がドレイン領域の上面の位置より低く上記溝の底面
に設けられた第１の絶縁膜を有し、上記溝を充填する姿
態を有して設けられたゲート電極を有し、ゲート酸化膜
を介して上記溝に隣接して上記溝の周辺のベース領域の
表面に設けられた高濃度一導電型のソース領域を有す
る。The vertical field effect transistor of the present invention is a high-concentration one-conductivity type semiconductor substrate, or a high-concentration one-conductivity type semiconductor substrate and a low-concentration one-conductivity type semiconductor substrate provided thereon. A drain region formed of a semiconductor layer,
It has a base region made of a low-concentration reverse-conductivity type semiconductor layer provided on the drain region, and has a U-shaped groove on the mesh extending from the surface of the base region into the drain region, and the side surface of this groove A gate insulating film formed on the bottom surface of the drain region, the top surface of the gate oxide film is lower than the top surface of the drain region, and the first insulating film is formed on the bottom surface of the groove. And a high-concentration one-conductivity type source region provided on the surface of the base region in the vicinity of the groove and adjacent to the groove via a gate oxide film.
【００１１】[0011]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１２】複数の縦型電界トランジスタからなるパワ
ー半導体装置の模式的平面図である図１（ａ）と図１
（ａ）のＡＡ線での模式的断面図である図１（ｂ）とを
参照すると、本発明の第１の実施例の縦型電界効果トラ
ンジスタは低耐圧（例えば、１５ボルト）用の縦型電界
効果トランジスタであり、以下のようになっている。な
お、図１（ａ）では図面の煩雑さを避けるためにソース
電極等のゲート電極より上層の層を略してある。1A and 1B are schematic plan views of a power semiconductor device including a plurality of vertical electric field transistors.
Referring to FIG. 1B, which is a schematic cross-sectional view taken along line AA of FIG. 1A, the vertical field effect transistor of the first embodiment of the present invention is a vertical field effect transistor for low breakdown voltage (for example, 15 V). Type field effect transistor, and is as follows. In FIG. 1A, the layers above the gate electrode such as the source electrode are omitted in order to avoid complexity of the drawing.
【００１３】ドレイン領域となるＰ+ 型シリコン基板１
０１の表面には、ベース領域となる膜厚ｔepi,b のＮ-
型エピタキシャル層１０３が設けられている。Ｎ- 型エ
ピタキシャル層１０３の膜厚ｔepi,b は、例えば上記従
来の二重拡散型の縦型トランジスタのベース領域の接合
の深さＸjb（図３参照）に等しい。P + type silicon substrate 1 which becomes the drain region
On the surface of No. 01, N − of the film thickness t epi, b which becomes the base region
A type epitaxial layer 103 is provided. The film thickness t epi, b of the N − type epitaxial layer 103 is, for example, equal to the junction depth X jb (see FIG. 3) of the base region of the conventional double diffusion type vertical transistor.
【００１４】このＮ- 型エピタキシャル層１０３の表面
からＰ+ 型シリコン基板１０１中に達するＵ字型の溝１
０４が設けられている。この溝１０４は、Ｎ- 型エピタ
キシャル層１０３の表面において、一辺の長さがＬW か
らなる規則的に配列された複数の正方形をとり囲んてい
る。この溝１０４の開口幅はＬGTであり、ＬGTの最小値
は製造方法に依存する。このため、ＬGT＜ＬW とするこ
のは容易である。この溝１０４の底面には、その上面の
位置がＰ+ 型シリコン基板１０１の表面の位置より低い
例えばシリコン酸化膜からなる第１の絶縁膜１０５が設
けられている。この溝１０４の側面には、所定膜厚のゲ
ート酸化膜１０６が設けられている。上記第１の絶縁膜
１０５は、溝１０４を形成した後、この溝の側面にシリ
コン酸化膜を選択的に形成し、このシリコン窒化膜をマ
スクにした選択酸化により形成される。上記ゲート酸化
膜１０６は、シリコン窒化膜が除去された後、熱酸化に
より形成される。上記溝１０４を充填する姿態を有し
て、ゲート電極１０８が設けられている。ゲート電極１
０８は、例えばＰ+ 型多結晶シリコン膜，高融点金属
膜，あるいはシリサイド膜からなる。なお、上記第１の
絶縁膜１０５の膜厚は、少なくとも上記ゲート酸化膜１
０６の膜厚の数倍である。A U-shaped groove 1 extending from the surface of the N − type epitaxial layer 103 into the P + type silicon substrate 101.
04 are provided. The groove 104 surrounds a plurality of regularly arranged squares each having a side length of L W on the surface of the N − type epitaxial layer 103. The opening width of the groove 104 is L GT , and the minimum value of L GT depends on the manufacturing method. Therefore, it is easy to set L GT <L W. On the bottom surface of the groove 104, a first insulating film 105 made of, for example, a silicon oxide film, whose upper surface position is lower than that of the surface of the P + type silicon substrate 101, is provided. A gate oxide film 106 having a predetermined thickness is provided on the side surface of the groove 104. After forming the groove 104, the first insulating film 105 is formed by selectively forming a silicon oxide film on the side surface of the groove and selectively oxidizing the silicon oxide film as a mask. The gate oxide film 106 is formed by thermal oxidation after the silicon nitride film is removed. A gate electrode 108 is provided so as to fill the groove 104. Gate electrode 1
08 is made of, for example, a P + -type polycrystalline silicon film, a refractory metal film, or a silicide film. The thickness of the first insulating film 105 is at least the gate oxide film 1
It is several times the film thickness of 06.
【００１５】上記溝１０４に囲まれて露出したＮ- 型エ
ピタキシャル層１０３の表面には、ゲート酸化膜１０６
を介してこの溝１０４に隣接し，溝１０４の縁からＬW
／２より狭い幅で，所定の接合の深さ（Ｘjs1 ）を有す
るＰ+ 型ソース領域１０７が設けられている。ここで、
Ｐ+ 型ソース領域１０７の接合の深さＸjs1 は、例えば
上記従来の二重拡散型の縦型トランジスタのＰ+ 型ソー
ス領域２０７のゲート電極２０８の直下へのくい込みの
値（図３参照）約０．８×Ｘjs2 と等しい。A gate oxide film 106 is formed on the surface of the N -- type epitaxial layer 103 which is exposed by being surrounded by the groove 104.
Adjacent to the groove 104 via, L W from the edge of the groove 104
A P + type source region 107 having a predetermined junction depth (X js1 ) with a width narrower than / 2 is provided. here,
The junction depth X js1 of the P + -type source region 107 is, for example, the value of the bite just below the gate electrode 208 of the P + -type source region 207 of the conventional double diffusion type vertical transistor (see FIG. 3). It is equal to about 0.8 × X js2 .
【００１６】Ｐ+ 型ソース領域１０７，およびＮ- 型エ
ピタキシャル層１０３の表面は第２の絶縁膜である層間
絶縁膜１０９により覆われ、この層間絶縁膜１０９には
それぞれＰ+ 型ソース領域１０７の一部，およびＮ- 型
エピタキシャル層１０３に達する開口部が設けられてい
る。この開口部を介してＮ- 型エピタキシャル層および
Ｐ+ 型ソース領域１０７に接続するソース電極１１０
が、層間絶縁膜１０９の上に設けられている。Ｐ+ 型シ
リコン基板１０１の底面には、ドレイン電極１１１が設
けられている。[0016] P + type source region 107, and N - the surface of the type epitaxial layer 103 is covered with an interlayer insulating film 109 is a second insulating film, of each of the interlayer insulating film 109 P + -type source region 107 An opening is provided to reach a part and the N − type epitaxial layer 103. A source electrode 110 connected to the N − type epitaxial layer and the P + type source region 107 through this opening.
Are provided on the interlayer insulating film 109. A drain electrode 111 is provided on the bottom surface of the P + type silicon substrate 101.
【００１７】上記第１の実施例は、例えば、Ｎ- 型エピ
タキシャル層１０３の膜厚ｔepi,bが上記従来の二重拡
散型の縦型トランジスタのベース領域の接合の深さＸjb
に等しく，Ｐ+ 型ソース領域１０７の接合の深さＸjs1
が上記従来の二重拡散型の縦型トランジスタのＰ+ 型ソ
ース領域２０７のゲート電極２０８の直下へのくい込み
の値（図３参照）約０．８×Ｘjs2 と等しいならば、本
実施例の縦型電界効果トランジスタのチャネル長と上記
従来の二重拡散型の縦型トランジスタのチャネル長とは
等しくなる。さらに、本実施例のセルトランジスタのチ
ャネル幅と上記従来のセルトランジスタのチャネル幅と
は等しくしてある（ＬW の値に注目）ことから、両者の
ＲONは等しくなる。本実施例のセルサイズは（ＬGT＋Ｌ
W ）2 であり、ＬGT＜ＬG （≒ＬW ）であることから、
本実施例のＡ・ＲONは、従来構造のＡ・ＲONより小さく
なる。例えば、ＬGT＝０．５×ＬG ならば、本実施例の
Ａ・ＲONは、従来構造のＡ・ＲONの約０．５６の値にな
る。In the first embodiment, for example, the thickness t epi, b of the N − type epitaxial layer 103 is the junction depth X jb of the base region of the conventional double diffusion type vertical transistor.
Equal to the junction depth X js1 of the P + -type source region 107
Is equal to about 0.8 × X js2, which is a value (see FIG. 3) of the P + type source region 207 of the conventional double diffusion type vertical transistor just below the gate electrode 208 (see FIG. 3), The channel length of the vertical field effect transistor and the channel length of the conventional double diffusion type vertical transistor are equal to each other. Furthermore, since the channel width of the cell transistor of this embodiment is equal to the channel width of the conventional cell transistor (note the value of L W ), both R ON are equal. The cell size of this embodiment is (L GT + L
Since W ) 2 and L GT <L G (≈L W ),
A · R ON of the present embodiment is smaller than A · R ON of the conventional structure. For example, if L GT = 0.5 × L G, A · R ON of the present embodiment is approximately 0.56 of the value of A · R ON of the conventional structure.
【００１８】なお、上記第１の実施例のＵ字型の溝１０
４がＮ- 型エピタキシャル層１０３の表面において一辺
の長さがＬW からなる規則的に配列された複数の正方形
をとり囲んだ姿態を有して設けられているが、本実施例
の溝はこの形状に限定されるものではない。また、本実
施例の縦型電界効果トランジスタはＰチャネル型である
が、Ｎチャネル型の縦型電界効果トランジスタに対して
も本実施例を適用することもできる。Incidentally, the U-shaped groove 10 of the first embodiment.
No. 4 is provided on the surface of the N − type epitaxial layer 103 so as to surround a plurality of regularly arranged squares each having a side length of L W. The shape is not limited to this. Further, although the vertical field effect transistor of this embodiment is a P-channel type, this embodiment can also be applied to an N-channel vertical field effect transistor.
【００１９】複数の縦型電界トランジスタからなるパワ
ー半導体装置の模式的断面図である図２を参照すると、
本発明の第２の実施例の縦型電界効果トランジスタは高
耐圧用の縦型電界効果トランジスタであり、上記第１の
実施例との主なる相違点は、以下の点である。Referring to FIG. 2, which is a schematic cross-sectional view of a power semiconductor device including a plurality of vertical electric field transistors,
The vertical field effect transistor of the second embodiment of the present invention is a high breakdown voltage vertical field effect transistor, and the main differences from the first embodiment are as follows.
【００２０】本実施例のドレイン領域は、Ｐ+ 型シリコ
ン基板１０１とこのＰ+ 型シリコン基板１０１の表面上
に設けられた第１の半導体層である膜厚ｔepi,d のＰ-
型エピタキシャル層１０２とからなる。ベース領域は、
このＰ- 型エピタキシャル層１０２の表面上に設けられ
た第２の半導体層である膜厚ｔepi,b のＮ- 型エピタキ
シャル層１０３ａからなる。Ｕ字型の溝１０４ａは、エ
ピタキシャル層１０３ａ，１０２を貫通し、Ｐ+ 型シリ
コン基板１０１中に達する。この溝１０４ａの底面に
は、その上面の位置がＮ- 型エピタキシャル層１０３ａ
の上面の位置より低く，かつＰ- 型エピタキシャル層１
０２の上面の位置より高い例えばシリコン酸化膜からな
る第１の絶縁膜１０５ａが設けられている。なお、溝１
０４ａの開口幅は、上記第１の実施例の溝１０４の開口
幅（ＬGT）と等しい。The drain region of this embodiment, the first semiconductor layer and a film thickness t epi provided on the surface of the P + -type silicon substrate 101 Toko of P + -type silicon substrate 101, d of P -
And the epitaxial layer 102. The base area is
The second semiconductor layer is provided on the surface of the P − type epitaxial layer 102 and is made of an N − type epitaxial layer 103a having a film thickness t epi, b . The U-shaped groove 104 a penetrates the epitaxial layers 103 a and 102 and reaches the P + type silicon substrate 101. On the bottom surface of the groove 104a, the position of the top surface is the N − type epitaxial layer 103a.
Lower than the position of the upper surface of the P - type epitaxial layer 1
A first insulating film 105a made of, for example, a silicon oxide film, which is higher than the position of the upper surface of 02, is provided. In addition, groove 1
The opening width of 04a is equal to the opening width (L GT ) of the groove 104 of the first embodiment.
【００２１】上記第２の実施例は、ＲON，Ａ・ＲONに関
しては上記第１の実施例と同様の効果を有する。耐圧に
関しては、上記第１の実施例より高くなる。この耐圧の
値は、Ｎ- 型エピタキシャル層１０３ａの不純物濃度，
およびＰ- 型エピタキシャル層１０２の膜厚並等びに不
純物濃度から決まる。The second embodiment has the same effects as the first embodiment with respect to R ON and A · R ON . The breakdown voltage is higher than that of the first embodiment. The value of this breakdown voltage is the impurity concentration of the N − type epitaxial layer 103a,
And the film thickness of the P − type epitaxial layer 102 and the impurity concentration.
【００２２】[0022]
【発明の効果】以上説明したように本発明の縦型電界効
果トランジスタは、Ｕ字型の網目形状の溝を有し、この
溝を埋設する姿態を有するゲート電極を有することか
ら、従来の二重拡散型の縦型電界効果トランジスタに比
べて、Ａ・ＲONを低減することが容易になる。As described above, since the vertical field effect transistor of the present invention has the U-shaped mesh-shaped groove and the gate electrode having a form of burying this groove, the conventional field effect transistor has As compared with the heavy diffusion vertical field effect transistor, it becomes easier to reduce A · R ON .
【図１】本発明の第１の実施例の模式的平面図，および
模式的断面図である。FIG. 1 is a schematic plan view and a schematic cross-sectional view of a first embodiment of the present invention.
【図２】本発明の第２の実施例の模式的断面図である。FIG. 2 is a schematic sectional view of a second embodiment of the present invention.
【図３】従来の縦型電界効果トランジスタの模式的平面
図，および模式的断面図である。FIG. 3 is a schematic plan view and a schematic cross-sectional view of a conventional vertical field effect transistor.
【図４】従来の縦型電界効果トランジスタのオン抵抗を
説明するための模式図である。FIG. 4 is a schematic diagram for explaining the on-resistance of a conventional vertical field effect transistor.
１０１，２０１ Ｐ+ 型シリコン基板 １０２，２０２ Ｐ- 型エピタキシャル層 １０３，１０３ａ Ｎ- 型エピタキシャル層 １０４，１０４ａ 溝 １０５，１０５ａ 第１の絶縁膜 １０６，２０６ ゲート酸化膜 １０７，２０７ Ｐ+ 型ソース領域 １０８，２０８ ゲート電極 １０９，２０９ 層間絶縁膜 １１０，２１０ ソース電極 １１１，２１１ ドレイン電極 ２０３ Ｎ- 型ベース領域101, 201 P + type silicon substrate 102, 202 P − type epitaxial layer 103, 103a N − type epitaxial layer 104, 104a Groove 105, 105a First insulating film 106, 206 Gate oxide film 107, 207 P + type source region 108, 208 gate electrode 109, 209 interlayer insulating film 110, 210 source electrode 111, 211 drain electrode 203 N - type base region
Claims (2)
レイン領域と、 前記半導体基板の表面上に設けられた所定膜厚の低濃度
逆導電型の半導体層からなるベース領域と、 前記半導体層を貫通し、底面が前記半導体基板中に存在
し、規則的に配置された所定の多角形の間に所定の開口
幅を有して設けられたＵ字型の溝と、 前記溝の側面に設けられたゲート酸化膜と、 前記ゲート酸化膜の膜厚より充分厚い膜厚を有し、その
上面の位置が前記半導体基板の上面の位置より低く、前
記溝の底面に設けられた第１の絶縁膜と、 一端が前記ゲート酸化膜を介して前記溝に隣接し，かつ
該溝から所定の幅の範囲の前記半導体層の表面に設けら
れた高濃度一導電型のソース領域と、 前記溝を覆い、前記半導体層の表面を覆う第２の絶縁膜
と、 前記第２の絶縁膜に設けられた前記ソース領域，および
前記半導体層に達する開口部と、 前記開口部を介して、前記ソース領域，および前記半導
体層に接続されるソース電極と、 前記半導体基板の底面に設けられたドレイン電極と、 を有することを特徴とする縦型電界効果トランジスタ。1. A drain region made of a high-concentration one-conductivity type semiconductor substrate, a base region made of a low-concentration reverse-conductivity type semiconductor layer having a predetermined thickness, which is provided on the surface of the semiconductor substrate, and the semiconductor layer. A U-shaped groove having a predetermined opening width between regularly-arranged predetermined polygons, the bottom surface being present in the semiconductor substrate. A gate oxide film provided and a film thickness sufficiently thicker than the gate oxide film, the position of the upper surface of which is lower than the position of the upper surface of the semiconductor substrate, and the first oxide film provided on the bottom surface of the groove. An insulating film; a high-concentration-one-conductivity-type source region, one end of which is adjacent to the trench via the gate oxide film and is provided on the surface of the semiconductor layer within a predetermined width from the trench; A second insulating film covering the semiconductor layer and covering the surface of the semiconductor layer; An opening reaching the source region and the semiconductor layer provided in an insulating film, a source electrode connected to the source region and the semiconductor layer through the opening, and provided on a bottom surface of the semiconductor substrate. A vertical field effect transistor having a drain electrode formed by:
記半導体基板の表面上に設けられた低濃度一導電型の第
１の半導体層からなるドレイン領域と、 前記第１の半導体層の表面上に設けられた所定膜厚の低
濃度逆導電型の第２の半導体層からなるベース領域と、 前記第２，および第１の半導体層を貫通し、底面が前記
半導体基板中に存在し、規則的に配置された所定の多角
形の間に所定の開口幅を有して設けられたＵ字型の溝
と、 前記溝の側面に設けられたゲート酸化膜と、 前記ゲート酸化膜の膜厚より充分厚い膜厚を有し、その
上面の位置が前記第２の半導体層の上面の位置より低
く、前記溝の底面に設けられた第１の絶縁膜と、 一端が前記ゲート酸化膜を介して前記溝に隣接し，かつ
該溝から所定の幅の範囲の前記第２の半導体層の表面に
設けられた高濃度一導電型のソース領域と、 前記溝を覆い、前記第２の半導体層の表面を覆う第２の
絶縁膜と、 前記第２の絶縁膜に設けられた前記ソース領域，および
前記第２の半導体層に達する開口部と、 前記開口部を介して、前記ソース領域，および前記第２
の半導体層に接続されるソース電極と、 前記半導体基板の底面に設けられたドレイン電極と、 を有することを特徴とする縦型電界効果トランジスタ。2. A high-concentration-one-conductivity-type semiconductor substrate, and a drain region formed on the surface of the semiconductor substrate and comprising a low-concentration-one-conductivity-type first semiconductor layer, and a surface of the first semiconductor layer. A base region formed of a second semiconductor layer of a low-concentration reverse-conductivity type having a predetermined film thickness provided above, and penetrating the second and first semiconductor layers, and having a bottom surface in the semiconductor substrate, A U-shaped groove provided with a predetermined opening width between regularly arranged predetermined polygons, a gate oxide film provided on a side surface of the groove, and a film of the gate oxide film Has a film thickness sufficiently thicker than that of the first semiconductor film, the upper surface of which is lower than the upper surface of the second semiconductor layer, the first insulating film provided on the bottom surface of the groove, and one end of the gate oxide film. Of the second semiconductor layer adjacent to the groove through the groove and having a predetermined width from the groove. A high-concentration one-conductivity type source region provided on the surface, a second insulating film that covers the groove and covers the surface of the second semiconductor layer, and the source region provided on the second insulating film. , And an opening reaching the second semiconductor layer, and the source region and the second opening through the opening.
2. A vertical field effect transistor, comprising: a source electrode connected to the semiconductor layer of 1. and a drain electrode provided on the bottom surface of the semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075933A JPH06291319A (en) | 1993-04-01 | 1993-04-01 | Vertical field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075933A JPH06291319A (en) | 1993-04-01 | 1993-04-01 | Vertical field-effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291319A true JPH06291319A (en) | 1994-10-18 |
Family
ID=13590562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075933A Withdrawn JPH06291319A (en) | 1993-04-01 | 1993-04-01 | Vertical field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291319A (en) |
-
1993
- 1993-04-01 JP JP5075933A patent/JPH06291319A/en not_active Withdrawn
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| A300 | Withdrawal of application because of no request for examination |
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