JPH06243676A - Dynamic type ram - Google Patents

Dynamic type ram

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JPH06243676A
JPH06243676A JP5047243A JP4724393A JPH06243676A JP H06243676 A JPH06243676 A JP H06243676A JP 5047243 A JP5047243 A JP 5047243A JP 4724393 A JP4724393 A JP 4724393A JP H06243676 A JPH06243676 A JP H06243676A
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JP
Japan
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signal
circuit
signals
address
special mode
Prior art date
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JP5047243A
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Japanese (ja)
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康 ▲高▼橋
Yasushi Takahashi
Mitsuo Kawamoto
光男 川本
Kazuhiko Kajitani
一彦 梶谷
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Hitachi Ltd
Hitachi Consumer Electronics Co Ltd
Japan Display Inc
Original Assignee
Hitachi Device Engineering Co Ltd
Hitachi Ltd
Hitachi Consumer Electronics Co Ltd
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Publication date
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits

Abstract

PURPOSE:To make it possible to release a first mode and to set to a second special mode such as a closed test, etc., by subsequently combining a control signal as it is in a normal logical level, using the test setting method of an open/standard first special mode. CONSTITUTION:Open/standardized test mode signals RN and RF, signals WN and WF and, signals CR and LF are formed as fist special modes, respectively, from the mutual input timing relation of signals RASB, CASB and WEB. From signals LFB, RASB and CASB, a closed test mode signal FR as a second special mode is formed. A signal BTB is formed from the signal RN. The signals RN and RF, and WN and WF perform the control of CBR and WCBR. The signals CR and LF perform a test system circuit control, for instance, the set/ reset of the address signal Ai at the time of the WCBR. The signal Ai fetched in a test system circuit is converted into FMiB determining a test mode and is made to generate various kinds of test signals.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、特殊モード
の設定を行う機能を持つものに利用して有効な技術に関
するものである。This invention relates to a dynamic RA
Regarding M (random access memory), the present invention relates to a technique effectively used for those having a function of setting a special mode.

【０００２】[0002]

【従来の技術】ユーザに対して公開と非公開にされる２
種類の試験機能を持つダイナミック型ＲＡＭに関して
は、特開平１−２４５４９９号公報がある。このダイナ
ミック型ＲＡＭでは、図３のように、ロウアドレススト
ローブ信号ＲＡＳＢがハイレベルからロウレベルに変化
する前、カラムアドレスストローブ信号ＣＡＳＢとライ
トイネーブル信号ＷＥＢをロウレベルするというＷＣＢ
Ｒのタイミングで、所定の入力端子Ａｉを電源電圧ＶＣ
Ｃ以上の高電圧ＳＶＣに設定し、その時のアドレス信号
Ａ０〜Ａ３の組み合わせから非公開にされる試験モード
の１つを指定するものである。2. Description of the Related Art Public and private to users 2
Japanese Patent Laid-Open No. 1-245499 discloses a dynamic RAM having various types of test functions. In this dynamic RAM, as shown in FIG. 3, before the row address strobe signal RASB changes from the high level to the low level, the column address strobe signal CASB and the write enable signal WEB are set to the low level WCB.
At the timing of R, the predetermined input terminal Ai
A high voltage SVC higher than C is set, and one of the test modes to be closed is designated from the combination of the address signals A0 to A3 at that time.

【０００３】[0003]

【発明が解決しようとする課題】上記のモード設定方法
では、所定の入力端子が電源電圧ＶＣＣに対して高い電
圧であるか否かを検出するものである。そのため、電圧
検出回路においては、上記高電圧の供給によって素子が
破壊しないような高耐圧を持つような素子構造にしなけ
ればならない。高集積化により素子の微細化が進めら、
それに伴い耐圧も低下する傾向にあるため特殊の素子構
造を必要としてプロセスを複雑化してしまう。また、プ
ロセスバラツキにより検出精度が比較的悪く、ＤＲＡＭ
の電源電圧の低下により外部から供給される信号電圧が
相対的に高くされてしまう場合等において誤動作が生
じ、ユーザにおいて誤って非公開の試験モードに入り込
み既存のデータを破壊してしまうという問題を生じる。In the above mode setting method, it is detected whether or not a predetermined input terminal has a voltage higher than the power supply voltage VCC. Therefore, the voltage detection circuit must have an element structure having a high breakdown voltage so that the element is not destroyed by the supply of the high voltage. As devices are becoming finer due to higher integration,
Along with that, the breakdown voltage tends to decrease, which requires a special element structure and complicates the process. In addition, detection accuracy is relatively poor due to process variations, and DRAM
If the signal voltage supplied from the outside becomes relatively high due to the decrease in the power supply voltage of the device, a malfunction may occur and the user may accidentally enter the private test mode and destroy existing data. Occurs.

【０００４】この発明の目的は、簡単な構成により特殊
モードの設定を可能にしたダイナミック型ＲＡＭを提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。An object of the present invention is to provide a dynamic RAM capable of setting a special mode with a simple structure. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００５】[0005]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ロウアドレスストローブ信
号が有効レベルにされる前に、カラムアドレスストロー
ブ信号とライトイネーブル信号を有効レベルとして第１
の特定モードに設定し、上記ロウアドレスストローブ信
号が有効とされる期間内に、カラムアドレスストローブ
信号又はライトイネーブル信号が２回目に有効とされた
時点からロウアドレスストローブ信号が無効にされるま
での間に、上記第１の特殊モードの設定を解除して第２
の特殊モードの設定を行うようにする。The outline of a typical one of the inventions disclosed in the present application will be briefly described as follows. That is, the column address strobe signal and the write enable signal are set to the effective level before the row address strobe signal is set to the effective level.
Of the column address strobe signal or the write enable signal from the second valid time to the invalidation of the row address strobe signal within the valid period of the row address strobe signal. In the meantime, the setting of the first special mode is canceled and the second
Set the special mode of.

【０００６】[0006]

【作用】上記した手段によれば、上記高電圧検出用の回
路が不要になるとともに、ユーザに公開・標準化された
第１の特殊モードとしての試験設定方法を用いつつ、引
き続いて通常の論理レベルのままの制御信号を組み合わ
せることにより上記第１の特殊モードを解除して非公開
試験等の第２の特殊モードに設定できる。According to the above-mentioned means, the circuit for detecting the high voltage is not required, and the test setting method as the first special mode disclosed and standardized to the user is used, while the normal logic level continues. By combining the control signals as they are, the first special mode can be released to set the second special mode such as a private test.

【０００７】[0007]

【実施例】図１には、この発明に係るダイナミック型Ｒ
ＡＭにおける特殊モード設定方法の一実施例のタイミン
グ図が示されている。ロウアドレスストローブ信号ＲＡ
ＳＢがハイレベルの無効レベルからロウレベルの有効レ
ベルにされる前に、カラムアドレスストローブ信号ＣＡ
ＳＢとライトイネーブル信号ＷＥＢとを共にロウレベル
の有効レベルにする。このＷＣＢＲのタイミングによ
り、ユーザにも公開・標準化されている試験モードの設
定が自動的に行われる。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a dynamic type R according to the present invention.
A timing diagram of one embodiment of a special mode setting method in AM is shown. Row address strobe signal RA
Before the SB is changed from the high level invalid level to the low level valid level, the column address strobe signal CA
Both SB and the write enable signal WEB are set to the low-level effective level. At this WCBR timing, the setting of the test mode, which is open to the user and standardized, is automatically performed.

【０００８】図２のタイミング図に示すように、ユーザ
に公開・標準化されてい試験モードでは、上記のＷＣＢ
Ｒのタイミングでの試験モードの設定が行われると、ロ
ウアドレスストローブ信号ＲＡＳＢがハイレベルの無効
レベルにリッセトされて、試験動作のための準備に入
る。As shown in the timing chart of FIG. 2, in the test mode which is open to the user and standardized, the above WCB is used.
When the test mode is set at the timing of R, the row address strobe signal RASB is reset to a high level invalid level, and the preparation for the test operation is started.

【０００９】これに対して、図１のタイミング図では、
信号ＲＡＳＢをロウレベルの有効レベルのままにしてお
いて、信号ＣＡＳＢをハイレベルの無効レベルにした後
に再び２回目のロウレベルに変化させる。この信号ＣＡ
ＳＢのロウレベルの２回目の変化によって、上記公開・
標準化されている試験モードが解除され、そのときにア
ドレス端子Ａｉから入力されている１ないし複数のアド
レス信号を取り込み、それを解読して複数種類からなる
非公開の試験機能のうちの１つが選ばれる。この後に、
信号ＲＡＳＢがハイレベルにリセットされて、非公開試
験モードの準備に入る。On the other hand, in the timing chart of FIG.
The signal RASB is kept at the low effective level, the signal CASB is changed to the high invalid level, and then changed to the second low level again. This signal CA
Due to the second change of SB low level, the above is released.
The standardized test mode is released, and one or more address signals input from the address terminal Ai at that time are fetched and decoded to select one of a plurality of secret test functions. Be done. After this,
The signal RASB is reset to the high level to prepare for the private test mode.

【００１０】図４には、上記図１により設定された非公
開試験モード等の特殊モードのリセット方法の一実施例
のタイミング図が示されている。この実施例では、ロウ
アドレスストローブ信号ＲＡＳＢのみをロウレベルに
し、そのときのアドレス信号を取り込みんで、ロウ系の
アドレス選択回路を動作させてリフレッシュ動作を行わ
せるＲＡＳオンリーリフレッシュのタイミングを利用す
るものである。このリセット方法は、前記図２により指
定された公開・標準化された試験モードのリセット方法
と共用するものであってもよい。FIG. 4 shows a timing chart of an embodiment of a method of resetting the special mode such as the secret test mode set by FIG. 1 above. In this embodiment, only the row address strobe signal RASB is set to the low level, the address signal at that time is fetched, and the RAS only refresh timing for operating the row address selection circuit to perform the refresh operation is used. . This reset method may be shared with the reset method of the open / standardized test mode specified by FIG.

【００１１】図５には、上記図１により設定された非公
開試験モード等の特殊モードのリセット方法の他の一実
施例のタイミング図が示されている。この実施例では、
ロウアドレスストローブ信号ＲＡＳＢがロウレベルにさ
れる前に、カラムアドレスストローブ信号ＣＡＳＢをロ
ウレベルにし、かつライトイネーブル信号ＷＥＢがハイ
レベルとし、アドレスカウンタにより形成されたアドレ
ス信号によりロウ系のアドレス選択回路を動作させてリ
フレッシュ動作を行わせるＣＢＲリフレッシュのタイミ
ングを利用するものである。このリセット方法は、前記
図２により指定された公開・標準化された試験モードの
リセット方法と共用するものであってもよい。FIG. 5 shows a timing chart of another embodiment of the reset method for the special mode such as the non-disclosure test mode set by FIG. In this example,
Before the row address strobe signal RASB is set to the low level, the column address strobe signal CASB is set to the low level, the write enable signal WEB is set to the high level, and the row related address selection circuit is operated by the address signal formed by the address counter. The timing of the CBR refresh that causes the refresh operation to be performed is utilized. This reset method may be shared with the reset method of the open / standardized test mode specified by FIG.

【００１２】図６には、この発明が適用されるダイナミ
ック型ＲＡＭの一実施例のブロック図が示されている。
同図の各回路ブロックは、公知の半導体集積回路の製造
技術よって、単結晶シリコンのような１個の半導体基板
上において形成される。同図における各回路ブロック
は、実際の半導体チップにおける幾何学的な配置に合わ
せて描かれている。本願において、ＭＯＳＦＥＴは絶縁
ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味で
用いている。FIG. 6 is a block diagram showing an embodiment of a dynamic RAM to which the present invention is applied.
Each circuit block in the figure is formed on one semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique. Each circuit block in the figure is drawn according to the geometrical arrangement in the actual semiconductor chip. In the present application, MOSFET is used to mean an insulated gate field effect transistor (IGFET).

【００１３】この実施例においては、メモリの大容量化
に伴うチップサイズの大型化による制御信号やメモリア
レイ駆動信号といった各種配線長が長くされることによ
って動作速度も遅くされてしまうのを防ぐ等のために、
ＲＡＭを構成するメモリアレイ部とそのアドレス選択等
を行う周辺部との配置に次のような工夫が行われてい
る。In this embodiment, it is possible to prevent the operation speed from being slowed down by lengthening various wiring lines such as a control signal and a memory array drive signal due to an increase in chip size accompanying an increase in memory capacity. for,
The following arrangements have been made in the arrangement of the memory array portion that constitutes the RAM and the peripheral portion that performs address selection and the like.

【００１４】同図において、チップの縦中央部と横中央
部とから形作られる十文字エリアが設けられる。この十
文字エリアには主に周辺回路が配置され、上記十文字エ
リアにより４分割されたエリアにはメモリアレイが配置
される。すなわち、チップの縦方向と横方向の中央部に
十文字状のエリアを設け、それにより４つに分割された
エリアにメモリアレイが形成される。特に制限されない
が、上記４つのメモリアレイは、後述するようにそれぞ
れが約４Ｍビットの記憶容量を持つようにされる。これ
に応じて４つのメモリアレイ全体では、約１６Ｍビット
の大記憶容量を持つものとされる。In the figure, a cross area formed by the vertical center portion and the horizontal center portion of the chip is provided. Peripheral circuits are mainly arranged in this cross-shaped area, and a memory array is arranged in an area divided into four by the cross-shaped area. That is, a cross-shaped area is provided in the central portion in the vertical and horizontal directions of the chip, whereby a memory array is formed in four divided areas. Although not particularly limited, each of the four memory arrays has a storage capacity of about 4 Mbits, which will be described later. Accordingly, the four memory arrays as a whole have a large storage capacity of about 16 Mbits.

【００１５】１つのメモリマットＭＥＭＯＲＹ ＭＡＴ
は、横方向にワード線が延長するよう配置され、縦方向
に一対からなる平行に配置される相補ビット線（データ
線又はディジット線）が延長するよう配置される。メモ
リマットＭＥＭＯＲＹ ＭＡＴは、センスアンプＳＡを
中心にして左右に一対が配置される。センスアンプＳＡ
は、左右に配置される一対のメモリマットＭＥＭＯＲＹ
ＭＡＴに対して共通に用いられるという、いわゆるシ
ェアードセンスアンプ方式とされる。One memory mat MEMORY MAT
Are arranged so that the word lines extend in the horizontal direction, and the complementary bit lines (data lines or digit lines) formed in parallel in pairs in the vertical direction extend. A pair of memory mats MEMORY MAT are arranged on the left and right with the sense amplifier SA as the center. Sense amplifier SA
Is a pair of memory mats MEMORY arranged on the left and right
It is a so-called shared sense amplifier system that is commonly used for MATs.

【００１６】上記４つに分割されたメモリアレイのう
ち、中央部側にＹ選択回路Ｙ−ＤＥＣＯＤＥＲがそれぞ
れ設けられる。Ｙ選択線はＹ選択回路Ｙ−ＤＥＣＯＤＥ
Ｒからそれに対応するメモリアレイの複数のメモリマッ
トＭＥＭＯＲＹ ＭＡＴ上を延長するよう延びて、各メ
モリマットＭＥＭＯＲＹ ＭＡＴのカラムスイッチ用Ｍ
ＯＳＦＥＴのゲートのスイッチ制御を行う。Of the memory arrays divided into four, a Y selection circuit Y-DECODER is provided on the central side. The Y selection line is a Y selection circuit Y-DECODE
The column switch M of each memory mat MEMORY MAT extends from R to extend over a plurality of memory mats MEMORY MAT of the corresponding memory array.
Performs switch control of the gate of the OSFET.

【００１７】上記チップの横方向の中央部のうち、左側
の部分にはＸアドレスバッファＸ−ＡＤＤＲＥＳＳ Ｂ
ＵＦＦＥＲ、Ｘ冗長回路Ｘ−ＲＥＤＵＮＤＡＮＣＹ Ｃ
ＫＴ及びＸアドレスドライバＸ−ＡＤＤＲＥＳＳ ＤＲ
ＩＶＥＲ（論理段ＬＯＧＩＣＳＴＥＰ）とからなるＸ系
回路と、ＲＡＳ系制御信号回路ＲＡＳ ＣＫＴ、ＷＥ系
信号制御回路ＷＥ ＳＹＳＴＥＭ、データ入力バッファ
ＤＩＮ ＢＵＦＦＥＲ及び内部降圧回路ＶＣＬ ＬＩＭ
ＩＴＥＲがそれぞれ設けられる。上記内部降圧回路ＶＣ
Ｌ ＬＩＭＩＴＥＲはこのエリアの中央寄りに設けら
れ、約５Ｖのような外部電源ＶＣＣＥを受けて内部回路
に供給される約３．３Ｖのような電圧に対応した定電圧
ＶＣＬを形成する。An X address buffer X-ADDRESS B is provided on the left side portion of the central portion of the chip in the horizontal direction.
UFFER, X redundant circuit X-REDUNDANCY C
KT and X address driver X-ADDRESS DR
X system circuit including IVER (logical stage LOGIC STEP), RAS system control signal circuit RAS CKT, WE system signal control circuit WE SYSTEM, data input buffer DIN BUFFER and internal voltage down converter VCL LIM
Each ITER is provided. Internal voltage step-down circuit VC
The L LIMITER is provided near the center of this area and receives the external power supply VCCE of about 5V to form a constant voltage VCL corresponding to a voltage of about 3.3V supplied to the internal circuit.

【００１８】上記チップの横方向の中央部のうち、右側
の部分にはＹアドレスバッファＹ−ＡＤＤＲＥＳＳ Ｂ
ＵＦＦＥＲ、Ｙ冗長回路Ｙ−ＲＥＤＵＮＤＡＮＣＹ及び
ＹアドレスドライバＹ−ＡＤＤＲＥＳＳ ＤＲＩＶＥＲ
（論理段ＬＯＧＩＣ ＳＴＥＰ）とからなるＹ系回路
と、ＣＡＳ系制御信号回路ＣＡＳ ＣＫＴ及びテスト回
路ＴＥＳＴ ＦＵＮＣＴＩＯＮがそれぞれ設けられる。
そのチップ中央部には、アドレスバッファやデコーダと
いったような周辺回路用の電源電圧ＶＣＬを形成する内
部降圧回路ＶＤＬ ＬＩＭＩＴＥＲが設けられる。A Y address buffer Y-ADDRESS B is provided in the right side portion of the central portion of the chip in the horizontal direction.
UFFER, Y redundant circuit Y-REDUNDANCY and Y address driver Y-ADDRESS DRIVER
A Y-system circuit including (logic stage LOGIC STEP), a CAS-system control signal circuit CAS CKT, and a test circuit TEST FUNCTION are provided.
An internal step-down circuit VDL LIMITER that forms a power supply voltage VCL for peripheral circuits such as an address buffer and a decoder is provided in the central portion of the chip.

【００１９】上記のように、アドレスバッファとそれに
対応したアドレス比較回路を含む冗長回路Ｘ，Ｙ−ＲＥ
ＤＵＮＤＡＮＣＹ、制御クロック発生を行うＣＡＳ，Ｒ
ＡＳ系制御信号回路ＲＡＳ，ＣＡＳ ＣＫＴ等を一個所
に集中配置すると、例えば配線チャンネルを挟んでクロ
ック発生回路と他の回路を振り分けること、言い換える
ならば上記配線チャンネルを共用化することによって高
集積化が可能になるとともに、アドレスドライバ（論理
段）等に最短でしかも等距離で信号を伝えることができ
る。As described above, the redundancy circuit X, Y-RE including the address buffer and the address comparison circuit corresponding to the address buffer.
DUNDANCY, CAS and R for generating control clock
If the AS control signal circuits RAS, CAS CKT, etc. are centrally arranged in one place, for example, the clock generation circuit and other circuits are distributed with the wiring channel sandwiched therebetween, in other words, the wiring channel is shared, thereby achieving high integration. In addition, the signal can be transmitted to the address driver (logical stage) or the like at the shortest distance and at the same distance.

【００２０】ＲＡＳ系制御回路ＲＡＳ ＣＫＴは、ロウ
アドレスストローブ信号ＲＡＳＢを受けてＸアドレスバ
ッファＸ−ＡＤＤＲＥＳＳ ＢＵＦＦＥＲを活性化する
ために用いられる。ＸアドレスバッファＸ−ＡＤＤＲＥ
ＳＳ ＢＵＦＦＥＲに取り込まれたアドレス信号はＸ系
の冗長回路Ｘ−ＲＥＤＵＮＤＡＮＣＹに供給される。こ
こで、記憶された不良アドレスとの比較が行われて、冗
長回路への切り換えることの有無が判定される。その結
果と上記アドレス信号とは、Ｘ系のプリデコーダに供給
される。ここで、プレデコード信号が形成され、各メモ
リアレイに対応して設けられるＸアドレスドライバＤＶ
２，ＤＶ３を介して、前記のようなメモリマットに対応
して設けられるそれぞれのＸデコーダＸ−ＤＥＣＯＤＥ
Ｒに供給される。The RAS control circuit RAS CKT is used to receive the row address strobe signal RASB and activate the X address buffer X-ADDRESS BUFFER. X address buffer X-ADDRE
The address signal taken into SS BUFFER is supplied to the X-system redundancy circuit X-REDUNDANCY. Here, the stored defective address is compared to determine whether or not the redundant circuit is switched to. The result and the address signal are supplied to the X-system predecoder. Here, a predecode signal is formed, and an X address driver DV provided corresponding to each memory array.
2 and DV3, the respective X decoders X-DECODE provided corresponding to the above memory mats.
Supplied to R.

【００２１】一方、上記ＲＡＳ系の内部信号は、ＷＥ系
のコントロール回路ＷＥ ＳＹＳＴＥＭとＣＡＳ系のコ
ントロール回路ＣＡＳ ＣＫＴに供給される。例えば、
上記ＲＡＳＢ信号とカラムアドレスストローブ信号ＣＡ
ＳＢ及びライトイネーブル信号ＷＥＢとの入力順序の判
定から、自動リフレッシュモード（ＣＢＲ）、テストモ
ード（ＷＣＢＲ）等の識別が行われる。また、本願にお
いて設けられる非公開のテストモードの判定も行われ
る。テストモードのときには、テスト回路ＴＥＳＴ Ｆ
ＵＮＣＴＩＯＮが活性化され、公開・標準化又は非公開
の各テストモードにおいて、それぞれのタイミングで供
給される特定のアドレス信号に従いテストファンクショ
ンが設定される。On the other hand, the internal signal of the RAS system is supplied to the WE system control circuit WE SYSTEM and the CAS system control circuit CAS CKT. For example,
The RASB signal and the column address strobe signal CA
The automatic refresh mode (CBR), the test mode (WCBR) and the like are identified based on the determination of the input order of the SB and the write enable signal WEB. In addition, the determination of the non-public test mode provided in the present application is also performed. In the test mode, the test circuit TEST F
The UNCTION is activated, and the test function is set according to the specific address signal supplied at each timing in each open / standardized or non-open test mode.

【００２２】ＣＡＳ系の制御回路ＣＡＳ ＣＫＴは、信
号ＣＡＳＢを受けてＹ系の各種制御信号を形成するため
に用いられる。信号ＣＡＳＢのロウレベルへの変化に同
期してＹアドレスバッファＹ−ＡＤＤＲＥＳＳ ＢＵＦ
ＦＥＲに取り込まれたアドレス信号は、Ｙ系の冗長回路
Ｙ−ＲＥＤＵＮＤＡＮＣＹに供給される。ここで記憶さ
れた不良アドレスとの比較が行われて、冗長回路への切
り換えの有無が判定される。その結果と上記アドレス信
号は、Ｙ系のプリデコーダに供給される。プリデコーダ
は、プレデコード信号を形成する。このプリデコード信
号は、４つからなる各メモリアレイ対応して設けられる
ＹアドレスドライバＤＶ１を介して、それぞれのＹデコ
ーダＹ−ＤＥＣＯＤＥＲに供給される一方、上記ＣＡＳ
系制御回路ＣＡＳ ＣＫＴは、前記のようにＲＡＳＢ信
号とＷＥＢ信号とを受けてその入力順序の判定からテス
トモードを判定すると、隣接するテスト回路ＴＥＳＴ
ＦＵＮＣＴＩＯＮを活性化させる。The CAS control circuit CAS CKT is used to receive the signal CASB and form various Y control signals. The Y address buffer Y-ADDRESS BUF is synchronized with the change of the signal CASB to the low level.
The address signal fetched by the FER is supplied to the Y-system redundant circuit Y-REDUNDANCY. The defective address stored here is compared to determine whether or not the redundant circuit is switched. The result and the address signal are supplied to the Y-system predecoder. The predecoder forms a predecode signal. This predecode signal is supplied to each Y decoder Y-DECODER via the Y address driver DV1 provided corresponding to each of the four memory arrays, while the CAS
When the system control circuit CAS CKT receives the RAS signal and the WEB signal as described above and determines the test mode from the determination of the input order, the adjacent control circuits TEST
Activates FUNCTION.

【００２３】上記チップの縦方向の中央部のうち、上側
の部分にはこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットＭＥＭＯＲＹ ＭＡＴと８個の
センスアンプＳＡがそれぞれ配置される。そのうち、左
右４組ずつのメモリマットＭＥＭＯＲＹ ＭＡＴとセン
スアンプＳＡに対応して４個からなるメインアンプＭＡ
が設けられる。この他、この縦中央上部には、内部降圧
電圧を受けてワード線選択用等の昇圧電圧発生回路ＶＣ
Ｈや、アドレス信号や制御信号等の入力信号に対応した
入力パッドエリアが設けられる。A total of 16 memory mats MEMORY MAT and 8 sense amplifiers SA are arranged symmetrically with respect to the central axis of this area in the upper part of the vertical center of the chip. It Of these, four main amplifiers MA corresponding to the memory mat MEMORY MAT and the sense amplifier SA, each consisting of four left and right pairs.
Is provided. In addition, a boosted voltage generating circuit VC for word line selection or the like is received at the upper part of the vertical center by receiving an internal step-down voltage.
An input pad area corresponding to H and input signals such as address signals and control signals is provided.

【００２４】この実施例では１つのブロックには８個の
メモリマットＭＥＭＯＲＹ ＭＡＴと４個のセンスアン
プＳＡが配置され、上記縦軸を中心として左右対称的に
合計１６個のメモリマットＭＥＭＯＲＹ ＭＡＴと８個
のセンスアンプＳＡが割り当てられる。この構成では、
４個からなる少ないメインアンプＭＡを用いつつ、各セ
ンスアンプＳＡからの増幅信号を短い信号伝播経路によ
りメンアンプＭＡに伝えることができる。In this embodiment, eight memory mats MEMORY MAT and four sense amplifiers SA are arranged in one block, and a total of 16 memory mats MEMORY MAT and eight memory mats MEMATRY MAT are arranged symmetrically with respect to the vertical axis. Each sense amplifier SA is assigned. With this configuration,
It is possible to transmit the amplified signal from each sense amplifier SA to the main amplifier MA through a short signal propagation path while using a small number of four main amplifiers MA.

【００２５】上記チップの縦方向の中央部のうち、下側
の部分にもこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットＭＥＭＯＲＹ ＭＡＴと８個の
センスアンプＳＡがそれぞれ配置される。そのうち、左
右４組ずつのメモリマットＭＥＭＯＲＹ ＭＡＴとセン
スアンプＳＡに対応して４個からなるメインアンプＭＡ
が設けられる。A total of 16 memory mats MEMORY MAT and 8 sense amplifiers SA are arranged symmetrically with respect to the central axis of this area in the lower part of the vertical center of the chip. To be done. Of these, four main amplifiers MA corresponding to the memory mat MEMORY MAT and the sense amplifier SA, each consisting of four left and right pairs.
Is provided.

【００２６】上記の他、この縦中央部には、内部降圧電
圧を受けて基板に供給すべき負のバイアス電圧を形成す
る基板電圧発生回路ＶＢＢや、アドレス信号や制御信号
等の入力信号に対応した入力パッドエリア及びデータ出
力バッファ回路ＯＵＴＰＵＴＢＵＦＦＥＲが設けられ
る。上記同様に４個のような少ない数からなるメインア
ンプＭＡを用いつつ、各センスアンプＳＡからの増幅信
号を短い信号伝播経路によりメインアンプ７に伝えるこ
とができる。In addition to the above, the vertical center portion corresponds to a substrate voltage generating circuit VBB that receives an internal step-down voltage and forms a negative bias voltage to be supplied to the substrate, and an input signal such as an address signal and a control signal. The input pad area and the data output buffer circuit OUTPUTBUFFER are provided. Similarly to the above, it is possible to transmit the amplified signal from each sense amplifier SA to the main amplifier 7 through a short signal propagation path while using a small number of main amplifiers MA such as four.

【００２７】同図では省略されているが、上記縦中央部
の領域には各種のボンディングパッドが配置される。こ
れらのボンディングパッドの例としては外部電源供給用
のパッドあり、入力のレベルマージンを大きくするた
め、言い換えるならば電源インピーダンスを低くするた
めに回路の接地電位を供給するパッドは、合計で十数個
と比較的多くほぼ一直線上に並んで配置される。これら
の接地電位用パッドは、ＬＯＣ技術により形成される縦
方向に延びる接地電位用リードに接続される。これら接
地用パッドのうち、ワード線のクリア、ワードドライバ
の非選択ワード線のカップリングによる浮き上がり防止
用のために特に設けられるたものや、センスアンプのコ
モンソース用として設けられもの等のように主として電
源インピーダンスを下げる目的で設けられる。Although not shown in the figure, various bonding pads are arranged in the vertical central region. Examples of these bonding pads are pads for external power supply, and in order to increase the level margin of the input, in other words, to supply the ground potential of the circuit in order to lower the power supply impedance, there are a total of more than 10 pads. And relatively many are arranged side by side on a straight line. These ground potential pads are connected to ground potential leads formed by the LOC technique and extending in the vertical direction. Of these ground pads, those provided especially for clearing the word line and preventing floating due to coupling of the non-selected word line of the word driver, those provided for the common source of the sense amplifier, etc. It is provided mainly for the purpose of lowering the power source impedance.

【００２８】これにより、回路の接地電位は内部回路の
動作に対して電源インピーダンスが低くされ、かつ上記
のごとく複数種類に分けられた内部回路間の接地配線
が、ＬＯＣリードフレームとボンディングワイヤとから
なるローパスフィルタで接続されることになるからノイ
ズの発生を最小に抑えるとともに、内部回路間の回路接
地線ノイズの伝播も最小に抑えることができる。As a result, the ground potential of the circuit has a lower power source impedance with respect to the operation of the internal circuit, and the ground wiring between the internal circuits divided into a plurality of types as described above is formed from the LOC lead frame and the bonding wire. Since it is connected by a low-pass filter, the generation of noise can be minimized, and the propagation of circuit ground line noise between internal circuits can also be minimized.

【００２９】この実施例では、約５Ｖのような外部電源
ＶＣＣに対応したパッドは、上記電圧変換動作を行う内
部降圧回路ＶＣＬ，ＶＤＬ ＬＩＭＩＴＥＲに対応して
それぞれ設けられる。これも上記同様に電源インピーダ
ンスを低くするとともに、内部回路間の電圧（ＶＣＬ、
ＶＤＬ及びＶＣＣ間）のノイズ伝播を低く抑えるための
ものである。In this embodiment, pads corresponding to the external power supply VCC of about 5V are provided corresponding to the internal voltage down converters VCL and VDL LIMITER which perform the above voltage conversion operation. This also lowers the power source impedance in the same manner as above, and also reduces the voltage (VCL,
This is for suppressing noise propagation between VDL and VCC).

【００３０】アドレス入力用のパッドと、ＲＡＳ、ＣＡ
Ｓ、ＷＥ及びＯＥのような制御信号用のバッドは上記中
央部のエリアに配置される。この他にデータ入力用やデ
ータ出力用のバッドやボンディングマスター用、モニタ
用及びモニタ用パッド制御のために以下のパッドも設け
られる。Address input pad, RAS, CA
Pads for control signals such as S, WE, and OE are arranged in the central area. In addition to this, the following pads are provided for pad control for data input and data output, bonding master, monitor and monitor pads.

【００３１】ボンディングマスター用としてはスタティ
ックカラムモードを指定するためのもの、ニブルモード
及び×４ビット構成時のライトマスク機能を指定するた
めのものがある。モニタ用としてはパッド各内部電圧Ｖ
ＣＬ、ＶＤＬ、ＶＬ、ＶＢＢ、ＶＣＨ及びＶＰＬをモニ
タするためのものがある。ＶＰＬのモニタは、ＶＰＬ調
整が正しく行われたか否かをプロービングにおいて判定
するものである。For the bonding master, there are those for designating the static column mode and those for designating the nibble mode and the write mask function in the x4 bit configuration. Internal voltage V of each pad for monitoring
There is one for monitoring CL, VDL, VL, VBB, VCH and VPL. The VPL monitor determines whether or not the VPL adjustment is correctly performed during probing.

【００３２】この内部電圧のうちＶＣＬは、約３．３Ｖ
の周辺回路用電源電圧であり、内部降圧回路ＶＣＬ Ｌ
ＩＭＩＴＥＲにより共通に形成される。ＶＤＬは約３．
３Ｖのメモリアレイ、すなわち、センスアンプＳＡに供
給される電源電圧であり、内部降圧回路ＶＤＬ ＬＩＭ
ＩＴＥＲにより形成される。ＶＣＨは上記内部電圧ＶＣ
Ｌを受けて約５．３Ｖに昇圧されたワード線の選択レベ
ル、シェアードスイッチＭＯＳＦＥＴを選択するブース
ト電源電圧である。ＶＢＢは−２Ｖのような基板バック
バイアス電圧、ＶＰＬはメモリセルのプレート電圧であ
る。Of this internal voltage, VCL is about 3.3V.
Is the power supply voltage for the peripheral circuits of the internal voltage reduction circuit VCL L
It is commonly formed by IMITER. VDL is about 3.
3V memory array, that is, the power supply voltage supplied to the sense amplifier SA, and the internal step-down circuit VDL LIM
It is formed by ITER. VCH is the above internal voltage VC
A boost power supply voltage for selecting a shared switch MOSFET, which is a word line selection level boosted to about 5.3 V in response to L. VBB is the substrate back bias voltage such as -2V, and VPL is the plate voltage of the memory cell.

【００３３】図７には、この発明が適用されるダイナミ
ック型ＲＡＭにおける制御信号に着目したブロック図が
示されている。同図は、上記図６に示したレイアウト図
に対応して描かれている。FIG. 7 is a block diagram focusing on control signals in a dynamic RAM to which the present invention is applied. This figure is drawn corresponding to the layout diagram shown in FIG.

【００３４】ＲＡＳ系のコントロール回路ＲＡＳ ＣＯ
ＮＴＲＯＬ（ＣＫＴ）は、信号ＲＡＳＢを受けてＸアド
レスバッファＸ−ＡＤＤＲＥＳＳ ＢＵＦＦＥＲを活性
化するために用いられる。ＸアドレスバッファＸ−ＡＤ
ＤＲＥＳＳ ＢＵＦＦＥＲに取り込まれたアドレス信号
はＸ系の冗長回路Ｘ−ＲＥＤＵＮＤＡＮＤＹ ＣＫＴに
供給される。ここで、記憶された不良アドレスとの比較
が行われて、冗長回路への切り換えることの有無が判定
される。RAS control circuit RAS CO
NTROL (CKT) is used to receive the signal RASB and activate the X address buffer X-ADDRESS BUFFER. X address buffer X-AD
The address signal taken into the DRESS BUFFER is supplied to the X-system redundant circuit X-REDUNDANDY CKT. Here, the stored defective address is compared to determine whether or not the redundant circuit is switched to.

【００３５】その結果と上記アドレス信号とは、Ｘ系の
プリデコーダＸ−ＰＲＥ ＤＥＣ（Ｘ１，ＡＸｎ１）に
供給される。ここで、ＸｉとＡＸｎｌからなるプレデコ
ード信号が形成され、各メモリアレイに対応して設けら
れるＸアドレスドライバＸｉＢ、ＡＸｎｌを介して、前
記のようなメモリマットＭＥＭＯＲＹ ＭＡＴに対応し
て設けられるそれぞれのＸデコーダＸ−ＤＥＣに供給さ
れる。同図においては、１つのドライバのみが代表とし
て例示的に示されている。The result and the address signal are supplied to the X-system predecoder X-PREDEC (X1, AXn1). Here, a predecode signal composed of Xi and AXnl is formed, and each of the memory mats MEMORY MAT is provided through the X address drivers XiB and AXnl provided corresponding to each memory array. It is supplied to the X decoder X-DEC. In the figure, only one driver is exemplarily shown as a representative.

【００３６】一方、上記ＲＡＳ系の内部信号は、ＷＥ系
のコントロール回路ＷＥ ＣＯＮＴＲＯＬとＣＡＳ系の
コントロール回路ＣＡＳ ＣＯＮＴＲＯＬ（ＣＫＴ）に
供給される。例えば、ＲＡＳＢ信号とＣＡＳＢ信号及び
ＷＥＢ信号との入力順序の判定から、自動リフレッシュ
モード（ＣＢＲ）、テストモード（ＷＣＢＲ）等の識別
が行われる。On the other hand, the RAS internal signal is supplied to the WE control circuit WE CONTROL and the CAS control circuit CAS CONTROL (CKT). For example, the automatic refresh mode (CBR), the test mode (WCBR), and the like are identified based on the determination of the input order of the RASB signal, the CASB signal, and the WEB signal.

【００３７】テストモードのときには、テスト回路ＴＥ
ＳＴ ＦＵＮＣＴＩＯＮが活性化され、前記公開・標準
化テストモードと非公開テストモードのそれぞれにのと
き供給される特定のアドレス信号に従いテストファンク
ションが設定される。In the test mode, the test circuit TE
ST FUNCTION is activated, and a test function is set according to a specific address signal supplied in each of the public / standardized test mode and the private test mode.

【００３８】上記ＸアドレスバッファＸ−ＡＤＤＲＥＳ
Ｓ ＢＵＦＦＥＲに取り込まれたアドレス信号のうち、
メモリマットの選択を指示するアドレス信号はマット選
択回路ＭＳｉＬ／Ｒに伝えられ、ここから各メモリアレ
イに設けられた複数のメモリマットＭＥＭＯＲＹ ＭＡ
Ｔのうちいずれかが選択される。ここで、メモリマット
ＭＥＭＯＲＹ ＭＡＴに対応して設けられるＣＳは、コ
モンソーススイッチＭＯＳＦＥＴである。X address buffer X-ADDRES
Of the address signals taken in S BUFFER,
An address signal instructing selection of a memory mat is transmitted to a mat selection circuit MSiL / R, and from there, a plurality of memory mats MEMORY MA provided in each memory array.
Any one of T is selected. Here, CS provided corresponding to the memory mat MEMORY MAT is a common source switch MOSFET.

【００３９】４つのメインアンプＭＡは、それを中心に
して左右対称的に設けられた合計８個のメモリマットか
らの４対の相補データ線（４ビット）に対応している。
メモリマット選択信号ＭＳｉＬ／Ｒにより上記８つのメ
モリマットのうち１つが選ばれる。このような選択動作
を行うのが単位マット制御回路ＵＭＣである。同図に
は、４対のメインアンプＭＡが１組として例示的に示さ
れており、残り３組のメインアンプは破線によりブラッ
クボックスとして示している。The four main amplifiers MA correspond to four pairs of complementary data lines (4 bits) from a total of eight memory mats provided symmetrically with respect to the main amplifiers MA.
One of the eight memory mats is selected by the memory mat selection signal MSiL / R. The unit mat control circuit UMC performs such a selection operation. In the figure, four pairs of main amplifiers MA are exemplarily shown as one set, and the remaining three sets of main amplifiers are shown as black boxes by broken lines.

【００４０】マット選択回路ＭＳｉＬ／Ｒは、４通りの
選択信号ＭＳ０Ｌ／ＲないしＭＳ３Ｌ／Ｒを形成する。
例えばＭＳ０Ｌが形成されると、ＭＳ０Ｌに対応した４
つのメモリマットが選択される。これらの４つのメモリ
マットＭＳ０Ｌは、それぞれから４ビットの入出力ノー
ドを持つからそれが上記４個づつのメインアンプＭＡに
対応される。The mat selection circuit MSiL / R forms four types of selection signals MS0L / R to MS3L / R.
For example, when MS0L is formed, 4 corresponding to MS0L
Two memory mats are selected. Each of these four memory mats MS0L has a 4-bit input / output node, which corresponds to each of the four main amplifiers MA.

【００４１】ＣＡＳ系のコントロール回路ＣＡＳ ＣＯ
ＮＴＲＯＬ（ＣＫＴ）は、信号ＣＡＳＢを受けてＹ系の
各種制御信号を形成するために用いられる。信号ＣＡＳ
Ｂのロウレベルへの変化に同期してＹアドレスバッファ
Ｙ−ＡＤＤＲＥＳＳ ＢＵＦＦＥＲに取り込まれたアド
レス信号は、Ｙ系の冗長回路Ｙ−ＲＥＤＵＮＤＡＮＣＹ
ＣＫＴに供給される。ここで、記憶された不良アドレ
スとの比較が行われて、冗長回路への切り換えの有無が
判定される。CAS system control circuit CAS CO
NTROL (CKT) is used to receive the signal CASB and form various Y-system control signals. Signal CAS
The address signal taken into the Y address buffer Y-ADDRESS BUFFER in synchronization with the change of B to the low level is the Y-system redundancy circuit Y-REDUNDANCY.
Supplied to CKT. Here, the stored defective address is compared to determine whether or not the redundant circuit is switched.

【００４２】その結果と上記アドレス信号は、Ｙ系のプ
リデコーダＹ−ＰＲＥ ＤＥＣ（Ｙ１，ＡＹｎ１）に供
給される。ここで、ＹｉとＡＹｎｌからなるプレデコー
ド信号が形成される。このプリデコード信号ＹｉとＡＹ
ｎｌは、４つからなる各メモリアレイに対応して設けら
れるＹアドレスドライバ（最終段）ＹｉＢ、ＡＹｎｌを
介して、それぞれのＹデコーダＹ−ＤＥＣに供給され
る。同図においては、１つのＹドライバＹｉＢ、ＡＹｎ
ｌＢのみが代表として例示的に示されている。The result and the address signal are supplied to the Y-system predecoder Y-PREDEC (Y1, AYn1). Here, a predecode signal composed of Yi and AYnl is formed. This predecode signal Yi and AY
nl is supplied to each Y decoder Y-DEC via Y address drivers (final stage) YiB and AYnl provided corresponding to each of the four memory arrays. In the figure, one Y driver YiB, AYn
Only IB is illustratively shown as a representative.

【００４３】一方、上記ＣＡＳ系のコントール回路ＣＡ
Ｓ ＣＯＮＴＲＯＬ（ＣＫＴ）は、前記のようにＲＡＳ
Ｂ信号とＷＥＢ信号とを受けてその入力順序の判定から
テストモードを判定すると、隣接するテスト回路ＴＥＳ
Ｔ ＦＵＮＣＴＩＯＮを活性化させる。On the other hand, the CAS-based control circuit CA
S CONTROL (CKT) is RAS as described above.
When the test mode is judged from the judgment of the input order of the B signal and the WEB signal, the adjacent test circuits TES
Activates T FUNCTION.

【００４４】同図では、省略されているが、アドレス信
号や制御信号が供給されるボンディングパッドは、チッ
プの中央部に集められて配置される。それ故、各パッド
から対応する回路までの距離を短く、ほゞ均一にでき
る。これにより、この実施例のようなレイアウトを採る
ことによって、アドレス信号や制御信号の取り込みが高
速に行われるとともに、多数ビットからなるアドレス信
号にあっては多ビットからなるアドレス信号相互におい
て生じるスキューを最小に抑えることができる。Although not shown in the figure, the bonding pads to which the address signal and the control signal are supplied are collectively arranged in the central portion of the chip. Therefore, the distance from each pad to the corresponding circuit can be shortened and can be made substantially uniform. As a result, by adopting the layout as in this embodiment, the address signal and the control signal are taken in at high speed, and in the case of an address signal composed of a large number of bits, the skew generated between the address signals composed of a large number of bits is eliminated. Can be kept to a minimum.

【００４５】同図に示すように、センスアンプ（ＳＡ）
用の電源ＶＤＬや周辺回路用電源ＶＣＬも、チップの中
央部に配置されている。これにより、チップの４隅に配
置される回路に対して等距離でしかも短い配線により各
種電圧供給を行うことができるものとなる。また、各回
路に応じて図示しないが、電圧安定化、言い換えるなら
ば、電源インピーダンスを下げるための比較的大きな容
量値を持つようなキャパシタがそれぞれの電源配線に沿
って回路内に分散されて設けられる。As shown in the figure, a sense amplifier (SA)
The power supply VDL for peripherals and the power supply VCL for peripheral circuits are also arranged in the center of the chip. As a result, various voltages can be supplied to the circuits arranged at the four corners of the chip by equidistant and short wiring. Further, although not shown according to each circuit, capacitors having a relatively large capacitance value for stabilizing the voltage, in other words, lowering the power source impedance, are provided dispersed in the circuit along the respective power source wirings. To be

【００４６】図８と図９には、×１ビット構成時の動作
シーケンスに着目したブロック図が示されている。図８
は左側部分が示され、図９は右側部分が示され、図８と
図９との接続部分はオーバーラップして示されている。
同図では、各回路ブロックを主として信号名で示し、主
要な回路を回路名により示している。それ故、同図では
書き込み／読み出し信号の流れを示す信号経路は省略さ
れている。8 and 9 are block diagrams focusing on the operation sequence in the x1 bit configuration. Figure 8
Shows the left side part, FIG. 9 shows the right side part, and the connecting parts of FIGS. 8 and 9 are shown overlapping.
In the figure, each circuit block is mainly shown by a signal name, and main circuits are shown by a circuit name. Therefore, the signal path showing the flow of the write / read signal is omitted in FIG.

【００４７】ロウ系のアドレス選択動作は、次のように
行われる。アドレス信号Ａｉ（Ａ０〜Ａ１１）と、これ
らとは別に特にアドレス信号Ａ９〜Ａ１１及びＡ８は、
それぞれロウアドレスストローブ信号ＲＡＳＢに同期し
てアドレスバッファに取り込まれ、ロウ系の内部アドレ
ス信号ＢＸｉ、ＭＳｉＬ、ＭＳｉＲ及びＳＬ、ＳＲとし
て保持される。The row address selection operation is performed as follows. The address signal Ai (A0 to A11) and the address signals A9 to A11 and A8 are
Each is taken into the address buffer in synchronization with the row address strobe signal RASB and held as row related internal address signals BXi, MSiL, MSiR and SL, SR.

【００４８】上記アドレスバッファに取り込まれたアド
レス信号ＢＸｉは、一方において冗長回路ＲＥＤＵＮＤ
ＡＮＣＹ ＣＫＴに入力されて不良アドレスに対するメ
モリアクセスか否かが判定される。上記アドレス信号Ｂ
Ｘｉは他方においてプリデコーダに供給され、プリデコ
ード信号ＡＸＮＬが形成され、各メモリマットに対応し
て設けられるＸデコーダＸ−ＤＥＣに入力される。On the one hand, the address signal BXi fetched in the address buffer is the redundancy circuit REDUND.
The data is input to ANCY CKT to determine whether or not the memory access is to the defective address. Address signal B above
On the other hand, Xi is supplied to a predecoder, a predecode signal AXNL is formed, and is input to an X decoder X-DEC provided corresponding to each memory mat.

【００４９】アドレス信号Ａ８〜Ａ１１に対しては、上
記のようにもう１組のバッファＭＳｉＬ、ＭＳｉＲ及び
ＳＬ、ＳＲが設けられてマット選択動作を高速にする。
すなわち、アドレス信号Ａ０〜Ａ１１は、冗長回路やプ
リデコード回路に供給され、冗長回路での多数のアドレ
ス比較回路や、多数のゲート回路に入力されることから
その負荷が比較的重くされる。この実施例では、上記の
ようにマット選択用のアドレスバッファＭＳｉＬ、ＭＳ
ｉＲ及びＳＬ、ＳＲを設けることによって、上記冗長回
路やプリデコーダ回路の入力容量等による比較的大きな
負荷による信号の遅れの影響を受けなくなりるから上記
のように高速となる。For address signals A8 to A11, another set of buffers MSiL, MSiR and SL, SR is provided as described above to speed up the mat selection operation.
That is, since the address signals A0 to A11 are supplied to the redundant circuit and the predecode circuit and are input to a large number of address comparison circuits and a large number of gate circuits in the redundant circuit, the load thereof is relatively heavy. In this embodiment, as described above, the address buffers MSiL and MS for mat selection are selected.
By providing iR, SL, and SR, the influence of signal delay due to a relatively large load due to the input capacitance of the redundant circuit and the predecoder circuit is eliminated, and thus the speed is increased as described above.

【００５０】ＸデコーダＸ−ＤＥＣには、その動作タイ
ミングを制御するマット選択信号ＭＳｉＬ／Ｒ及びＳ
Ｌ，ＳＲから形成されたＸデコーダプリチャージ信号Ｘ
ＤＰとＸデコーダ引き抜き信号ＸＤＧが入力される。Ｘ
デコーダＸ−ＤＥＣは、上記タイミング信号ＸＤＰとＸ
ＤＧより上記プリデコード信号ＡＸＮＬを解読してワー
ド線の選択信号を形成する。このとき、不良アドレスへ
のアクセスのときには、冗長回路から出力される信号Ｘ
ＲｉＢが形成され、上記ＸデコーダＸ−ＤＥＣの出力に
よるワード線の選択動作が禁止されるとともに、冗長ワ
ード線の選択動作が行われる。このようなワード線の選
択動作には、前記のような昇圧された電圧ＶＣＨが用い
られる。これによって、上記ワード線にゲートが結合さ
れたアドレス選択用ＭＯＳＦＥＴの持つしきい値電圧に
関係なく、メモリセルと相補データ線との間の信号電荷
の授受がレベル損失なく行われる。The X decoder X-DEC has a mat select signal MSiL / R and S for controlling its operation timing.
X decoder precharge signal X formed from L and SR
DP and the X decoder extraction signal XDG are input. X
The decoder X-DEC has the timing signals XDP and X.
The predecode signal AXNL is decoded from DG to form a word line selection signal. At this time, when the defective address is accessed, the signal X output from the redundancy circuit is output.
RiB is formed, the word line selecting operation by the output of the X decoder X-DEC is prohibited, and the redundant word line selecting operation is performed. The boosted voltage VCH as described above is used for such a word line selecting operation. As a result, regardless of the threshold voltage of the address selecting MOSFET whose gate is coupled to the word line, the signal charge is transferred between the memory cell and the complementary data line without level loss.

【００５１】上記マット選択信号ＭＳｉＬ／Ｒは、相補
データ線プリチャージ信号ＰＣＢを形成する。すなわ
ち、上記マット選択信号ＭＳｉＬ／Ｒにより選択される
メモリマットが確定するから、その選択マットの相補デ
ータ線にのみにプリチャージ動作が解除（終了）され
る。上記アドレス信号Ａ８により指定されるメモリマッ
トのうちの左領域ＳＬ又は右領域ＳＲを指定する選択信
号ＳＬ／ＳＲが形成される。この信号ＳＬ／ＳＲとマッ
ト選択信号ＭＳｉＬ／Ｒからセンスアンプに結合される
べき領域ＳＬ又はＳＲを選ぶスイッチＭＯＳＦＥＴを制
御する選択信号ＳＨＲが形成される。ここで、この選択
信号ＳＨＲは、前記のような昇圧された電圧ＶＣＨが用
いられる。これにより、センスアンプと選択された相補
データ線との間ではレベル損失なく信号の授受が行われ
る。The mat select signal MSiL / R forms a complementary data line precharge signal PCB. That is, since the memory mat selected by the mat selection signal MSiL / R is determined, the precharge operation is canceled (finished) only for the complementary data line of the selected mat. A selection signal SL / SR designating the left region SL or the right region SR of the memory mat designated by the address signal A8 is formed. From this signal SL / SR and mat selection signal MSiL / R, a selection signal SHR for controlling the switch MOSFET that selects the region SL or SR to be coupled to the sense amplifier is formed. Here, as the selection signal SHR, the boosted voltage VCH as described above is used. As a result, signals are exchanged between the sense amplifier and the selected complementary data line without level loss.

【００５２】センスアンプは、ＲＡＳＢ信号から作られ
たパワースイッチＭＯＳＦＥＴの制御信号ＰＮ１とＰＰ
１と、上記ワード線の選択信号及びマット選択信号ＭＳ
ｉＬ／Ｒの各条件の成立により活性化される。このと
き、センスアンプは、前記のように内部で降圧された電
圧ＶＤＬにより活性化される。このとき、図示しない
が、センスアンプの動作伴うピーク電流の低減のために
２段階増幅動作が行われる。すなわち、第１段階では比
較的小さな電流を流すスイッチＭＯＳＦＥＴをオン状態
にして、センスアンプを活性化させ、その増幅出力が比
較的大きくなった第２段階では比較的大きな電流を流す
スイッチＭＯＳＦＥＴをオン状態にして高速増幅動作を
行わせる。The sense amplifier uses the control signals PN1 and PP of the power switch MOSFET made from the RASB signal.
1 and the word line selection signal and mat selection signal MS
It is activated when each condition of iL / R is satisfied. At this time, the sense amplifier is activated by the voltage VDL which is internally lowered as described above. At this time, although not shown, a two-stage amplification operation is performed to reduce the peak current accompanying the operation of the sense amplifier. That is, in the first stage, the switch MOSFET that flows a relatively small current is turned on to activate the sense amplifier, and in the second stage when the amplified output becomes relatively large, the switch MOSFET that flows a relatively large current is turned on. Then, the high speed amplification operation is performed.

【００５３】信号ＲＧは、ＹスイッチＭＯＳＦＥＴをオ
ン状態にするタイミングを決める信号である。すなわ
ち、相補データ線に十分な信号量が得られた後に信号Ｒ
Ｇを発生させ、後述するカラム系の選択動作のタイミン
グを制御する。The signal RG is a signal that determines the timing for turning on the Y switch MOSFET. That is, after a sufficient amount of signal is obtained on the complementary data line, the signal R
G is generated to control the timing of the column system selection operation described later.

【００５４】信号ＲＮ、ＲＦは、ノーマルリードモード
と、リフレッシュモードの判定信号である。信号ＲＡＳ
Ｂがハイレベルからロウレベルに変化する前に、信号Ｃ
ＡＳＢがハイレベルからロウレベルに変化すると信号Ｒ
Ｆが形成されリフレッシュモード（ＣＡＳビフォワーＲ
ＡＳリフレッシュ）とされる。この場合には、この後に
行われるカラム系のアドレス選択動作が信号ＣＥによっ
て省略される。The signals RN and RF are determination signals for the normal read mode and the refresh mode. Signal RAS
Before B changes from high level to low level, signal C
When ASB changes from high level to low level, signal R
F is formed and refresh mode (CAS before R
AS refresh). In this case, the column address selection operation performed thereafter is omitted by the signal CE.

【００５５】信号ＲＡＳＢがロウレベルのときに、信号
ＣＡＳＢがハイレベルからロウレベルに変化するとノー
マルモード信号ＲＮが形成される。これに応じてリード
／ライトの制御を行う信号ＣＥが発生される。Ｙアドレ
スバッファに取り込まれたアドレス信号ＢＹｉは、Ｙ系
の冗長回路とプリデコーダ回路に供給されてプリデコー
ド信号ＡＹＮＬが形成される。信号ＡＣ１Ｂは、メイン
アンプやＹデコーダ系の動作を制御する信号であり、信
号ＣＥの立ち上がり時と信号ＣＥがハイレベルのときに
はアドレス信号が変化するとそれに応じて発生する。When the signal CASB changes from the high level to the low level while the signal RASB is at the low level, the normal mode signal RN is formed. In response to this, a signal CE for controlling read / write is generated. The address signal BYi fetched in the Y address buffer is supplied to the Y system redundancy circuit and the predecoder circuit to form a predecode signal AYNL. The signal AC1B is a signal for controlling the operation of the main amplifier and the Y decoder system, and is generated in response to the change of the address signal when the signal CE rises and when the signal CE is at the high level.

【００５６】冗長回路においては、救済アドレスがない
とき信号ＹｉＢを発生し、救済アドレスのときＹＲｉＢ
が発生する。In the redundant circuit, the signal YiB is generated when there is no relief address, and YRiB when the relief address is present.
Occurs.

【００５７】ＹデコーダＹ−ＤＥＣは、欠陥救済がなけ
れば、プリデコード信号ＡＹＮＬを解読してＹ（カラ
ム）選択信号を形成し、欠陥救済が存在するならば上記
プリデコード信号ＡＹＮＬに対応したアドレス選択を無
効にして救済用のＹ（カラム）選択信号を形成する。If there is no defect relief, the Y decoder Y-DEC decodes the predecode signal AYNL to form a Y (column) selection signal, and if defect relief exists, the address corresponding to the predecode signal AYNL. The selection is invalidated and a Y (column) selection signal for relief is formed.

【００５８】信号ＷＥＢからライト信号Ｗ２が形成され
る。信号ＣＡＳＢから信号Ｃ２を形成する。この信号Ｃ
２は、ＲＡＳ／ＣＡＳ論理、リード／ライト判別及び各
セットアップ、ホールド特性の制御に用いられる。信号
Ｗ３Ｂは、リード・モディファイ・ライト動作、及びア
ーリィ・ライトを動作を行うための１ショットパルスで
あり、これに基づいて内部のライトパルスが発生され
る。The write signal W2 is formed from the signal WEB. A signal C2 is formed from the signal CASB. This signal C
Reference numeral 2 is used for RAS / CAS logic, read / write discrimination, and control of each setup and hold characteristic. The signal W3B is a one-shot pulse for performing a read-modify-write operation and an early write operation, and an internal write pulse is generated based on this.

【００５９】信号ＷＹＰは、データ入力バッファから入
出力線Ｉ／Ｏまでの制御に用いられ、信号ＷＹＰＢは入
出力線Ｉ／Ｏから相補データ線の制御を受け持つ。信号
ＤＬは書き込み信号Ｄinをデータ入力バッファに取り込
むときのデータセットアップ／ホールド時間を決める。
データ入力バッファに取り込まれた書き込みデータＤＯ
ｉは、信号ＷＹＰにより入出力線Ｉ／Ｏに伝えられる。The signal WYP is used for control from the data input buffer to the input / output line I / O, and the signal WYPB is responsible for control of the complementary data line from the input / output line I / O. The signal DL determines the data setup / hold time when the write signal Din is taken into the data input buffer.
Write data DO fetched in the data input buffer
i is transmitted to the input / output line I / O by the signal WYP.

【００６０】この入出力線Ｉ／Ｏの書き込み信号は、Ｙ
デコーダ回路Ｙ−ＤＥＣにより選択された相補ビット線
（相補データ線）に伝えられ、この相補ビット線に結合
され、ワード線が選択状態にされている１つのメモリセ
ルに書き込まれる。The write signal of this input / output line I / O is Y
The signal is transmitted to the complementary bit line (complementary data line) selected by the decoder circuit Y-DEC, is coupled to this complementary bit line, and the word line is written in one memory cell in the selected state.

【００６１】信号ＹＰはＹデコーダ系の動作制御信号で
あり、信号ＲＹＰはメインアンプの動作制御信号であ
る。上記信号ＹＰはＹデコーダＹ−ＤＥＣを制御するも
のであるため、上記のようなライト動作のときもに発生
する。The signal YP is an operation control signal for the Y decoder system, and the signal RYP is an operation control signal for the main amplifier. Since the signal YP controls the Y decoder Y-DEC, it is generated even in the above write operation.

【００６２】信号ＲＹＰによりメインアンプの活性化信
号ＭＡとＲＭＡが形成され、メインアンプの活性化が行
われる。信号ＤＳは、メイアンプのデータの出力タイミ
ングを制御する。The main amplifier activation signals MA and RMA are formed by the signal RYP, and the main amplifier is activated. The signal DS controls the output timing of the data of the main amplifier.

【００６３】図８において、点線で示した部分がテスト
モード制御系であり、信号ＲＡＳＢ、ＣＡＳＢ及びＷＥ
Ｂの相互の入力タイミング関係から第１の特殊モードと
しての公開・標準化されたテストモード信号ＲＮ，ＲＦ
と、信号ＷＮ，ＷＦと、信号ＣＲ，ＬＦとがそれぞれ形
成される。また、信号ＬＦＢと信号ＲＡＳＢとＣＡＳＢ
から第２の特殊モードとしての非公開テストモード信号
ＦＲが形成される。信号ＲＮから信号ＢＴＢが形成され
る。In FIG. 8, the portion indicated by the dotted line is the test mode control system, and the signals RASB, CASB and WE are used.
The publicized and standardized test mode signals RN and RF as the first special mode due to the mutual input timing relationship of B
, Signals WN and WF, and signals CR and LF are formed, respectively. Also, the signals LFB, RASB and CASB
To form the private test mode signal FR as the second special mode. A signal BTB is formed from the signal RN.

【００６４】信号ＲＮ，ＲＦと信号ＷＮ，ＷＦとは、Ｃ
ＢＲ（ＣＡＳビフォワーＲＡＳリフレッシュ）、ＷＣＢ
Ｒ（ＷＥ、ＣＡＳビォワーＲＡＳ）の制御を行う。信号
ＣＲ，ＬＦはテスト系回路の制御、例えば上記ＷＣＢＲ
時のアドレス信号Ａｉのセット／リセットを行う。テス
ト系回路に取り込まれたアドレス信号ＡＦｉは、テスト
モードを決めるＦＭｉＢに変換されて、各種テスト信号
を発生させる。The signals RN, RF and the signals WN, WF are C
BR (CAS Before RAS Refresh), WCB
Controls R (WE, CAS beer RAS). The signals CR and LF are used to control the test system circuit, for example, the above-mentioned WCBR.
The address signal Ai at that time is set / reset. The address signal AFi taken into the test system circuit is converted into FMiB that determines the test mode, and various test signals are generated.

【００６５】電源回路として、外部端子から供給される
約５Ｖのような電圧ＶＣＣＥから周辺回路用の約３．３
Ｖのような降圧電圧ＶＣＣ（前述のＶＣＬに相当）が形
成され、この降圧電圧からワード線の選択レベルを決め
る約５．３Ｖのようなブートストラップ電圧ＶＣＨが形
成される。また、この電圧ＶＣＣを用いて、約−２Ｖの
ような基板バックバイアス電圧ＶＢＢが形成される。ま
た、上記のような外部から供給される電圧ＶＣＣＥから
メモリアレイ（センスアンプ）用の約３．３Ｖのような
降圧電圧ＶＤＬと、特にスタンバイ時に供給される降圧
電圧ＶＳＴがそれぞれ独立に形成される。As a power supply circuit, from a voltage VCCE of about 5V supplied from an external terminal to about 3.3 for peripheral circuits.
A step-down voltage VCC (corresponding to the above-mentioned VCL) such as V is formed, and a bootstrap voltage VCH such as about 5.3 V that determines the selection level of the word line is formed from this step-down voltage. Further, using this voltage VCC, a substrate back bias voltage VBB of about -2V is formed. Further, the step-down voltage VDL of about 3.3V for the memory array (sense amplifier) and the step-down voltage VST especially supplied at the standby time are independently formed from the voltage VCCE supplied from the outside as described above. .

【００６６】この実施例のＤＲＡＭでは、上述のように
アドレス入力用のボンディングパッドや制御入力用のボ
ンディングパッドをチップの中央部に集中的に配置し、
それに対応してアドレスバッファやコントロール回路を
近接して設ける構成を採るものである。この構成では、
チップの中央部から約放射状に信号線が延びる構成とな
るから、信号伝播距離をチップの大きさの約１／２に短
くすることができる。配線抵抗は配線長に比例して大き
くなり、配線容量は配線長に比例して大きくなる。それ
故、信号伝播遅延時間は、原理的には信号伝播距離の自
乗に比例して遅くなるから、上記のように実質的な信号
伝播距離をチップの大きさの１／２に減らせるというこ
とは信号伝播遅延時間を１／４にも減らせることを意味
するものである。In the DRAM of this embodiment, as described above, the address input bonding pads and the control input bonding pads are centrally arranged in the central portion of the chip,
Correspondingly, the address buffer and the control circuit are provided close to each other. With this configuration,
Since the signal lines extend radially from the central portion of the chip, the signal propagation distance can be shortened to about 1/2 of the size of the chip. The wiring resistance increases in proportion to the wiring length, and the wiring capacitance increases in proportion to the wiring length. Therefore, in principle, the signal propagation delay time becomes slower in proportion to the square of the signal propagation distance, so that the substantial signal propagation distance can be reduced to 1/2 of the chip size as described above. Means that the signal propagation delay time can be reduced to 1/4.

【００６７】この実施例では、マット選択信号ＭＳｉＬ
／Ｒにより選択される単位のメモリマットのみを活性化
する構成を取る。そして、マット選択信号ＭＳｉＬ／Ｒ
に基づき各メモリマット毎にそのマットのアドレス選択
動作に必要な信号ＳＨＲ、ＰＣＢ、センスアンプ活性化
信号を発生させる。この構成では、上記のような中央に
配置されたマット選択回路から比較的近い距離に配置さ
れるメモリマットと、遠い距離を持って配置されるメモ
リマットとの間で、上記のような信号ＳＨＲ、ＰＣＢ及
びセンスアンプの活性化パルス等にタイミングマージン
を取る必要がない。言い換えるならば、活性化されるメ
モリマットは、上記のようなマット選択信号ＭＳｉＬ／
Ｒが供給された時点から動作を開始し、それ以降の単位
マット内で最適化されたタイミング系によりアドレス選
択のための各種信号が発生させることができる。In this embodiment, the mat selection signal MSiL is used.
Only the memory mat of the unit selected by / R is activated. Then, the mat selection signal MSiL / R
Based on the above, signals SHR, PCB and sense amplifier activation signal necessary for the address selection operation of the memory mat are generated for each memory mat. In this configuration, the signal SHR as described above is provided between the memory mat arranged relatively close to the central mat selection circuit as described above and the memory mat arranged far from the mat selection circuit. , PCB and sense amplifier activation pulse, etc., it is not necessary to take a timing margin. In other words, the activated memory mat is the mat selection signal MSiL /
The operation is started from the time when R is supplied, and various signals for address selection can be generated by the optimized timing system in the subsequent unit mat.

【００６８】この構成では、チップの中央部に配置され
るマット選択回路は、前記の実施例にあっては３２マッ
トに対して８通りのマット選択信号を供給するだけでよ
いから信号負荷が軽減できるとともに信号線数を少なく
できる。これにより、各マットに伝えられる選択信号の
遅延を少なくできる。そして、上記のように選択される
メモリマットは、各マット毎に最適化されたタイミング
で動作し、マット相互でのタイミングマージンを採る必
要がないから高速のメモリアクセスが可能になる。In this structure, the mat selection circuit arranged in the central portion of the chip only has to supply eight mat selection signals to 32 mats in the above-mentioned embodiment, so that the signal load is reduced. It is possible to reduce the number of signal lines. As a result, the delay of the selection signal transmitted to each mat can be reduced. The memory mat selected as described above operates at a timing optimized for each mat, and it is not necessary to take a timing margin between the mats, so that high-speed memory access is possible.

【００６９】図１０ないし図２０には、上記テストモー
ド制御系の具体的一実施例の回路図が示されている。図
１０ないし図２０において、図面の簡素化のために回路
素子に付された回路記号が互いに重複しているが、それ
ぞれは別個の回路機能を持つものであると理解された
い。これらのテストモード制御系の回路を図２１に示し
たタイミング図を参照して説明する。FIG. 10 to FIG. 20 show circuit diagrams of a concrete example of the test mode control system. In FIGS. 10 to 20, circuit symbols given to circuit elements are overlapped with each other for simplification of the drawings, but it should be understood that each has a separate circuit function. The circuits of these test mode control systems will be described with reference to the timing chart shown in FIG.

【００７０】図１０には、信号ＲＡＳＢを取り込む入力
回路の一実施例の回路図が示されている。信号ＲＡＳＢ
は、入力回路としてのインバータ回路Ｎ１と、その出力
に設けられたナンドゲート回路Ｇ１とその入力に設けら
れたＰチャンネル型ＭＯＳＦＥＴＱ２とによりラッチ回
路が構成される。すなわち、信号ＲＡＳＢがハイレベル
からロウレベルの有効レベルに変化したとき、ゲート回
路Ｇ１のロウレベルを受けてＰチャンネル型ＭＯＳＦＥ
ＴＱ２がオン状態となり、入力信号をハイレベルにプル
アップしてラッチさせる。これにより、信号ＲＡＳＢに
のるノイズ等によって内部信号がリセットレベルにされ
ることが防止できる。以下の説明において、信号ＲＡＳ
Ｂのように信号名の最後にＢが付された信号、ロウレベ
ルを有効レベルとするバー信号の意味で用いている。FIG. 10 shows a circuit diagram of an embodiment of the input circuit for fetching the signal RASB. Signal RASB
A latch circuit is constituted by an inverter circuit N1 as an input circuit, a NAND gate circuit G1 provided at its output, and a P-channel MOSFET Q2 provided at its input. That is, when the signal RASB changes from the high level to the effective level of the low level, the low level of the gate circuit G1 is received and the P channel type MOSFE is received.
TQ2 is turned on, and the input signal is pulled up to a high level and latched. As a result, it is possible to prevent the internal signal from being set to the reset level due to noise on the signal RASB. In the following description, the signal RAS
It is used to mean a signal such as B, which has B added to the end of the signal name, and a bar signal whose low level is an effective level.

【００７１】インバータ回路Ｎ４は、信号ＲＡＳＢに対
応してロウレベルを有効レベルとする内部信号Ｒ１Ｂを
形成し、それを受けるインバータ回路Ｎ５は、ハイレベ
ルを有効レベルとする内部信号Ｒ１を形成する。Inverter circuit N4 forms internal signal R1B having a low level as an effective level corresponding to signal RASB, and inverter circuit N5 receiving it forms internal signal R1 having a high level as an effective level.

【００７２】図１１は、上記信号Ｒ１から遅延された信
号Ｒ２を形成する遅延回路である。インバータ回路Ｎ１
〜Ｎ６及び遅延回路ＤＬにより所定の遅延時間が設定さ
れる。遅延回路ＤＬは、特に制限されないが、制御端子
ＳＥＴに供給されるレベルにより遅延時間が変化させら
れるような可変遅延機能を持つ。FIG. 11 shows a delay circuit for forming a signal R2 delayed from the signal R1. Inverter circuit N1
~ N6 and the delay circuit DL set a predetermined delay time. The delay circuit DL has a variable delay function such that the delay time is changed according to the level supplied to the control terminal SET, although not particularly limited.

【００７３】図１２は、信号Ｃ１，Ｃ１Ｂ，Ｃ２，Ｃ２
Ｂを形成する回路の回路図が示されている。基本的には
図１０の回路と同様である。この入力回路では、ＣＡＳ
Ｂ信号に対して遅延された内部信号Ｃ１Ｂ、Ｃ２Ｂ、及
びそれと逆相の内部信号Ｃ１、Ｃ２が形成される。FIG. 12 shows signals C1, C1B, C2 and C2.
A circuit diagram of the circuit forming B is shown. Basically, it is similar to the circuit of FIG. In this input circuit,
The internal signals C1B and C2B delayed with respect to the B signal and the internal signals C1 and C2 having a phase opposite thereto are formed.

【００７４】図１３は、信号ＷＥＢを取り込む入力回路
の一実施例の回路図が示されている。基本的には図１２
の回路と同様である。この入力回路では、ＷＥＢ信号に
対して反転遅延された内部信号Ｗ１とＷ２が形成され
る。信号Ｗ２は、有効レベルへの立ち上がりが遅く、信
号Ｗ１と同様に早いタイミングとされる。FIG. 13 shows a circuit diagram of an embodiment of an input circuit for fetching the signal WEB. Basically, FIG.
It is similar to the circuit of. In this input circuit, internal signals W1 and W2 that are inverted and delayed with respect to the WEB signal are formed. The signal W2 has a slow rise to the effective level, and has an early timing like the signal W1.

【００７５】図１４には、タイミング判定回路の一実施
例の回路図が示されている。この回路は、スルーラッチ
を構成して、クロックＣＫの立ち上がりに同期して入力
Ｄを取り込むようするものである。入力ＤとクロックＣ
Ｋは、次の表１のような関係にある。すなわち、図１４
の回路は２個設けられて、それぞれによりＣＢＲタイミ
ングとＷＢＲのタイミングの判定が行われる。FIG. 14 shows a circuit diagram of an embodiment of the timing judgment circuit. This circuit constitutes a through latch and takes in the input D in synchronization with the rising edge of the clock CK. Input D and clock C
K has a relationship as shown in Table 1 below. That is, FIG.
2 circuits are provided, and the determination of the CBR timing and the WBR timing is performed by each of them.

【００７６】[0076]

【表１】 [Table 1]

【００７７】図１５には、信号ＬＦＢとＣＲＢを形成す
る回路の回路図が示されている。上記図１４の回路によ
り形成され信号により、ゲート回路Ｇ１ではＷＣＢＲタ
イミングの判定信号である信号ＬＦＢが形成され、ゲー
ト回路Ｇ２ではＣＢＲタイミングの判定信号であるＣＲ
Ｂが形成される。FIG. 15 shows a circuit diagram of a circuit which forms the signals LFB and CRB. With the signals formed by the circuit of FIG. 14, the gate circuit G1 forms the signal LFB which is the determination signal of the WCBR timing, and the gate circuit G2 forms the signal LFB which is the determination signal of the CBR timing.
B is formed.

【００７８】図２１のように、ＲＡＳＢ信号のハイレベ
ルからロウレベルに変化に応じて形成された信号Ｒ１の
立ち上がりにおいて、信号Ｃ１とＷ１がハイレベルのと
きには、信号ＲＦとＷＦがハイレベルにされる。これに
より、ゲート回路Ｇ１の入力条件が成立して、信号ＬＦ
Ｂがロウレベルにされる。As shown in FIG. 21, when the signals C1 and W1 are at the high level at the rising edge of the signal R1 formed according to the change of the RASB signal from the high level to the low level, the signals RF and WF are set to the high level. . As a result, the input condition of the gate circuit G1 is satisfied, and the signal LF
B is set to low level.

【００７９】図１６は、信号ＹＥを形成する回路の回路
図が示されている。上記信号ＲＦ、Ｃ１Ｂ及びＲＮから
信号ＹＥが形成される。信号ＹＥは、信号ＲＡＳＢに対
応した信号Ｒ１が有効レベルである期間に、信号ＣＡＳ
Ｂに対応した信号Ｃ１Ｂが無効レベルにリセットされた
ことを判定する信号である。FIG. 16 shows a circuit diagram of a circuit which forms the signal YE. A signal YE is formed from the signals RF, C1B and RN. The signal YE is the signal CAS during the period when the signal R1 corresponding to the signal RASB is at the effective level.
This is a signal for determining that the signal C1B corresponding to B has been reset to an invalid level.

【００８０】図１７には、信号ＢＴＢを形成する回路の
回路図が示されている。この回路は、上記ＹＥががハイ
レベルにされ、再びＣＡＳＢ信号がロウレベルの有効レ
ベルにされたことを検出する。信号ＢＴＢのロウレベル
により、前記のようにＷＣＢＲによる公開・標準化テス
トモードを解除し、本願に係る第２の特殊モードである
非公開テストモードに入る。FIG. 17 shows a circuit diagram of a circuit forming the signal BTB. This circuit detects that YE is set to the high level and the CASB signal is set to the effective level of the low level again. By the low level of the signal BTB, the public / standardized test mode by the WCBR is canceled as described above, and the non-public test mode which is the second special mode according to the present application is entered.

【００８１】図１８には、信号ＲＳＢ及びＦＲを形成す
る回路の回路図が示されている。この回路は、テストモ
ードのリセットを制御する回路であり、後に図２３、図
２４のリセット動作のときに説明する。FIG. 18 shows a circuit diagram of a circuit forming the signals RSB and FR. This circuit is a circuit for controlling the reset in the test mode, and will be described later in the reset operation of FIGS. 23 and 24.

【００８２】図１９には、本願に係る非公開テストモー
ドでのモード設定入力回路の回路図が示されている。こ
の回路も、スルーラッチ回路からなり、信号ＢＴＢがロ
ウレベルにされるタイミングで、アドレス信号ＡＩを取
り込むようにするものである。アドレス信号ＡＩは、信
号Ｒ１がハイレベルの有効レベルであることを条件にし
て上記スルーラッチ回路に入力される。FIG. 19 is a circuit diagram of the mode setting input circuit in the non-disclosure test mode according to the present application. This circuit also comprises a through latch circuit, and takes in the address signal AI at the timing when the signal BTB is set to the low level. The address signal AI is input to the through latch circuit on the condition that the signal R1 is at a high level effective level.

【００８３】アドレス信号ＡＩとして、０〜３の４ビッ
トのアドレス信号を取り込むようにする。基本的には、
上記４ビットのアドレス信号の組み合わせにより、最大
１６通りのテストモードの指定が可能になる。As the address signal AI, a 4-bit address signal of 0 to 3 is fetched. Basically,
A combination of the above 4-bit address signals makes it possible to specify up to 16 test modes.

【００８４】図２０には、信号ＡＦＩを形成する回路の
回路図が示されている。この回路は、信号ＢＴＢがロウ
レベルであるときにゲートを開くノアゲート回路Ｇ１を
通して上記図１９の回路により取り込まれた信号ＢＹＩ
を、信号ＬＦＢがロウレベルのときにスルーし、信号Ｌ
ＦＢがハイレベルにされるとそれをラッチする。上記の
ような端子Ａ０〜Ａ３からの信号により、４通りの信号
Ｉ、Ｊ、Ｋ、Ｌの組み合わせにより、表２のような動作
モードが設定される。FIG. 20 shows a circuit diagram of a circuit for forming the signal AFI. This circuit has a signal BYI fetched by the circuit of FIG. 19 through a NOR gate circuit G1 which opens the gate when the signal BTB is at a low level.
Is passed through when the signal LFB is at low level, and the signal L
Latch it when FB is brought high. With the signals from the terminals A0 to A3 as described above, the operation mode as shown in Table 2 is set by the combination of the four kinds of signals I, J, K and L.

【００８５】 [0085]

【００８６】ここで、０Ｂ〜３Ｂはアドレス信号Ａ０〜
Ａ３がロウレベルのとき有効レベルであること、０〜３
はアドレス信号Ａ０〜がハイレベルのときに有効レベル
であることを表している。上記のように１６通りの組み
合わせが採ることができるが、そのうちＮの０から９ま
での１０通りのテストモードが用意される。そして、１
６ビットパラレル（２ステート）だけが、ＷＣＢＲのタ
イミングのときに行われるようにされる。Here, 0B to 3B are address signals A0 to A0.
When A3 is low level, it must be a valid level, 0-3
Indicates that the address signals A0 to A0 are at a valid level when they are at a high level. Although 16 combinations can be adopted as described above, 10 test modes from 0 to 9 of N are prepared. And 1
Only 6-bit parallel (2 states) is made to occur at the WCBR timing.

【００８７】上記のテストモード設定動作が終了して、
ＲＡＳＢ信号がハイレベルにリセットされたとき、信号
ＬＦＢハイレベルにされて信号Ｒ３がロウレベルにされ
ると、上記のような１０通りの中の１つが選ばれてスル
ーラッチを通して信号ＯＵＴ１とＯＵＴ２が形成され
る。この信号ＯＵＴ１とＯＵＴ２によりテストモード指
定信号ＴＥが発生される。以下の動作サイクルは、上記
信号ＴＥに基づいて上記９通りの非公開のテストモード
の中の１つが実施される。When the test mode setting operation is completed,
When the RASB signal is reset to the high level, when the signal LFB is set to the high level and the signal R3 is set to the low level, one of the above ten patterns is selected and the signals OUT1 and OUT2 are formed through the through latch. To be done. The test mode designating signal TE is generated by these signals OUT1 and OUT2. In the following operation cycle, one of the nine non-disclosure test modes is executed based on the signal TE.

【００８８】図２２には、ＷＣＢＲタイミングによる公
開・標準化テストモードを説明するためのタイミング図
が示されている。前記のようなＷＣＢＲのタイミングに
より、信号ＲＦとＷＦがハイレベルにされる。信号ＬＦ
Ｂがロウレベルにれ、信号ＹＥが発生されるまでは同じ
であるが、信号ＣＡＳＢとＷＥＢのリセットの後に信号
ＲＡＳＢもハイレベルにリセットされるので、非公開テ
ストモードに入る信号ＢＴＢが発生されない。FIG. 22 is a timing chart for explaining the open / standardized test mode based on the WCBR timing. The signals RF and WF are set to the high level at the timing of WCBR as described above. Signal LF
This is the same until B goes low and the signal YE is generated, but since the signal RASB is also reset to the high level after the resetting of the signals CASB and WEB, the signal BTB for entering the private test mode is not generated.

【００８９】すなわち、この実施例の非公開テストモー
ドは、上記のようにＷＣＢＲの後に、信号ＲＡＳＢをロ
ウレベルの有効レベルにしておいて、信号ＣＡＳＢを２
回目に有効レベルにすることを条件としているので、Ｗ
ＣＢＲによる公開テストモードを行うこときに誤って非
公開テストモードに入ることがない。なぜなら、公開・
標準化テストモードを実施しようとした場合には、テス
ト動作を実施するために必ず信号ＲＡＳＢをハイレベル
にリセットさせる必要があるからである。That is, in the non-disclosure test mode of this embodiment, after the WCBR as described above, the signal RASB is set to the low-level effective level and the signal CASB is set to 2.
Since the condition is to set the effective level for the second time, W
When performing the open test mode by CBR, the private test mode is not accidentally entered. Because public
This is because when the standardized test mode is to be executed, the signal RASB must be reset to the high level in order to execute the test operation.

【００９０】図２３には、上記テストモードの解除動作
を説明するたのタイミング図が示されている。ＲＡＳオ
ンリーリフレッシュのように信号ＲＡＳＢをロウレベル
にすると、信号Ｒ１が形成され、これにより信号ＲＮと
ＷＮがハイレベルにされる。図１８の回路において、信
号Ｒ１がハイレベルからロウレベルにされると、信号Ｒ
ＳＢがロウレベルにされ、信号Ｒ３がロウレベルに変化
するタイミングで信号ＦＲをハイレベルにする。これに
より、図２０のテストモードセット用のラッチ回路がリ
セットされてテストモードの解除が行われる。FIG. 23 is a timing chart for explaining the operation of releasing the test mode. When the signal RASB is set to the low level as in the RAS only refresh, the signal R1 is formed and the signals RN and WN are set to the high level. In the circuit of FIG. 18, when the signal R1 is changed from the high level to the low level, the signal R
SB is set to low level, and the signal FR is set to high level at the timing when the signal R3 changes to low level. As a result, the test mode setting latch circuit of FIG. 20 is reset and the test mode is released.

【００９１】図２４には、上記テストモードの解除動作
を説明するたのタイミング図が示されている。ＣＢＲリ
フレッシュのように信号ＣＡＳＢをロウレベルにした後
に信号ＲＡＳＢをロウレベルにすると、信号ＲＦとＷＮ
がハイレベルにされる。これにより、信号ＣＲＢがロウ
レベルにされる。図１８の回路において、信号Ｒ１がロ
ウレベルに変化するとき、信号ＣＢＲがロウレベルであ
ると信号ＲＳＢがロウレベルにされ、信号Ｒ３がロウレ
ベルに変化するタイミングで信号ＦＲをハイレベルにす
る。これにより、図２０のテストモードセット用のラッ
チ回路がリセットされてテストモードの解除が行われ
る。FIG. 24 shows a timing chart for explaining the operation of releasing the test mode. When the signal RASB is set to the low level after the signal CASB is set to the low level as in the CBR refresh, the signals RF and WN
Is brought to a high level. This causes the signal CRB to go low. In the circuit of FIG. 18, when the signal R1 changes to low level, if the signal CBR is low level, the signal RSB is set to low level, and the signal FR is set to high level at the timing when the signal R3 changes to low level. As a result, the test mode setting latch circuit of FIG. 20 is reset and the test mode is released.

【００９２】図２５には、この発明に係るダイナミック
型ＲＡＭにおける特殊モード設定方法の他の一実施例の
タイミング図が示されている。この実施例では、信号Ｒ
ＡＳＢがロウレベルの有効レベルであり、かつ信号ＷＥ
Ｂが２回目に有効レベルにされとき、ＷＣＢＲによるテ
ストモードが解除され、それに代わってこの発明に係る
非公開テストモード等の第２の特殊モードの設定が行わ
れる。FIG. 25 shows a timing chart of another embodiment of the special mode setting method in the dynamic RAM according to the present invention. In this embodiment, the signal R
ASB is a low-level effective level, and signal WE
When B is set to the valid level for the second time, the test mode by WCBR is released, and instead, the second special mode such as the private test mode according to the present invention is set.

【００９３】図２６には、この発明に係るダイナミック
型ＲＡＭにおける特殊モード設定方法の他の一実施例の
タイミング図が示されている。この実施例では、信号Ｒ
ＡＳＢがロウレベルの有効レベルであり、信号ＣＡＳＢ
がハイレベルにリセットされと後に信号ＯＥＢをロウレ
ベルにしたとき、ＷＣＢＲによるテストモードが解除さ
れ、それに代わってこの発明に係る非公開テストモード
等の第２の特殊モードの設定が行われる。FIG. 26 shows a timing chart of another embodiment of the special mode setting method in the dynamic RAM according to the present invention. In this embodiment, the signal R
ASB is a low-level valid level, and signal CASB
When the signal OEB is set to the low level after the signal is reset to the high level, the test mode by the WCBR is released, and the second special mode such as the secret test mode according to the present invention is set instead.

【００９４】図２７には、この発明に係るダイナミック
型ＲＡＭにおける特殊モード設定方法の更に他の一実施
例のタイミング図が示されている。この実施例では、信
号ＲＡＳＢがロウレベルの有効レベルであり、信号ＣＡ
ＳＢがハイレベルにリセットされた後にデータ信号Ｄin
をロウレベルにしたとき、ＷＣＢＲによるテストモード
が解除され、それに代わってこの発明に係る非公開テス
トモード等の第２の特殊モードの設定が行われる。FIG. 27 shows a timing chart of still another embodiment of the special mode setting method in the dynamic RAM according to the present invention. In this embodiment, the signal RASB is a low-level effective level, and the signal CA
Data signal Din after SB is reset to high level
Is set to the low level, the test mode by WCBR is released, and the second special mode such as the secret test mode according to the present invention is set instead.

【００９５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ロウアドレスストローブ信号が有効レベルにさ
れる前に、カラムアドレスストローブ信号とライトイネ
ーブル信号を有効レベルとして第１の特定モードの設定
にし、上記ロウアドレスストローブ信号が有効とされる
期間内に、カラムアドレスストローブ信号又はライトイ
ネーブル信号が２回目に有効とされた時点あるいはアウ
トプットイネーブル信号又はデータ信号をロウレベルに
した時点からロウアドレスストローブ信号が無効にされ
るまでの間に、上記第１の特殊モードの設定を解除して
第２の特殊モードの設定を行うようにする。この構成に
おいては、上記高電圧検出用の回路が不要になるととも
に、ユーザに公開・標準化された第１の特殊モードとし
ての試験設定方法を用いつつ、引き続いて通常の論理レ
ベルのままの制御信号を組み合わせることにより上記第
１の特殊モードを解除して非公開試験等の第２の特殊モ
ードに設定できるという効果が得られる。The functions and effects obtained from the above-mentioned embodiment are as follows. That is, (1) a period in which the row address strobe signal is valid by setting the column address strobe signal and the write enable signal to valid levels to set the first specific mode before the row address strobe signal is set to the valid level. The column address strobe signal or the write enable signal is valid for the second time, or from the time when the output enable signal or the data signal is set to the low level until the row address strobe signal is invalidated. The setting of the first special mode is canceled and the setting of the second special mode is performed. In this configuration, the circuit for detecting the high voltage is not necessary, and the control signal of the normal logic level is continuously used while using the test setting method as the first special mode disclosed and standardized to the user. By combining the above, there is an effect that the first special mode can be released and set to the second special mode such as a private test.

【００９６】（２） 上記のモード設定方法では、信号
ＲＡＳＢがロウレベルの有効レベルのままであることを
条件にしているので、ＷＣＢＲによる公開・標準化テス
トモードを実施しようとする場合には、信号ＲＡＳＢを
ハイレベルにリセットしてから行うものであるので、誤
って本願に係る非公開テストモード等の特殊モードに入
ることがないという効果が得られる。(2) In the mode setting method described above, the condition that the signal RASB remains at the low-level valid level is set. Therefore, when the public / standardized test mode by WCBR is to be performed, the signal RASB is set. Since it is performed after resetting to the high level, it is possible to obtain the effect that the special mode such as the private test mode according to the present application is not accidentally entered.

【００９７】（３） 上記のモード設定方法は、制御信
号の論理レベルのシーケンシャルな組み合わせにより行
うものであるので、高電圧検出用の高耐圧の回路素子を
形成したり、素子の製造プロセスの影響を受けて誤動作
してしまことがなく、簡単な構成により確実な特殊モー
ドの設定が可能になるという効果が得られる。(3) Since the mode setting method described above is performed by the sequential combination of the logic levels of the control signals, a high withstand voltage circuit element for high voltage detection is formed, and the influence of the manufacturing process of the element is affected. Therefore, it is possible to obtain an effect that the special mode can be surely set by a simple configuration without receiving a malfunction.

【００９８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ユー
ザに非公開にされるテストモードの種類は、ダイナミッ
ク型ＲＡＭの持つ機能やレイアウトに対応して種々の実
施形態を採ることができる。特殊モードとしては、非公
開テストモードの他、通常モードと区別する必要のある
ものであれば何であってもよい。この発明は、ダイナミ
ック型ＲＡＭに広く利用できる。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Needless to say. For example, the types of test modes that are not disclosed to the user can take various embodiments according to the functions and layout of the dynamic RAM. The special mode may be any one as long as it needs to be distinguished from the normal mode in addition to the private test mode. The present invention can be widely used for dynamic RAM.

【００９９】[0099]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ロウアドレスストローブ信
号が有効レベルにされる前に、カラムアドレスストロー
ブ信号とライトイネーブル信号を有効レベルとして第１
の特定モードの設定にし、上記ロウアドレスストローブ
信号が有効とされる期間内に、カラムアドレスストロー
ブ信号又はライトイネーブル信号が２回目に有効とされ
た時点あるいはアウトプットイネーブル信号又はデータ
信号をロウレベルにした時点からロウアドレスストロー
ブ信号が無効にされるまでの間に、上記第１の特殊モー
ドの設定を解除して第２の特殊モードの設定を行うよう
にする。この構成においては、上記高電圧検出用の回路
が不要になるとともに、ユーザに公開・標準化された第
１の特殊モードとしての試験設定方法を用いつつ、引き
続いて通常の論理レベルのままの制御信号を組み合わせ
ることにより上記第１の特殊モードを解除して非公開試
験等の第２の特殊モードに設定できる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, the column address strobe signal and the write enable signal are set to the effective level before the row address strobe signal is set to the effective level.
The specific mode is set to set the column address strobe signal or the write enable signal to the second valid time or the output enable signal or the data signal to the low level within the period in which the row address strobe signal is valid. From the time point until the row address strobe signal is invalidated, the setting of the first special mode is canceled and the setting of the second special mode is performed. In this configuration, the circuit for detecting the high voltage is not necessary, and the control signal of the normal logic level is continuously used while using the test setting method as the first special mode disclosed and standardized to the user. By combining the above, the first special mode can be released and the second special mode such as a private test can be set.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明に係るダイナミック型ＲＡＭにおける
特殊モード設定方法の一実施例を示すタイミング図であ
る。FIG. 1 is a timing chart showing an embodiment of a special mode setting method in a dynamic RAM according to the present invention.

【図２】ユーザに公開・標準化されてい試験モードの設
定方法を説明するたのタイミング図である。FIG. 2 is a timing diagram for explaining a method of setting a test mode that is open to the user and standardized.

【図３】従来のダイナミック型ＲＡＭにおける非公開テ
ストモードの設定方法を説明するためのタイミング図で
ある。FIG. 3 is a timing chart for explaining a method of setting a private test mode in a conventional dynamic RAM.

【図４】この発明に係るダイナミック型ＲＡＭにおける
特殊モードの解除方法の一実施例を示すタイミング図で
ある。FIG. 4 is a timing chart showing an embodiment of a special mode releasing method in the dynamic RAM according to the present invention.

【図５】この発明に係るダイナミック型ＲＡＭにおける
特殊モードの解除方法の他の一実施例を示すタイミング
図である。FIG. 5 is a timing chart showing another embodiment of the special mode releasing method in the dynamic RAM according to the present invention.

【図６】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示すブロック図である。FIG. 6 is a block diagram showing an embodiment of a dynamic RAM to which the present invention is applied.

【図７】この発明が適用されるダイナミック型ＲＡＭに
おける制御信号に着目したブロック図である。FIG. 7 is a block diagram focusing on control signals in a dynamic RAM to which the present invention is applied.

【図８】図８は、×１ビット構成時の動作シーケンスに
着目した場合の一部ブロック図である。FIG. 8 is a partial block diagram when attention is paid to an operation sequence in a × 1 bit configuration.

【図９】図９は、×１ビット構成時の動作シーケンスに
着目した場合の残り一部ブロック図である。FIG. 9 is a remaining partial block diagram in the case of paying attention to an operation sequence in a × 1 bit configuration.

【図１０】信号ＲＡＳＢを取り込む入力回路の回路図で
ある。FIG. 10 is a circuit diagram of an input circuit that receives a signal RASB.

【図１１】信号Ｒ２を形成する遅延回路の回路図であ
る。FIG. 11 is a circuit diagram of a delay circuit that forms a signal R2.

【図１２】信号ＣＡＳＢを取り込む入力回路の回路図で
ある。FIG. 12 is a circuit diagram of an input circuit that receives a signal CASB.

【図１３】信号ＷＥＢを取り込む入力回路の回路図であ
る。FIG. 13 is a circuit diagram of an input circuit that receives a signal WEB.

【図１４】タイミング判定回路の回路図である。FIG. 14 is a circuit diagram of a timing determination circuit.

【図１５】信号ＬＦＢとＣＲＢを形成する回路の回路図
である。FIG. 15 is a circuit diagram of a circuit that forms signals LFB and CRB.

【図１６】信号ＹＥを形成する回路の回路図である。FIG. 16 is a circuit diagram of a circuit that forms a signal YE.

【図１７】信号ＢＴＢを形成する回路の回路図である。FIG. 17 is a circuit diagram of a circuit that forms a signal BTB.

【図１８】信号ＲＳＢとＦＲを形成する回路の回路図で
ある。FIG. 18 is a circuit diagram of a circuit that forms signals RSB and FR.

【図１９】信号ＢＹＩＢとＢＹＩを形成する回路の回路
図である。FIG. 19 is a circuit diagram of a circuit that forms signals BYIB and BYI.

【図２０】信号ＡＦＩ，ＡＦＩＢと信号ＯＵＴ１，ＯＵ
Ｔ２を形成する回路の回路図である。FIG. 20 shows signals AFI and AFIB and signals OUT1 and OU.
It is a circuit diagram of a circuit which forms T2.

【図２１】図１０〜図２０の回路による非公開テストモ
ードの設定動作を説明するためのタイミング図である。FIG. 21 is a timing chart for explaining the setting operation of the private test mode by the circuits of FIGS. 10 to 20.

【図２２】図１０〜図２０の回路による公開テストモー
ドの設定動作を説明するためのタイミング図である。FIG. 22 is a timing diagram for explaining a public test mode setting operation by the circuits of FIGS. 10 to 20.

【図２３】図１０〜図２０の回路によるテストモードの
解除動作の一例を説明するためのタイミング図である。FIG. 23 is a timing chart for explaining an example of a test mode releasing operation by the circuits of FIGS. 10 to 20.

【図２４】図１０〜図２０の回路によるテストモードの
解除動作の他の一例を説明するためのタイミング図であ
る。FIG. 24 is a timing chart for explaining another example of the test mode release operation by the circuits of FIGS. 10 to 20.

【図２５】この発明に係るダイナミック型ＲＡＭにおけ
る特殊モード設定方法の他の一実施例を示すタイミング
図である。FIG. 25 is a timing chart showing another embodiment of the special mode setting method in the dynamic RAM according to the present invention.

【図２６】この発明に係るダイナミック型ＲＡＭにおけ
る特殊モード設定方法の他の一実施例を示すタイミング
図である。FIG. 26 is a timing chart showing another embodiment of the special mode setting method in the dynamic RAM according to the present invention.

【図２７】この発明に係るダイナミック型ＲＡＭにおけ
る特殊モード設定方法の更に他の一実施例を示すタイミ
ング図である。FIG. 27 is a timing chart showing still another embodiment of the special mode setting method in the dynamic RAM according to the present invention.

【符号の説明】[Explanation of symbols]

ＭＥＭＯＲＹ ＭＡＴ…メモリマット、ＳＡ…センスア
ンプ、Ｙ−ＤＥＣＯＤＥＲ…Ｙ選択回路（デコーダ）、
Ｘ−ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ…Ｘアドレスバッフ
ァ、Ｘ−ＲＥＤＵＮＤＡＮＣＹ ＣＫＴ…Ｘ冗長回路、
Ｘ−ＡＤＤＲＥＳＳ ＤＲＩＶＥＲ…Ｘアドレスドライ
バ、ＬＯＧＩＣ ＳＴＥＰ…論理段、ＲＡＳ ＣＫＴ…
ＲＡＳ系制御回路、ＷＥ ＳＹＳＴＥＭ…ＷＥ系制御回
路、ＤＩＮ ＢＵＦＦＥＲ…データ入力バッファ、ＶＣ
Ｌ ＬＩＭＩＴＥＲ…内部降圧回路、Ｙ−ＡＤＤＲＥＳ
Ｓ ＢＵＦＦＥＲ…Ｙアドレスバッファ、Ｙ−ＲＥＤＵ
ＮＤＡＮＣＹ…Ｙ冗長回路、Ｙ−ＡＤＤＲＥＳＳ ＤＲ
ＩＶＥＲ…Ｙアドレスドライバ、ＣＡＳ ＣＫＴ…ＣＡ
Ｓ系制御回路、ＴＥＳＴ ＦＵＮＣＴＩＯＮ…テスト回
路、ＶＤＬ ＬＩＭＩＴＥＲ…内部降圧回路、ＤＶ２〜
ＤＶ３…Ｘアドレスドライバ、Ｘ−ＤＥＣＯＤＥＲ…Ｘ
デコーダ、ＤＶ１…Ｙアドレスドライバ、ＶＣＨ…昇圧
電圧発生回路、ＭＡ…メインアンプ、ＶＢＢ…基板電圧
発生回路、ＯＵＴＰＵＴ ＢＵＦＦＥＲ…データ出力バ
ッファ、Ｑ１〜Ｑ２０…ＭＯＳＦＥＴ、Ｎ１〜Ｎ１１…
インバータ回路、Ｇ１〜Ｇ７…ゲート回路。MEMORY MAT ... memory mat, SA ... sense amplifier, Y-DECODER ... Y selection circuit (decoder),
X-ADDRESS BUFFER ... X address buffer, X-REDUNDANCY CKT ... X redundant circuit,
X-ADDRESS DRIVER ... X address driver, LOGIC STEP ... logic stage, RAS CKT ...
RAS system control circuit, WE SYSTEM ... WE system control circuit, DIN BUFFER ... Data input buffer, VC
L LIMITER ... Internal step-down circuit, Y-ADDRES
S BUFFER ... Y address buffer, Y-REDU
NDANCE ... Y redundant circuit, Y-ADDRESS DR
IVER ... Y address driver, CAS CKT ... CA
S system control circuit, TEST FUNCTION ... test circuit, VDL LIMITER ... internal step-down circuit, DV2-
DV3 ... X address driver, X-DECODER ... X
Decoder, DV1 ... Y address driver, VCH ... Boosted voltage generation circuit, MA ... Main amplifier, VBB ... Substrate voltage generation circuit, OUTPUT BUFFER ... Data output buffer, Q1 to Q20 ... MOSFET, N1 to N11 ...
Inverter circuits, G1 to G7 ... Gate circuits.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kazuhiko Kajiya 2326 Imai, Ome City, Tokyo Hitachi, Ltd. Device Development Center

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 ロウアドレスストローブ信号が有効レベ
ルにされる前に、カラムアドレスストローブ信号とライ
トイネーブル信号を有効レベルとして第１の特定モード
の設定を行い、上記ロウアドレスストローブ信号が有効
とされる期間内に、カラムアドレスストローブ信号又は
ライトイネーブル信号が２回目に有効とされた時点から
ロウアドレスストローブ信号が無効にされるまでの間
に、上記第１の特殊モードの設定を解除して第２の特殊
モードの設定が行われる機能を持つことを特徴とするダ
イナミック型ＲＡＭ。1. A first specific mode is set with a column address strobe signal and a write enable signal as valid levels before the row address strobe signal is set to a valid level, and the row address strobe signal is validated. Within the period, from the time when the column address strobe signal or the write enable signal is made valid for the second time until the row address strobe signal is made invalid, the setting of the first special mode is canceled and the second special mode is set. A dynamic RAM characterized by having the function of setting the special mode. 【請求項２】 上記第１の特殊モードはユーザに公開さ
れている試験機能であり、上記第２の特殊モードはユー
ザに非公開にされる試験機能であることを特徴とする請
求項１のダイナミック型ＲＡＭ。2. The first special mode is a test function disclosed to the user, and the second special mode is a test function not disclosed to the user. Dynamic RAM. 【請求項３】 上記１の特殊モードの解除は、カラムア
ドレスストローブ信号又はライトイネーブル信号を無効
にした時点で行われ、その後にアウトプットイネーブル
信号が有効にされ、又はデータ信号が所定レベルにされ
たことにより第２の特殊モードの設定が行われることを
特徴とする請求項１又は請求項２のダイナミック型ＲＡ
Ｍ。3. The release of the special mode of the above 1 is performed when the column address strobe signal or the write enable signal is invalidated, and then the output enable signal is validated or the data signal is set to a predetermined level. The dynamic RA according to claim 1 or 2, characterized in that the second special mode is set accordingly.
M. 【請求項４】 上記２の特殊モードは複数種類の動作モ
ードを持ち、上記タイミングで供給されるアドレス信号
によりその中の１つが指定されるものであることを特徴
とする請求項１、請求項２又は請求項３のダイナミック
型ＲＡＭ。4. The above-mentioned special mode 2 has a plurality of types of operation modes, one of which is designated by an address signal supplied at the above timing. The dynamic RAM according to claim 2 or claim 3. 【請求項５】 上記２の特殊モードの解除は、ＲＡＳオ
ンリーリフレッシュ又はＣＢＲリフレッシュ動作を実施
することにより行われるものであることを特徴とする請
求項１、請求項２、請求項３又は請求項４のダイナミッ
ク型ＲＡＭ。5. The release of the special mode of the above 2 is performed by performing a RAS only refresh or a CBR refresh operation, claim 1, claim 2, claim 3 or claim 5. 4 dynamic RAM.
JP5047243A 1993-02-12 1993-02-12 Dynamic type ram Pending JPH06243676A (en)

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