JPH06243110A - Barrier synchronization attaining method - Google Patents
Barrier synchronization attaining methodInfo
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- JPH06243110A JPH06243110A JP2638393A JP2638393A JPH06243110A JP H06243110 A JPH06243110 A JP H06243110A JP 2638393 A JP2638393 A JP 2638393A JP 2638393 A JP2638393 A JP 2638393A JP H06243110 A JPH06243110 A JP H06243110A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、バリア同期実現方法に
関し、特に複数のＣＰＵとすべてのＣＰＵから定義や参
照が可能な共有メモリとを有する並列計算機システムに
おけるバリア同期実現方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a barrier synchronization realization method, and more particularly to a barrier synchronization realization method in a parallel computer system having a plurality of CPUs and a shared memory that can be defined and referenced by all the CPUs.
【０００２】[0002]
【従来の技術】次に、複数のＣＰＵとすべてのＣＰＵか
らの定義や参照が可能な共有メモリとを有する並列計算
機システムにおけるバリア同期実現方法の一例につい
て、図面を参照して説明する。2. Description of the Related Art Next, an example of a barrier synchronization realization method in a parallel computer system having a plurality of CPUs and a shared memory that can be defined and referenced by all the CPUs will be described with reference to the drawings.
【０００３】図３は、従来のバリア同期実現方法の一例
を示す流れ図である。そして、図４は、図３の従来のバ
リア同期実現方法を適用した並列計算機システムの一例
を示すブロック図である。FIG. 3 is a flow chart showing an example of a conventional barrier synchronization realizing method. 4 is a block diagram showing an example of a parallel computer system to which the conventional barrier synchronization realizing method of FIG. 3 is applied.
【０００４】図４の並列計算機システムは、ＣＰＵ４１
−１，４１−２とＣＰＵ４１−１，４１−２からの定義
や参照が可能な共有変数４３を記憶している共有メモリ
４２とから構成されている。The parallel computer system shown in FIG.
-1, 41-2 and a shared memory 42 storing a shared variable 43 that can be defined and referenced by the CPUs 41-1 and 41-2.
【０００５】そして、ＣＰＵ４１−１，４１−２の実行
が、それぞれのバリア部分に達すると、図３に示す従来
のバリア同期実現方法である従来のバリア同期処理の動
作が開始される。When the execution of the CPUs 41-1 and 41-2 reaches the respective barrier portions, the operation of the conventional barrier synchronization processing which is the conventional barrier synchronization realizing method shown in FIG. 3 is started.
【０００６】例えば、ＣＰＵ４１−１の実行が、バリア
部分に達したときに、ステップ２１で、ＣＰＵ４１−１
に対するバリア同期処理が開始され、ステップ２２で、
共有メモリ４２の共有変数４３を、ＣＰＵ４１−１から
他のＣＰＵ４１−２に対して排他的に定義したり参照し
たりするために、ＣＰＵ４１−１がロックを取得してい
る。For example, when the execution of the CPU 41-1 reaches the barrier portion, at step 21, the CPU 41-1 is executed.
The barrier synchronization processing for is started, and in step 22,
The CPU 41-1 acquires the lock in order to exclusively define or refer to the shared variable 43 of the shared memory 42 from the CPU 41-1 to the other CPU 41-2.
【０００７】なお、ロックの機能は、一つのＣＰＵだけ
に動作の許可を与えるためのしくみであり、同時には、
一つのＣＰＵしかロックを取得することができないこと
により、ロックを取得したＣＰＵがロックの解除をする
までは、他のＣＰＵがロックを取得することを待たされ
る機能である。Note that the lock function is a mechanism for granting operation permission to only one CPU, and at the same time,
Since only one CPU can acquire the lock, it is a function of waiting for the other CPU to acquire the lock until the CPU that acquires the lock releases the lock.
【０００８】そして、ステップ２３で、共有変数４３が
“０”か否かを調べて、“０”のときにだけ、ステップ
２４で、共有変数４３をＣＰＵ台数の“２”で初期化す
る。Then, in step 23, it is checked whether or not the shared variable 43 is "0", and only when it is "0", the shared variable 43 is initialized to "2" which is the number of CPUs in step 24.
【０００９】次に、ステップ２５で、共有変数４３から
“１”をひくことにより“１”にして、ステップ２６
で、ＣＰＵ４１−１がロックを解除する。Next, in step 25, "1" is subtracted from the shared variable 43 to set it to "1", and step 26
Then, the CPU 41-1 releases the lock.
【００１０】そして、ステップ２７で、共有変数４３が
“１”以上であるか否かを調べて、“１”であるので、
待ち合わせのためにループを行う。Then, in step 27, it is checked whether or not the shared variable 43 is "1" or more, and since it is "1",
Do a loop to meet.
【００１１】一方、ＣＰＵ４１−２の実行が、バリア部
分に達したときには、ステップ２１で、ＣＰＵ４１−２
に対するバリア同期処理が開始されることにより、ステ
ップ２２で、ＣＰＵ４１−２がロックを取得する。On the other hand, when the execution of the CPU 41-2 reaches the barrier portion, in step 21, the CPU 41-2 is executed.
By starting the barrier synchronization processing for, the CPU 41-2 acquires the lock in step 22.
【００１２】そして、ステップ２３で、共有変数４３が
“０”か否かを調べて、“１”であるので、ステップ２
５で、共有変数４３から“１”をひくことにより“０”
にして、ステップ２６で、ＣＰＵ４１−２がロックを解
除する。Then, in step 23, it is checked whether or not the shared variable 43 is "0", and since it is "1", step 2
In step 5, "0" is obtained by subtracting "1" from the shared variable 43.
Then, in step 26, the CPU 41-2 releases the lock.
【００１３】そこで、共有変数４３が“０”になったと
きに、待ち合わせをしていたＣＰＵ４１−１に対するバ
リア同期処理は、ステップ２７からステップ２８に移行
し、ＣＰＵ４１−１がロックを取得する。Therefore, when the shared variable 43 becomes "0", the barrier synchronization processing for the waiting CPU 41-1 proceeds from step 27 to step 28, and the CPU 41-1 acquires the lock.
【００１４】そして、ステップ２９で、共有変数４３が
“０”か否かを調べて、“０”のときにだけ、ステップ
３０で、共有変数４３を負のＣＰＵ台数の“−２”で初
期化する。Then, in step 29, it is checked whether or not the shared variable 43 is "0", and only when it is "0", in step 30, the shared variable 43 is initialized to "-2" which is the negative number of CPUs. Turn into.
【００１５】次に、ステップ３１で、共有変数２３に
“１”をくわえることにより“−１”にして、ステップ
３２で、ＣＰＵ４１−１がロックを解除する。Next, in step 31, "-1" is added to the shared variable 23 to add "-1", and in step 32, the CPU 41-1 releases the lock.
【００１６】そして、ステップ３３で、共有変数４３が
“−１”以下であるか否かを調べ、“−１”であるの
で、待ち合わせのためにループを行う。Then, in step 33, it is checked whether or not the shared variable 43 is equal to or less than "-1", and since it is "-1", a loop is executed for waiting.
【００１７】一方、ＣＰＵ４１−２に対するバリア同期
処理は、ステップ２７からステップ２８に移行し、ＣＰ
Ｕ４１−２がロックを取得する。On the other hand, the barrier synchronization processing for the CPU 41-2 shifts from step 27 to step 28, and CP
U41-2 acquires the lock.
【００１８】そして、ステップ２９で、共有変数４３が
“０”か否かを調べて、“−１”であるので、ステップ
３１で、共有変数４３に“１”をくわえることにより
“０”にして、ステップ３２で、ＣＰＵ４１−２がロッ
クを解除する。Then, in step 29, it is checked whether or not the shared variable 43 is "0". Since it is "-1", in step 31, "1" is added to the shared variable 43 to set it to "0". Then, in step 32, the CPU 41-2 releases the lock.
【００１９】そこで、共有変数４３が“０”になったと
きに、待ち合わせをしていたＣＰＵ４１−１に対するバ
リア同期処理は、ステップ３３からステップ３４に移行
し、ＣＰＵ４１−１に対するバリア同期処理を終了す
る。Therefore, when the shared variable 43 becomes "0", the barrier synchronization processing for the CPU 41-1 waiting is shifted from step 33 to step 34, and the barrier synchronization processing for the CPU 41-1 is completed. To do.
【００２０】一方、ＣＰＵ４１−２に対するバリア同期
処理も、ステップ３２で、共有変数４３が“−１”以下
であるか否かを調べて、“０”であるので、ステップ３
４に移行し、ＣＰＵ４１−２に対するバリア同期処理を
終了する。On the other hand, also in the barrier synchronization processing for the CPU 41-2, it is checked in step 32 whether the shared variable 43 is "-1" or less, and since it is "0", step 3
4, and the barrier synchronization process for the CPU 41-2 ends.
【００２１】[0021]
【発明が解決しようとする課題】上述した従来のバリア
同期実現方法は、一つの共有変数を排他的に定義したり
参照したりしているので、ロック制御を必要とするとと
もに、同期の誤りがない完全な同期を実現するために
は、長いステップと複数回の待ち合わせとをしなければ
ならないので、バリア同期処理に長い実行時間を必要と
するという欠点を有している。Since the above-mentioned conventional barrier synchronization realization method exclusively defines or refers to one shared variable, lock control is required and an error in synchronization occurs. In order to realize complete perfect synchronization, a long step and a plurality of waits must be performed, which has a drawback that the barrier synchronization process requires a long execution time.
【００２２】[0022]
【課題を解決するための手段】第１の発明のバリア同期
実現方法は、複数のＣＰＵとそれぞれの前記ＣＰＵから
定義や参照が可能な共有メモリとを有する並列計算機シ
ステムのバリア同期実現方法において、（Ａ）前記共有
メモリに前記ＣＰＵのそれぞれに対応する共有変数のそ
れぞれを同一の特定の数値に初期化して記憶させ、
（Ｂ）それぞれの前記ＣＰＵの実行がバリア部分に達す
る毎にそれぞれのバリア同期処理の動作を開始し、
（Ｃ）それぞれの前記バリア同期処理で、前記ＣＰＵが
自己に対応する前記共有変数だけを同一の所定の数値分
増加させ、（Ｄ）自己以外の他の前記ＣＰＵに対応する
前記共有変数の値のすべてが、自己の前記ＣＰＵに対応
する前記共有変数の値以上になるまで待合わせを行い、
（Ｅ）自己以外の他の前記ＣＰＵに対応する前記共有変
数の値のすべてが、自己の前記ＣＰＵに対応する前記共
有変数の値以上になったときには、バリア同期の成立と
判定して、それぞれの前記バリア同期処理を終了する、
ことを含んでいる。A barrier synchronization realization method of a first invention is a barrier synchronization realization method for a parallel computer system having a plurality of CPUs and a shared memory that can be defined and referenced by each of the CPUs. (A) Initialize and store in the shared memory each of the shared variables corresponding to each of the CPUs to the same specific numerical value,
(B) Each time the execution of each CPU reaches the barrier portion, the operation of each barrier synchronization process is started,
(C) In each of the barrier synchronization processes, the CPU increments only the shared variable corresponding to itself by the same predetermined numerical value, and (D) the value of the shared variable corresponding to another CPU other than itself. Wait until the value of the shared variable corresponding to its own CPU is greater than or equal to
(E) When all the values of the shared variables corresponding to the other CPUs than the self become equal to or more than the values of the shared variable corresponding to the own CPU, it is determined that the barrier synchronization is established, and The barrier synchronization processing of
It includes that.
【００２３】そして、第２の発明のバリア同期実現方法
は、複数のＣＰＵとそれぞれの前記ＣＰＵから定義や参
照が可能な共有メモリとを有する並列計算機システムの
バリア同期実現方法において、（Ａ）前記共有メモリに
前記ＣＰＵのそれぞれに対応する共有変数のそれぞれを
同一の特定の数値に初期化して記憶させ、（Ｂ）それぞ
れの前記ＣＰＵの実行がバリア部分に達する毎にそれぞ
れのバリア同期処理の動作を開始し、（Ｃ）それぞれの
前記バリア同期処理で、前記ＣＰＵが自己に対応する前
記共有変数だけを同一の所定の数値分減少させ、（Ｄ）
自己以外の他の前記ＣＰＵに対応する前記共有変数の値
のすべてが、自己の前記ＣＰＵに対応する前記共有変数
の値以下になるまで待合わせを行い、（Ｅ）自己以外の
他の前記ＣＰＵに対応する前記共有変数の値のすべて
が、自己の前記ＣＰＵに対応する前記共有変数の値以下
になったときには、バリア同期の成立と判定して、それ
ぞれの前記バリア同期処理を終了する、ことを含んでい
る。The barrier synchronization realization method of the second invention is the barrier synchronization realization method of a parallel computer system having a plurality of CPUs and a shared memory that can be defined and referred to by each of the CPUs. Each of the shared variables corresponding to each of the CPUs is initialized and stored in the shared memory to the same specific numerical value, and (B) the operation of each barrier synchronization process is executed each time the execution of each CPU reaches the barrier portion. And (C) in each of the barrier synchronization processes, the CPU reduces only the shared variable corresponding to itself by the same predetermined numerical value, and (D).
Wait until all the values of the shared variables corresponding to the other CPUs than the self become equal to or less than the values of the shared variable corresponding to the own CPU, and (E) the other CPUs other than the self When all the values of the shared variable corresponding to the above are equal to or less than the values of the shared variable corresponding to the own CPU, it is determined that the barrier synchronization is established, and each of the barrier synchronization processing is ended. Is included.
【００２４】[0024]
【実施例】次に、複数のＣＰＵとすべてのＣＰＵからの
定義や参照が可能な共有メモリとを有する並列計算機シ
ステムにおける本発明の実施例について、図面を参照す
ることにより説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention in a parallel computer system having a plurality of CPUs and a shared memory which can be defined and referred to by all the CPUs will be described with reference to the drawings.
【００２５】図１は、本発明のバリア同期実現方法の一
実施例を示す流れ図である。また、図２は、本実施例の
バリア同期実現方法を適用した並列計算機システムの一
例を示すブロック図である。FIG. 1 is a flow chart showing an embodiment of the barrier synchronization realizing method of the present invention. FIG. 2 is a block diagram showing an example of a parallel computer system to which the barrier synchronization realizing method of this embodiment is applied.
【００２６】図２の並列計算機システムは、ＣＰＵ１１
−１，１１−２とＣＰＵ１１−１，１１−２からの定義
や参照が可能な共有変数１３−１，１３−２を記憶して
いる共有メモリ１２とから構成されている。The parallel computer system shown in FIG.
-1, 11-2 and the shared memory 12 storing shared variables 13-1, 13-2 that can be defined and referenced by the CPUs 11-1, 11-2.
【００２７】そして、図１に示した本実施例のバリア同
期実現方法であるバリア同期処理の動作の開始に先立っ
て、共有メモリ１２の共有変数１３−１，１３−２の各
々を“０”に初期化している。Before starting the operation of the barrier synchronization processing which is the barrier synchronization realizing method of the present embodiment shown in FIG. 1, each of the shared variables 13-1 and 13-2 of the shared memory 12 is set to "0". It has been initialized to.
【００２８】そこで、ＣＰＵ１１−１，１１−２の実行
が、それぞれのバリア部分に達すると、図１のバリア同
期処理の動作が開始される。Therefore, when the execution of the CPUs 11-1 and 11-2 reaches the respective barrier portions, the operation of the barrier synchronization processing of FIG. 1 is started.
【００２９】例えば、ＣＰＵ１１−１の実行が、バリア
部分に達したときには、ステップ１で、ＣＰＵ１１−１
に対するバリア同期処理が開始されて、ステップ２で、
共有メモリ１２にあるＣＰＵ１１−１に対する共有変数
１３−１に“１”をくわえることにより“１”にしてい
る。For example, when the execution of the CPU 11-1 reaches the barrier portion, in step 1, the CPU 11-1
The barrier synchronization process for is started, and in step 2,
It is set to "1" by adding "1" to the shared variable 13-1 for the CPU 11-1 in the shared memory 12.
【００３０】そして、ステップ３で、すべての他のＣＰ
Ｕの共有変数が自ＣＰＵの共有変数以上であるか否かを
調べている。このときには、他のＣＰＵ１１−２の共有
変数１３−２が“０”で、自ＣＰＵ１１−１の共有変数
１３−１が“１”であることにより、待ち合わせのため
にループを行っている。Then, in step 3, all other CPs
It is checked whether the shared variable of U is greater than or equal to the shared variable of its own CPU. At this time, since the shared variable 13-2 of the other CPU 11-2 is “0” and the shared variable 13-1 of the own CPU 11-1 is “1”, a loop is performed for waiting.
【００３１】一方、ＣＰＵ１１−２の実行が、バリア部
分に達したときに、ステップ１で、ＣＰＵ１１−２に対
するバリア同期処理が開始され、ステップ２で、共有メ
モリ１２にあるＣＰＵ１１−２に対する共有変数１３−
２に“１”をくわえることにより“１”にしている。On the other hand, when the execution of the CPU 11-2 reaches the barrier portion, the barrier synchronization processing for the CPU 11-2 is started in step 1, and the shared variable for the CPU 11-2 in the shared memory 12 is started in step 2. 13-
By adding "1" to 2, it is set to "1".
【００３２】そこで、共有変数１３−２が“１”になっ
たときには、待ち合わせをしていたＣＰＵ１１−１に対
するバリア同期処理は、ステップ３からステップ４に移
行して、ＣＰＵ１１−１に対するバリア同期処理を終了
する。Therefore, when the shared variable 13-2 becomes "1", the barrier synchronization processing for the waiting CPU 11-1 moves from step 3 to step 4 and the barrier synchronization processing for the CPU 11-1 is performed. To finish.
【００３３】一方、ＣＰＵ１１−２に対するバリア同期
処理も、ステップ３で、他のＣＰＵ１１−１の共有変数
１３−１が“１”で、自ＣＰＵ１１−１の共有変数１３
−１が“１”であるので、ステップ３からステップ４に
移行して、ＣＰＵ１１−２に対するバリア同期処理を終
了する。On the other hand, also in the barrier synchronization processing for the CPU 11-2, in step 3, the shared variable 13-1 of the other CPU 11-1 is "1" and the shared variable 13 of the own CPU 11-1.
Since -1 is "1", the process shifts from step 3 to step 4, and the barrier synchronization process for the CPU 11-2 ends.
【００３４】このような動作を繰返すことにより、共有
変数１３−１，１３−２の各値は、一つずつ増加するご
とに、１回のバリア同期が行われている。By repeating such an operation, each time the values of the shared variables 13-1 and 13-2 are increased by one, barrier synchronization is performed once.
【００３５】なお、上記には、簡単のために２台のＣＰ
Ｕの場合について説明したが、図１の本実施例は、ｎ
（ただし、ｎは整数でｎ≧２）台のＣＰＵの場合にも、
当然に矛盾なく動作することができる。In the above, for the sake of simplicity, two CPs are used.
Although the case of U has been described, this embodiment of FIG.
(However, n is an integer and n ≧ 2)
Naturally, it can work without contradiction.
【００３６】[0036]
【発明の効果】以上説明したように、複数のＣＰＵとす
べてのＣＰＵからの定義や参照が可能な共有メモリとを
持つ並列計算機システムにおける本発明のバリア同期実
現方法は、ＣＰＵごとに対応する共有変数の領域を確保
することによって、ロック制御を不要にするとともに待
合わせの回数を減らしているので、実行時間を短縮する
ことができるという効果を有している。As described above, the barrier synchronization realization method of the present invention in a parallel computer system having a plurality of CPUs and a shared memory that can be defined and referenced by all the CPUs is shared by each CPU. By securing the variable area, the lock control becomes unnecessary and the number of times of waiting is reduced, so that the execution time can be shortened.
【図１】本発明のバリア同期実現方法の一実施例を示す
流れ図である。FIG. 1 is a flow chart showing an embodiment of a barrier synchronization realization method of the present invention.
【図２】本実施例のバリア同期実現方法を適用した並列
計算機システムの一例を示すブロック図である。FIG. 2 is a block diagram showing an example of a parallel computer system to which the barrier synchronization realizing method of this embodiment is applied.
【図３】従来のバリア同期実現方法の一例を示す流れ図
である。そして、図４は、FIG. 3 is a flowchart showing an example of a conventional barrier synchronization realization method. And in FIG.
【図４】図３の従来のバリア同期実現方法を適用した並
列計算機システムの一例を示すブロック図である。FIG. 4 is a block diagram showing an example of a parallel computer system to which the conventional barrier synchronization realizing method of FIG. 3 is applied.
１ バリア開始 ２ 自ＣＰＵの共有変数に１をくわえる ３ 他ＣＰＵの共有変数が自ＣＰＵの共有変数以上 ４ バリア終了 １１−１，１１−２ ＣＰＵ １２ 共有メモリ １３−１，１３−２ 共有変数 ２１ バリア開始 ２２ ロック取得 ２３ 共有変数が０ ２４ 共有変数をＣＰＵ台数で初期化する ２５ 共有変数から１をひく ２６ ロック解除 ２７ 共有変数が１以上 ２８ ロック取得 ２９ 共有変数が０ ３０ 共有変数を−ＣＰＵ台数で初期化する ３１ 共有変数に１をくわえる ３２ ロック解除 ３３ 共有変数が−１以下 ３４ バリア終了 ４１−１，４１−２ ＣＰＵ ４２ 共有メモリ ４３ 共有変数 1 Barrier start 2 Add 1 to shared variable of own CPU 3 Shared variable of other CPU is a shared variable of own CPU or more 4 Barrier end 11-1, 11-2 CPU 12 Shared memory 13-1, 13-2 Shared variable 21 Barrier start 22 Lock acquisition 23 Shared variable 0 24 Initialize shared variable by the number of CPUs 25 Subtract 1 from shared variable 26 Unlock 27 Shared variable is 1 or more 28 Lock acquisition 29 Shared variable is 0 30 Shared variable is -CPU Initialize with the number of units 31 Add 1 to the shared variable 32 Unlock 33 The shared variable is -1 or less 34 Barrier end 41-1, 41-2 CPU 42 Shared memory 43 Shared variable
Claims (2)
ら定義や参照が可能な共有メモリとを有する並列計算機
システムのバリア同期実現方法において、（Ａ）前記共
有メモリに前記ＣＰＵのそれぞれに対応する共有変数の
それぞれを同一の特定の数値に初期化して記憶させ、
（Ｂ）それぞれの前記ＣＰＵの実行がバリア部分に達す
る毎にそれぞれのバリア同期処理の動作を開始し、
（Ｃ）それぞれの前記バリア同期処理で、前記ＣＰＵが
自己に対応する前記共有変数だけを同一の所定の数値分
増加させ、（Ｄ）自己以外の他の前記ＣＰＵに対応する
前記共有変数の値のすべてが、自己の前記ＣＰＵに対応
する前記共有変数の値以上になるまで待合わせを行い、
（Ｅ）自己以外の他の前記ＣＰＵに対応する前記共有変
数の値のすべてが、自己の前記ＣＰＵに対応する前記共
有変数の値以上になったときには、バリア同期の成立と
判定して、それぞれの前記バリア同期処理を終了する、
ことを特徴とするバリア同期実現方法。1. A barrier synchronization realization method for a parallel computer system having a plurality of CPUs and a shared memory that can be defined and referenced by each of the CPUs, comprising: (A) sharing corresponding to each of the CPUs in the shared memory. Initialize and store each variable to the same specific number,
(B) Each time the execution of each CPU reaches the barrier portion, the operation of each barrier synchronization process is started,
(C) In each of the barrier synchronization processes, the CPU increments only the shared variable corresponding to itself by the same predetermined numerical value, and (D) the value of the shared variable corresponding to another CPU other than itself. Wait until the value of the shared variable corresponding to its own CPU is greater than or equal to
(E) When all the values of the shared variables corresponding to the other CPUs than the self become equal to or more than the values of the shared variable corresponding to the own CPU, it is determined that the barrier synchronization is established, and The barrier synchronization processing of
A method for realizing barrier synchronization, which is characterized in that
ら定義や参照が可能な共有メモリとを有する並列計算機
システムのバリア同期実現方法において、（Ａ）前記共
有メモリに前記ＣＰＵのそれぞれに対応する共有変数の
それぞれを同一の特定の数値に初期化して記憶させ、
（Ｂ）それぞれの前記ＣＰＵの実行がバリア部分に達す
る毎にそれぞれのバリア同期処理の動作を開始し、
（Ｃ）それぞれの前記バリア同期処理で、前記ＣＰＵが
自己に対応する前記共有変数だけを同一の所定の数値分
減少させ、（Ｄ）自己以外の他の前記ＣＰＵに対応する
前記共有変数の値のすべてが、自己の前記ＣＰＵに対応
する前記共有変数の値以下になるまで待合わせを行い、
（Ｅ）自己以外の他の前記ＣＰＵに対応する前記共有変
数の値のすべてが、自己の前記ＣＰＵに対応する前記共
有変数の値以下になったときには、バリア同期の成立と
判定して、それぞれの前記バリア同期処理を終了する、
ことを特徴とするバリア同期実現方法。2. A barrier synchronization realization method for a parallel computer system having a plurality of CPUs and a shared memory that can be defined and referenced by each of the CPUs, comprising: (A) sharing corresponding to each of the CPUs in the shared memory. Initialize and store each variable to the same specific number,
(B) Each time the execution of each CPU reaches the barrier portion, the operation of each barrier synchronization process is started,
(C) In each of the barrier synchronization processes, the CPU reduces only the shared variable corresponding to itself by the same predetermined numerical value, and (D) the value of the shared variable corresponding to another CPU other than itself. Wait until the value of the shared variable corresponding to its own CPU is less than or equal to
(E) When all the values of the shared variables corresponding to the other CPUs other than the self become equal to or less than the values of the shared variable corresponding to the own CPU, it is determined that the barrier synchronization is established, and The barrier synchronization processing of
A method for realizing barrier synchronization, which is characterized in that
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5026383A JP2968658B2 (en) | 1993-02-16 | 1993-02-16 | Barrier synchronization method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5026383A JP2968658B2 (en) | 1993-02-16 | 1993-02-16 | Barrier synchronization method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06243110A true JPH06243110A (en) | 1994-09-02 |
| JP2968658B2 JP2968658B2 (en) | 1999-10-25 |
Family
ID=12192010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5026383A Expired - Fee Related JP2968658B2 (en) | 1993-02-16 | 1993-02-16 | Barrier synchronization method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2968658B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01240965A (en) * | 1988-03-23 | 1989-09-26 | Hitachi Ltd | Synchronization control system |
-
1993
- 1993-02-16 JP JP5026383A patent/JP2968658B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01240965A (en) * | 1988-03-23 | 1989-09-26 | Hitachi Ltd | Synchronization control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2968658B2 (en) | 1999-10-25 |
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