JPH06243048A - 再構成可能な記憶装置 - Google Patents

再構成可能な記憶装置

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JPH06243048A
JPH06243048A JP5027751A JP2775193A JPH06243048A JP H06243048 A JPH06243048 A JP H06243048A JP 5027751 A JP5027751 A JP 5027751A JP 2775193 A JP2775193 A JP 2775193A JP H06243048 A JPH06243048 A JP H06243048A
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JP
Japan
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bank
memory unit
banks
memory
storage device
Prior art date
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Application number
JP5027751A
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English (en)
Inventor
Aruberuto Parashiosu
パラシオス・アルベルト
Makoto Hanawa
誠 花輪
Kunio Uchiyama
邦男 内山
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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  • Hardware Redundancy (AREA)
  • Memory System (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【目的】 従来のインターリーブ方式を使用時にデータ
のアベイラビリティの問題を解決し、冗長回路増加割合
が少なく、故障が他に影響を与えない記憶装置を提供す
る。 【構成】 B個のバンクに分配されたU個のメモリユニ
ット(MU)とS個のスペアメモリユニット(SMU)
をもち、通常、U個のMUを用いて連続番地のU個のデ
ータ要素をB個のバンクに分割(インターリーブ方式)し
て、あるバンク内のUに属するあるMUが故障した時、
故障のMUをそのバンク内のSに属するMUに置換し通
常動作を継続し、更にあるバンクが同一バンク内のSに
属するMUで救済できない程故障した時、故障のバンク
内のUに属するMUを他のバンクを含めてSに属するM
Uに置換し通常の動作を継続する。 【効果】 故障のMUのデータのみ再ロードが必要で、
データの再ロード時間が短縮される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は記憶装置に関し、特に、
無人運転(unmanned)や無保守運転(unmaintained)等を必
要とする宇宙通信のような超高信頼性システムや中大型
計算機システムや超集積度のマイクロプロセッサの記憶
構造等に用いられる記憶装置に関する。
【0002】
【従来の技術】故障部分を回避して再構成可能な記憶装
置は、コンピュータの発展と共に研究されてきた。記憶
装置に再構成の機能を持たせるために、記憶装置自体が
多重化され、故障の時スペアに置き換えられるように構
成されていた。しかし、使用率及びコストの観点からこ
の方法は効率が低い。記憶装置の使用率を向上するため
に、幾つかのバンクで構成されるインターリーブ記憶装
置が用いられる。このメモリが単一のプロセッサもしく
はマルチプロセッサのシステムに良く用いられている。
メモリのバンクの数が奇数の事例について、技術論文
「D.H.Laurie and C.R.Vora, "The Prime Memory System
for Array Access,"IEEE Trans. on Computers Vol.C-
31,pp.435-442,May 1982」及び「D.J.Kuck and R.A.Stoke
s,"The Burroughs Scientific Processor(BSP),"IEEE T
rans.on Comput. Vol.C-31,pp.363-376, May 1982」に述
べられている。しかし、バンクの数は奇数の時、記憶装
置の再構成アルゴリズムが複雑で再構成を行うためのハ
ードウェアが大きい。従来の最も用いられている構成は
バンクの数が偶数で2のべき乗のものである。このよう
なメモリのバンクのデータをアクセスするために、物理
アドレスの下位のビットをバンクのアドレスに、物理ア
ドレスの上位のビットをバンク内のアドレスにする下位
順位アドレシング(low-order addressing)か、物理アド
レスの上位のビットをバンクのアドレスに、物理アドレ
スの下位のビットをバンク内のアドレスにする上位順位
アドレシング(high-order addressing)か、あるいは前
記の両方のアドレシングを組み合わせるアドレシング方
式が用いられる。連続したアドレスへのアクセスを容易
にするために最も用いられる方法は前記の下位順位アド
レシングである。この方法を用いた8個のバンク及び6
4メモリユニットを持つ記憶装置の構成例が図2に示さ
れている。このようなメモリ装置は一つのバンクが故障
した時、故障のないバンクの数が奇数になるため、故障
したバンクの含むメモリの半分を論理的に切り離し、無
故障の半分を利用し、動作を続ける再構成のアプローチ
がある。図2の第4バンクが故障した場合、先の再構成
方法を用いた時のメモリの構成を図3に示す。明らかに
図3の第5、6及び第7バンクが使用可能であるが、前
記の再構成方法では用いられていない。使用可能なバン
クの使用率を向上する方法については、参考文献「D.K.P
radhaneds.,"Fault Tolerant Computing: Theory and P
ractice,"Vol.II,Prentice Hall,1986」に述べられてい
る。この方法は、故障後の使用可能なバンクを均一の2
のべき乗のバンク数を持つグループに分けて、グループ
内のバンクにデータをインターリーブするものである。
図2の第4バンクの故障後に、各グループが二つのバン
クで構成され、この再構成方法を採用した例を図4に示
す。この方法を用いる時は、使用可能なバンクの使用率
が上がるが、用いられていない使用可能バンクが未だあ
る。故障後の使用可能なバンクの全てを使用する方法に
ついては、技術論文「K.C.Cheung et al.,"Design and A
nalysis of a Gracefully Degrading InterleavedMemor
y System," IEEE Trans. on Computers Vol.39, pp.63-
71, Jan. 1990」に詳細に記されている。この方法は、前
記の方法と同様に故障後の使用可能なバンクをグループ
に分けてグループ内のデータをインターリーブするが、
グループ内のバンク数が順々に2のべき乗で増える。こ
の再構成方法を図2の第4バンクの故障後に適用したシ
ステムが図5に示されている。この方法では、バンクの
故障後の使用可能な全てのバンクが用いられる。しか
し、この方法の実現が困難で、大きなハードウェアを要
求する。最近、集積技術の進歩に伴い図2のようなメモ
リシステムに冗長性を持たせることが容易になってき
た。また、マルチプロセッサシステムがワンチップ化さ
れてきた。更に、チップ内に1次の記憶装置だけでな
く、2次の記憶装置もオンチップに装備されるようにな
ってきている。このようなチップを、特に実時間の精密
度の高いクリティカルな応用に用いる時は、故障後の使
用可能なバンクの使用率よりメモリにあるデータのアベ
イラビリティの方が重要である。これを考慮した再構成
方法については、技術論文「Sy-Yen Kuo et al., "Desig
n and Evaluation of Fault-Tolerant Interleaved Mem
ory Systems,"Int.Conf.on Parallel Processing, Vol.
I, pp.188-195, 1991」に述べられている。この方法で、
各バンクの二つまでのメモリユニットの故障及びグルー
プ内の一つまでのバンクの故障後の再構成が可能であ
る。図2のメモリにこの方法を適用できるようにした構
成を図6に示す。この方法で、グループ内のバンクのデ
ータがインターリーブされ、各グループに一つのスペア
バンクが用意されている。また、バンクの上の半分に含
まれるメモリユニットが故障した時、故障したユニット
の位置からメモリユニットのデータがバンクの上のスペ
アメモリユニットの方へ移動される。バンクの下の半分
内のメモリユニットが故障した時、先と同様にデータが
下のスペアメモリユニットの方へ移動される。図7が図
6のバンク3のメモリユニット11及び19が故障した
時の再構成後の状態を例示する。この方法で、一つのバ
ンクに三つのメモリユニットが故障した時、バンクが故
障したと見なされ、スペアバンクに置き換えられる。図
6のバンク1が故障した時の再構成後の様子を図8に示
す。
【0003】
【発明が解決しようとする課題】上記の図3、図4及び
図5に例示されている方法は、故障後の再構成時にほと
んどのメモリユニットのデータが再び格納せれなければ
ならないため、故障したメモリユニットだけでなく多く
のメモリユニットの内容が変わってしまう。実時間でデ
ータのアベイラビリティの重要な応用に前記のような再
構成方法を適用することは薦められない。また、これら
の方法の全てはバンクの故障を考慮しているが、メモリ
ユニットの故障後の再構成を考慮していない。通常、こ
れらの方法で、故障したメモリユニットが論理的に排除
される。一方、図6の構成に基づく方法で、データの再
ロード時間の短縮及びメモリユニットの再構成の問題が
解決されているが、図6の冗長度では付加回路の増加割
合が56.25%である。また、バンク内のメモリユニ
ットの故障は他のバンクのデータに影響を与えないが、
バンク内のデータの移動のためこの方法が未だデータの
アベイラビリティに問題がある。このため、冗長な部分
の増加割合が少なくてかつメモリユニットの故障が他の
メモリユニットのデータに影響を与えない再構成方法を
施行する記憶装置が望ましい。従って本発明の目的とす
るところは、前記の特徴を持つ再構成可能な記憶装置を
提供することである。
【0004】
【課題を解決するための手段】上記の課題を解決するた
めに、記憶装置に図1に示すようにB(=2のb乗)個の
バンクにU(=2のu乗)個のメモリユニット及びS(=
2のs乗)個のスペアメモリユニットを持たせ、記憶装
置のデータが下位順位アドレシング(low-order address
ing)方式でアクセスされるとする。データ構成によっ
て、メモリユニットがデータの1ワードか、1ページ
か、あるいは1ブロック等で構成される事例があった
り、メモリユニットのフィールドが下位や上位等のアド
レシング方式で分割されていたりすることが考えられ
る。しかし、ここでは一般性を保つために、バンク及び
メモリユニットの二つのフィールドしかを扱わないこと
とする。また、記憶装置の故障検出が従来の符号化等に
基づく方法で行われていると仮定し、故障したメモリユ
ニットあるいはバンクを指定する信号が既に用意されて
いると仮定する。上記のSの値を変えることによって、
バンク内のメモリユニットの再構成度及び記憶装置内の
バンクの再構成度が変わる。 s(S=2のs乗)は、 s=u−b+r と表すことができる。ここで、rは記憶装置の冗長度を
表し、2のr乗が再構成できるバンクの最大数を表す。
また、2の(u-2b+r)乗がバンク内の再構成できるメモ
リユニットの最大数を表す。上記の構成に対応する再構
成方法の説明を簡潔にするために、図1の記憶装置に印
加されるアドレスが常に物理アドレスであるとする。こ
の物理アドレスが記憶装の故障状態によって再構成を可
能とする形に変形される。通常(故障の無い時)、中央処
理部からのアドレスau-1u-2…a3210が0a
u-1u-2…a3210に変形される。上記の中央処理
部からのアドレスは下位順位方式に従い、au-1u-2
bがメモリユニットのアドレスに対応し、ab-1…a1
0がバンクアドレスに対応する。メモリユニットある
いはバンクの故障の時は、図9に示すようにそれぞれの
アドレスが変形される。図9に示すように故障の時は、
rの値及びbとの関係によってユニット及びバンクの再
構成用のアドレスが決定される。図10及び図11が図
9に示す再構成用アドレスの特定のビット値の計算をア
ルゴリズム的に示す。
【0005】
【作用】図1の記憶装置はメモリユニットが故障した
時、故障したメモリユニットのアドレスが図9に示すア
ドレス変換によって、前記のメモリユニットのバンク内
のスペアのアドレスに変形される。一つのバンクの故障
したメモリユニットの数が前記のバンクのメモリユニッ
トのスペアの数を超える時は、前記のバンクが故障した
と見なされる。バンクの故障の時は、バンク内のメモリ
ユニットのアドレスが図9に従って前記の記憶装置のス
ペアメモリユニットのアドレスに変形され、バンクの再
構成が行われる。メモリユニットの再構成がバンク内に
行われるため、他のバンクに影響が無い。また、故障し
たメモリユニットのアドレスしか変形されないため、故
障したメモリユニットの同バンクンク内の他のメモリユ
ニットに影響が無い。図10及び図11に示すアルゴリ
ズムでメモリユニット及びバンクのアドレスが使用可能
なスペアのアドレスに対応できるまで計算されるため、
メモリユニット及びバンクの故障をある程度同時に扱う
ことが可能である。また、故障したバンクの再構成が固
定のスペアに制限されていないためスペアの使用率が高
くて冗長度の小さい再構成可能な記憶装置が構成するこ
とができる。
【0006】
【実施例】本発明の特徴を例示するために図6に示す再
構成可能なシステムに同様な再構成能力を持つシステム
について述べる。対象するものは図12のような一つの
LSI上に構築されたマルチマイクロプロセッサシステム
の2次記憶装置400である。
【0007】このマルチマイクロプロセッサシステムの
2次記憶装置400の実施例の構成を図13に示す。図
13の記憶装置は、U、B及びSがそれぞれ64(u=
6),8(b=3)及び16(s=4)であるためrが
1であり、各バンクが2個までの故障メモリユニットの
再構成ができ、2個の故障バンクの再構成ができる。メ
モリユニットの再構成を説明するために図13のバンク
3の19番のメモリユニットと27番のメモリユニット
が故障したとする。まず、19番のメモリユニットが故
障したとする。このユニットのCPUアドレスが、 であり、通常、0010011(1ビット付加)の形で図
13のアドレシング回路に印加される。
【0008】故障の時は、このアドレスが100a5
210に替わる。a5*の計算が図10に従って、i
=1,SS1=0であるため、a1 5*=a1 5=0とな
る。19番のメモリユニットのアドレスが100001
1となる。図14に示すスペアに19番のメモリユニッ
トの内容が格納される。同様に、27番のメモリユニッ
トのアドレス(0011011)が100a2 5*a21
0に替わり、図10のアルゴリズムによってi=2,
SS1=1であるため、a1 5*=a1 5*(EXOR)S
1=1となり、n=2でSS2=0であるため27番の
メモリユニットのアドレスが1001011となる。図
14に示すスペアに27番のメモリユニットの内容が格
納される。
【0009】故障バンクの再構成を説明するために、故
障メモリユニットの無い状態で図13のバンク4及びバ
ンク2が順に故障するとする。バンク4のメモリユニッ
トのアドレス0a543100がr=1であるため1
00a5430*に置き換えられる。図11で(r=
1)i=1,SFB=0であるため、a1 0*=a1 0=0
となり、バンク4のメモリユニットのアドレスが次のア
ドレスに置き換えられ、 (4) 0000100⇒1000000 (12) 0001100⇒1000010 (20) 0010100⇒1000100 (28) 0011100⇒1000110 (36) 0100100⇒1001000 (44) 0101100⇒1001010 (52) 0110100⇒1001100 (60) 0111100⇒1001110 図15に示すように再構成される。
【0010】バンク2のメモリユニットのアドレス0a
543010がr=1であるため100a5430
*に置き換えられ、バンク4と同様に、図11で(r=
1)i=2,SFB=1(a2 0=a1 0*)であるため、
2 0*=a2 0(EXOR)SFB=1となり、バンク2
のメモリユニットのアドレスが次のアドレスに置き換え
られ、 (4) 0000010⇒1000001 (12) 0001010⇒1000011 (20) 0010010⇒1000101 (28) 0011010⇒1000111 (36) 0100010⇒1001001 (44) 0101010⇒1001011 (52) 0110010⇒1001101 (60) 0111010⇒1001111 図16に示すように再構成される。
【0011】図13のシステムは図6の示すシステムに
比べると、図13のシステムに二個の故障したバンクの
再構成ができた時にメモリユニットの再構成ができなく
なり、メモリユニットの再構成の状況によって故障する
バンクの再構成が不可能になったりすることがある。し
かし、図6のシステムは二つ以上のスペア行の構成で再
構成を行うためにスイッチング回路が複雑になるという
問題が本発明のシステムでは存在しない。図13の各バ
ンクのスペアが四つになっても故障メモリユニットの再
構成アドレスの計算が変わらない。また、故障バンクの
位置に依存せずに本発明で、故障バンクの再構成が可能
であることに対して図6では同グループ内の2番目の故
障バンクの再構成が不可能である。更に、図6のシステ
ムの付加回路の増加割合が56.25%に対しては本実
施例の冗長な回路が25%だけである。
【0012】なお、これらの例から解かるように再構成
を行う時は、本発明で、再構成されるメモリユニットあ
るいはバンクが他のメモリユニットあるいはバンクのデ
ータの変更を必要としない。
【0013】図13の記憶装置は、各バンクが4個のス
ペアを持つように構成すれば(付加回路の増加割合50
%)、メモリユニットの再構成の状況によって故障バン
クの再構成が不可能になる確率が低くなり、最大各バン
クの4個のメモリユニットの再構成、あるいは、4個の
バンクの再構成可能なシステムとなる。
【0014】
【発明の効果】以上述べたように、本発明によれば、デ
ータの再ロード時間の短縮だけでなく、故障したメモリ
ユニットのバンク内の他のメモリユニットのデータに影
響を与えない高データのアベイラビリティの再構成可能
記憶装置を構築することができる。また、その構成を実
現するための必要な付加回路の増加割合が少ない。さら
に、再構成用アドレスの計算が単純なアルゴリズムで実
現できる。
【図面の簡単な説明】
【図1】本発明を図示する構成である。
【図2】64メモリユニットを持つ8−wayインター
リーブ記憶装置である。
【図3】図2のバンク4が故障した時の半分捨て方式に
基づいた再構成例である。
【図4】図2のバンク4が故障した時の一定サイズ分割
方式に基づいた再構成例である。
【図5】図2のバンク4が故障した時の変動サイズ分割
方式に基づいた再構成例である。
【図6】グループ化に基づいたバンク及びメモリユニッ
トの再構成可能な記憶装置である。
【図7】図6のバンク3の11番及び19番のメモリユ
ニットが故障した時の再構成例である。
【図8】図6のバンク1が故障した時の再構成例であ
る。
【図9】本発明の記憶装置の故障したメモリユニット及
びバンクの再構成アドレスの一般式を示す図である。
【図10】本発明の記憶装置のメモリユニットが故障し
た時、図9の特定のアドレスビットの計算を示す図であ
る。
【図11】本発明の記憶装置のバンクが故障した時、図
9の特定のアドレスビットの計算を示す図である。
【図12】本発明の記憶装置を2次記憶装置としたシス
テムの例である。
【図13】本発明の構成を用いる64メモリユニットを
持つ8−wayインターリーブ記憶装置である。
【図14】図13のバンク3の19番及び27番のメモ
リユニットが故障した時、その再構成を図示する図であ
る。
【図15】図13のバンク4が故障した時、その再構成
を図示する図である。
【図16】図13のバンク4及びバンク2が故障した
時、その再構成を図示する図である。
【符号の説明】
100…メモリユニット、200…記憶装置のバンク、
300…1次記憶装置、400…2次記憶装置、500
…接続網、CPU…中央処理部、U…メモリユニットの
数、S…メモリユニットのスペア数、B…バンクの数、
bank:0〜7…バンクの番号、0〜63…メモリユ
ニットの番号。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】B個のバンクに分配されたU個のメモリユ
    ニットと、 S個のスペアメモリユニットとを具備してなり、 通常、前記U個のメモリユニットを使用して連続番地の
    U個のデータ要素を前記B個のバンクに分割し、 前記何れかのバンク内のUに属する何れかのメモリユニ
    ットが故障した時、前記故障したメモリユニットをその
    バンク内のSに属するメモリユニットに置き換えて通常
    の動作を継続し、 更に前記何れかのバンクが同一バンク内のSに属するメ
    モリユニットで救済できないほど故障した時、前記故障
    したバンク内のUに属するメモリユニットを、他のバン
    クを含めてSに属するメモリユニットに置き換えて通常
    の動作を継続することを特徴とする再構成可能な記憶装
    置。
  2. 【請求項2】B個のバンクに分配されたU個のメモリユ
    ニットと、 S個のスペアメモリユニットとを具備してなり、 通常、前記U個のメモリユニットを使用して連続番地の
    U個のデータ要素を前記B個のバンクに分割し、 前記何れかのバンク内のUに属する何れかのメモリユニ
    ットが故障した時、前記故障したメモリユニットをその
    バンク内のSに属するメモリユニットに置き換えて通常
    の動作を継続し、 更に前記何れかのバンクが同一バンク内のSに属するメ
    モリユニットで救済できないほど故障した時、前記故障
    したバンク内のUに属するメモリユニットを、他のバン
    クを含めてSに属するメモリユニットに置き換えて通常
    の動作を継続することを特徴とする再構成可能な記憶装
    置を1チップ上にもつ集積回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000148998A (ja) * 1998-11-13 2000-05-30 Sony Corp データ処理装置および並列プロセッサ
JP2009059121A (ja) * 2007-08-31 2009-03-19 Hitachi Ltd 仮想計算機の制御方法

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