JPH06232747A - A/d converter circuit and a/d conversion method - Google Patents
A/d converter circuit and a/d conversion methodInfo
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- JPH06232747A JPH06232747A JP4184493A JP4184493A JPH06232747A JP H06232747 A JPH06232747 A JP H06232747A JP 4184493 A JP4184493 A JP 4184493A JP 4184493 A JP4184493 A JP 4184493A JP H06232747 A JPH06232747 A JP H06232747A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、アナログ−ディジタル
変換回路およびアナログ−ディジタル変換方法に関し、
精度の低下を生じさせることなく高速動作を行うと共
に、高速性や精度の重視の度合いに応じた変換を簡便に
行うことができるサブレンジング型の上記変換回路およ
び変換方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog-digital conversion circuit and an analog-digital conversion method,
The present invention relates to the above sub-ranging conversion circuit and conversion method, which can perform high-speed operation without causing deterioration of accuracy and can easily perform conversion according to the degree of importance of high-speed performance and accuracy.
【0002】[0002]
【従来の技術】アナログ−ディジタル(A−D)変換回
路は、その変換方式により、フラッシュ型、逐次比較
型、デュアルスロープ型等の種々に分類される。これら
の変換回路は、高速かつ高精度であることが理想ではあ
るが、その変換原理,変換方式によって、高速動作に向
くもの、高精度動作に向くものがあり、高速と高精度と
を両立させるのは容易ではない。図4は、市販されてい
る電子機器に使用されるA−D変換回路の変換速度と精
度(あるいは分解能)との関係を示すグラフである。同
図に示すように、A−D変換回路は、一般に精度を高く
しようとすれば速度が低下するし、逆に速度を高くしよ
うとすれば、精度が低下する。2. Description of the Related Art Analog-digital (AD) conversion circuits are classified into various types such as a flash type, a successive approximation type, a dual slope type, etc., depending on the conversion method. Ideally, these conversion circuits are high-speed and high-precision, but depending on the conversion principle and conversion method, there are some that are suitable for high-speed operation and those that are suitable for high-precision operation. It's not easy. FIG. 4 is a graph showing the relationship between conversion speed and accuracy (or resolution) of AD conversion circuits used in commercially available electronic devices. As shown in the figure, the A-D conversion circuit generally decreases in speed if the accuracy is increased and conversely decreases in accuracy if the speed is increased.
【0003】ところで、速度と精度とのバランスが要求
される用途には、サブレンジング方式を用いたA−D変
換回路が用いられる。図5は、4段構成のサブレンジン
グ型のA−D変換回路を示している。このサブレンジン
グ型のA−D変換回路では、第1段変換部5を構成する
ADC(アナログ−ディジタル変換器)5cにより、ま
ず被変換アナログ信号INを粗くA−D変換し、この変
換出力をnビット出力のディジタル補正回路9、および
第2段変換部6に出力する。By the way, an A-D conversion circuit using a sub-ranging method is used for applications requiring a balance between speed and accuracy. FIG. 5 shows a sub-ranging type A-D conversion circuit having a four-stage configuration. In this sub-ranging type A-D conversion circuit, an ADC (analog-digital converter) 5c forming the first stage conversion unit 5 first roughly A-D-converts the converted analog signal IN, and outputs the converted output. The data is output to the n-bit output digital correction circuit 9 and the second stage conversion unit 6.
【0004】第2段変換部6では、ADC5cからのデ
ィジタル信号をDAC(ディジタル−アナログ換器)6
aによりアナログ信号に変換し、差分増幅器6bにより
前記被変換アナログ信号INとDAC6aからのアナロ
グ信号との差分を求め、これをADC6cにより再度A
−D変換し、この変換出力を前記ディジタル補正回路9
および第3段変換部7に出力する。The second stage converter 6 converts the digital signal from the ADC 5c into a DAC (digital-analog converter) 6
a is converted into an analog signal, the difference amplifier 6b obtains the difference between the converted analog signal IN and the analog signal from the DAC 6a, and the difference is re-converted to A by the ADC 6c.
-D conversion, and the converted output is the digital correction circuit 9
And output to the third stage conversion unit 7.
【0005】第3段変換部7では、上記と同様にして、
前段のADC6cの出力をDAC7aによりアナログ信
号に変換し、差分増幅器7bにより前段の差分増幅器6
bのアナログ出力とDAC7aからのアナログ出力との
差分を求め、これをADC7cによりA−D変換し、こ
の変換出力を前記ディジタル補正回路9および第4段変
換部8に出力する。In the third stage conversion section 7, in the same manner as described above,
The DAC 7a converts the output of the ADC 6c in the preceding stage into an analog signal, and the differential amplifier 7b converts it into an analog signal.
The difference between the analog output of b and the analog output from the DAC 7a is obtained, this is A / D converted by the ADC 7c, and this converted output is output to the digital correction circuit 9 and the fourth stage conversion unit 8.
【0006】以下、同様のステップを最終段まで(この
場合には次段まで)繰り返すことで、高精度(同図では
nビット)のA−D変換結果を得ることができる。な
お、サブレンジング型のA−D変換回路では、変換部の
段数を増すことで精度は上がるが、その反面、前述した
ように変換に要する時間は長くなる。Thereafter, by repeating the same steps up to the final stage (in this case, up to the next stage), a highly accurate (n-bit in the figure) A-D conversion result can be obtained. In the sub-ranging A / D conversion circuit, the accuracy is improved by increasing the number of stages of the conversion unit, but on the other hand, as described above, the time required for conversion becomes long.
【0007】ところで、一般のA−D変換回路では、そ
の用途や規格等によって、速度あるいは精度の要求を満
たした上で、当然ながら、より高精度より高速なものが
求められる。このため、実際のA−D変換回路の設計に
あたっては、ある一つの速度あるいは精度が決められる
と、これに最適化する回路が設計される。これにより、
ある用途,規格等を前提に設計されたA−D変換回路で
は、他の用途,規格等(すなわち他の速度,精度)には
必ずしも適合できないものとなるのが通常である。By the way, a general A / D conversion circuit is required to have a higher accuracy and a higher speed as a matter of course, while satisfying the speed or accuracy requirements depending on its application and standard. Therefore, in designing an actual AD conversion circuit, if a certain speed or accuracy is determined, a circuit optimized for this is designed. This allows
An A-D conversion circuit designed on the premise of a certain application, standard, etc. usually cannot always meet other applications, standards, etc. (that is, other speed, accuracy).
【0008】ところが、例えば汎用のテスターや測定器
のように、その測定対象に応じて、A−D変換回路の速
度や精度の幅広い変更が要求される場合も多く、1つの
A−D変換回路を、あるときには精度よりも高速性に重
きをおいて高速で動作させ、またあるときには逆に高速
性よりも精度に重きをおいてかなりの高精度で動作させ
たい場合も生じる。However, in many cases such as a general-purpose tester or a measuring instrument, it is often required to change the speed and accuracy of the A-D conversion circuit widely depending on the object to be measured. In some cases, it may be desired to operate at high speed with a higher speed than accuracy, and conversely with a higher accuracy than a high speed.
【0009】図5に示したサブレンジング型のA−D変
換回路では、その段数を用途等に応じて適宜切換えるこ
とで、上記のような幅広い速度、精度要求に対応するこ
ともある程度可能である。In the sub-ranging type A-D conversion circuit shown in FIG. 5, it is possible to meet the wide range of speed and accuracy requirements as described above by appropriately switching the number of stages according to the application. .
【0010】[0010]
【発明が解決しようとする課題】しかし、ある速度や精
度を基準として設計されたものは、異なる基準の速度や
精度が要求される他の用途に転用しても、常に所望の速
度と精度とを兼ね備えることは困難である。例えば、図
5のA−D変換回路において、3段目まであるいは2段
目までと言ったように、第1段変換部から最終段より前
段の変換部までの出力を取り出してmビット(m<n)
のA−D変換回路として使用する場合、速度および精度
との関係は図4に「×」でプロットしたように、本来期
待される特性(同図のラインL)より下側の領域に点が
位置してしまい、所望の速度や精度の特性を得ることが
できない。なお、同図におけるP点は当初の速度および
精度を示している。However, the one designed on the basis of a certain speed or accuracy always has a desired speed and accuracy even if it is diverted to another application requiring a speed or accuracy of a different reference. It is difficult to combine both. For example, in the A / D conversion circuit of FIG. 5, as described up to the third stage or the second stage, the output from the first stage conversion unit to the conversion unit of the last stage to the previous stage is extracted and m bits (m <N)
When used as the A-D conversion circuit of, the relationship between the speed and the accuracy is as shown in the plot of “x” in FIG. 4, and the point is in the area below the originally expected characteristic (line L in the figure). Since it is located, desired characteristics of speed and accuracy cannot be obtained. The point P in the figure shows the initial speed and accuracy.
【0011】換言するなら、上記のようにあるA−D変
換回路を異なる用途等に併用する場合には、他の同速度
のA−D変換回路と比較して精度的に見劣りするし、逆
に同精度のA−D変換回路と比較して速度的に見劣りす
る。このため、一つのA−D変換回路を多用途に使用し
ようとするような場合には、速度,精度の何れかは満足
できない結果となる。In other words, when an A-D conversion circuit as described above is used in combination for different purposes, it is inferior in accuracy compared to other A-D conversion circuits of the same speed, and conversely. In comparison with an A / D conversion circuit having the same accuracy, it is inferior in terms of speed. Therefore, when one A-D conversion circuit is used for various purposes, either the speed or the accuracy cannot be satisfied.
【0012】このような不都合が生ずる理由を、サブレ
ンジング型のA−D変換回路の動作原理と併せて、さら
に詳しく述べる。サブレンジング型A−D変換回路で
は、最終段でnビットの精度(分解能)を得ようとした
場合、各段のADCにはnビットの精度は必要とはしな
い。例えば、図6(A)に示すように、2つのkビット
ADCで2段のサブレンジング型A−D変換を行ってデ
ィジタル出力を得るとき、第1段変換部10(すなわち
ADC10c)のkビットの下位k′ビットと、第2段
変換部11のADC11cのkビットの上位k′ビット
とを、同図(B)に示すようにオーバーラップさせ、最
終的に得られるビット数を、 k′′=2×k−k′<2×k というように、2×kより小さめに選ぶ。そして、ディ
ジタル補正回路12により両ADC出力にディジタル演
算(オーバーレンジ演算)を施すことにより、kビット
精度のA−D変換結果を得ることができる。なお、同図
(A)において第2段変換部11には、図5の第2〜第
4変換部におけると同様、DAC11a,差分増幅器1
1bを有している。The reason why such an inconvenience occurs will be described in more detail together with the operation principle of the sub-ranging type A-D conversion circuit. In the sub-ranging type A-D conversion circuit, when trying to obtain n-bit precision (resolution) at the final stage, the ADC of each stage does not need n-bit precision. For example, as shown in FIG. 6A, when two stages of sub-ranging A / D conversion are performed with two k-bit ADCs to obtain a digital output, k-bits of the first-stage conversion unit 10 (that is, ADC 10c) are used. Lower k'bits and the higher k'bits of the k bits of the ADC 11c of the second stage converter 11 are overlapped as shown in FIG. Choose smaller than 2 × k such that ′ = 2 × k−k ′ <2 × k. Then, the digital correction circuit 12 performs a digital operation (overrange operation) on both ADC outputs to obtain an AD conversion result with k-bit accuracy. In addition, in the same figure (A), the 2nd conversion part 11 has DAC11a, the difference amplifier 1 like the 2nd-4th conversion part of FIG.
It has 1b.
【0013】上記サブレンジング型のA−D変換回路の
動作原理から、次のことが容易に理解される。すなわ
ち、図5において、最終段がnビットである場合には、
DAC(6a,7a,8a)、差分増幅器(6b,7
b,8b)等のアナログ系回路にはnビットの高い精度
が要求される。参考のため、このような精度が要求され
るブロックを図5において斜線で示す。From the operating principle of the sub-ranging type A-D conversion circuit, the following can be easily understood. That is, in FIG. 5, when the final stage is n bits,
DAC (6a, 7a, 8a), difference amplifier (6b, 7)
High precision of n bits is required for analog circuits such as b, 8b). For reference, blocks for which such accuracy is required are shown by hatching in FIG.
【0014】上記構成のサブレンジング型のA−D変換
回路において、第1段変換部から第2または第3段変換
部までのディジタル信号からmビット(m<n)を取り
出して高速動作をさせる場合、図4のグラフのラインL
上を遷移するような特性を得るためには、段数の若い変
換部になればなるほど高速動作が要求される。特に、図
5における第1段変換部のADC5cおよび第2変換部
のDAC6a,ディジタル補正回路6bを含む回路には
高速動作が要求されるが、上述したように、DAC6a
およびディジタル補正回路6bには、もともとnビット
の高い精度が要求されている。一般に上記回路が、高速
性と高精度の要求に応えることは難しいため、nビット
精度を実現するためには高速性が犠牲となるし、前段部
分(第1段変換部から第2または第3段変換部まで)の
ディジタル信号からmビットのみを取り出したときの高
速性は不十分なものとなる。In the sub-ranging type A-D conversion circuit having the above-mentioned configuration, m bits (m <n) are extracted from the digital signal from the first stage conversion unit to the second or third stage conversion unit to operate at high speed. Case, line L of the graph in FIG.
In order to obtain a characteristic that transitions up, the faster the conversion rate, the lower the number of stages. In particular, the circuit including the ADC 5c of the first conversion unit, the DAC 6a of the second conversion unit, and the digital correction circuit 6b shown in FIG. 5 is required to operate at high speed.
And the digital correction circuit 6b is originally required to have a high accuracy of n bits. In general, it is difficult for the above-mentioned circuit to meet the requirements for high speed and high precision, so high speed is sacrificed in order to realize n-bit precision, and the preceding stage portion (from the first stage conversion unit to the second or third stage). The speed is insufficient when only m bits are extracted from the digital signal (up to the stage conversion unit).
【0015】本発明は、上記のような問題を解決するた
めに提案されたものであって、用途,規格等に応じた速
度や精度を適宜に選択し、その時どきにおいて速度およ
び精度の劣化を生じさせないA−D変換を単一のA−D
変換回路で実現できるサブレンジング型のA−D変換回
路およびA−D変換方法を提供することを目的とする。The present invention has been proposed in order to solve the above-mentioned problems, and the speed and accuracy are appropriately selected according to the application, standard, etc., and the deterioration of the speed and accuracy is sometimes made. A single A-D conversion that does not occur
An object of the present invention is to provide a sub-ranging type A-D conversion circuit and an A-D conversion method that can be realized by a conversion circuit.
【0016】[0016]
【課題を解決するための手段】本発明者は、従来のサブ
レンジング型のA−D変換回路が、いわゆる「順送り」
(カスケード接続)構造であることに着目した。そし
て、該接続に代えて、いわゆる「入れ子」(ネスティン
グ接続)構造を採用すれば、最も高速な動作が要求され
る第1段変換部(ないしは段数の若い変換部)を、高精
度動作を必要としない構成とすることができ、所定ビッ
ト(A−D変換回路の本来の出力ビットよりは小さい)
の範囲内で回路の高速化に専念できるし、第1段(ない
し段数の若い変換部までの)ディジタル出力のみを取り
出して高速動作を行う場合にも、所望の速度と精度を得
ることができるとの結論を得、本発明を成すに至った。The inventor of the present invention has found that a conventional sub-ranging type A-D conversion circuit is a so-called "forward feed".
We paid attention to the structure (cascade connection). If a so-called "nested" (nesting connection) structure is adopted instead of the connection, the first-stage conversion unit (or the conversion unit having a small number of stages) requiring the highest speed operation requires high-precision operation. The predetermined bit (smaller than the original output bit of the A / D conversion circuit)
Within the range, it is possible to concentrate on the speedup of the circuit, and the desired speed and precision can be obtained even when only the first stage (or the conversion unit with a smaller number of stages) digital output is taken out and the high speed operation is performed. Therefore, the present invention has been completed.
【0017】すなわち、本発明のA−D変換回路は、3
段以上の変換部からなるものであって、少なくとも第2
段以降に、直前段変換部の出力を入力とするDAC
と、該DACの出力と前記被変換アナログ信号とを入
力とし、これらの差分信号を増幅する差分増幅器と、
該差分増幅器の出力を入力とするADCと、該ADC
の出力と前記直前段変換部の出力とを二入力とし、所定
ディジタル信号を出力するディジタル回路とからなる変
換部を1つ以上有することを特徴とする。That is, the AD conversion circuit of the present invention has 3
Comprising at least two stages of conversion units, at least the second
The DAC that receives the output of the previous stage conversion unit after the stage
And a differential amplifier that receives the output of the DAC and the converted analog signal and that amplifies the differential signal between them.
An ADC whose input is the output of the differential amplifier;
And a digital circuit for outputting a predetermined digital signal, which has at least one conversion section.
【0018】また、前記ディジタル回路は、二入力(当
該ディジタル回路の入力側のADCおよび直前段のディ
ジタル出力)を単に保持するラッチであってもよいし、
該二入力にオーバーレンジ演算を施すディジタル補正回
路であってもよい。The digital circuit may be a latch that simply holds two inputs (the ADC on the input side of the digital circuit and the digital output of the immediately preceding stage),
It may be a digital correction circuit that performs overrange calculation on the two inputs.
【0019】加えて、最終段以外の少なくとも一の段の
ディジタル回路の出力を変換回路出力として適宜取り出
すようにすることもできる。In addition, the output of the digital circuit of at least one stage other than the final stage can be appropriately extracted as the output of the conversion circuit.
【0020】さらに、本発明のA−D変換方法は、第1
〜第M(M≧3)の変換ステップからなり、第1の変換
ステップにおいて、被変換アナログ信号をn1ビットデ
ィジタル信号に変換し、第k(ただし、k=2,3,・
・・,M)の変換ステップにおいて、直前段の変換ステ
ップにより変換されたnk−1ビットのディジタル信号
をアナログ信号に戻し、このアナログ信号と前記被変換
アナログ信号との差分を増幅して差分信号を求め、該差
分信号をn′kビットのディジタル信号に変換した後、
このディジタル信号と、前記nk−1ビットのディジタ
ル信号とから、nkビットのディジタル信号を求めるこ
とを特徴とする。ここで、nkビットのディジタル信号
を求めるときは、nk−1ビットを上位、n′kビット
を下位に置いて、ただ並べるだけのもの(nk=n
k−1+n′k)でも良いし、両ディジタル信号に、オ
ーバーレンジ演算を施して補正を加えてnkビットとす
るもの(nk<nk−1+n′k)でも良い。Further, the A-D conversion method of the present invention is the first
To M-th (M ≧ 3) conversion steps, in the first conversion step, the converted analog signal is converted into an n 1- bit digital signal, and the k-th (where k = 2, 3, ...
.., M), the nk-1 bit digital signal converted by the conversion step of the immediately preceding stage is returned to an analog signal, and the difference between this analog signal and the analog signal to be converted is amplified to obtain a difference. After obtaining the signal and converting the difference signal into a digital signal of n ′ k bits,
And the digital signal from said n k-1 bit digital signal, and obtains the digital signal of n k bits. Here, when an n k bit digital signal is to be obtained, n k−1 bits are placed in the higher order and n ′ k bits are placed in the lower order, and they are simply arranged (n k = n
k-1 + n ' k ) or both digital signals may be subjected to overrange calculation and corrected to obtain n k bits (n k <n k-1 + n' k ).
【0021】[0021]
【作用】本発明の典型的な作用の例を以下に説明する。
本発明では、被変換アナログ入力信号は、第1段変換部
により所定の分解能でAD変換され、n1ビットディジ
タル信号が第2段変換部に出力される(第1の変換ステ
ップ)。The typical operation of the present invention will be described below.
In the present invention, the converted analog input signal is AD-converted by the first-stage conversion unit with a predetermined resolution, and the n 1- bit digital signal is output to the second-stage conversion unit (first conversion step).
【0022】第2段変換部においては、前記n1ビット
ディジタル信号をDACによりアナログ信号に戻し、前
記被変換アナログ信号と前記DACからのアナログ信号
との差分を差分増幅器により求め、これをADCにより
AD変換する。これにより、n′2ビットディジタル差
分信号が求められる。そして、ディジタル回路により、
第1段のADCからの前記n1ビットディジタル信号
と、前記段のADCからのn2′デジタル差分信号とか
ら、n2ビットの所定ディジタル信号が得られる(第2
の変換ステップ)。なお、上記ディジタル回路が、オー
バーレンジ演算機能を有するディジタル補正回路である
場合には、該ディジタル補正回路の入力側のADCの精
度や直前段変換部のディジタル出力の精度に余裕を持た
せることができる。In the second stage converter, the n 1- bit digital signal is returned to an analog signal by a DAC, the difference between the converted analog signal and the analog signal from the DAC is obtained by a difference amplifier, and this difference is obtained by the ADC. AD conversion. Thus, n '2-bit digital difference signal are determined. And by the digital circuit,
A predetermined digital signal of n 2 bits is obtained from the n 1- bit digital signal from the ADC of the first stage and the n 2 ′ digital difference signal from the ADC of the stage (second).
Conversion step). When the digital circuit is a digital correction circuit having an overrange calculation function, a margin can be provided for the accuracy of the ADC on the input side of the digital correction circuit and the accuracy of the digital output of the immediately preceding conversion unit. it can.
【0023】第3、第4、・・・、第k、・・・、第M
の各変換部の構成は、第2段変換部の構成と同一であ
る。ただし、これらのディジタル回路は直前段のディジ
タル回路からのディジタル信号と当該段のADCからの
ディジタル信号とを入力する。なお、各段の差分増幅器
は、被変換アナログ信号と当該段のDACの出力との差
分を求めることになる(第3、第4、・・・、第Mの変
換ステップ)。Third, fourth, ..., Kth, ..., Mth
The configuration of each conversion unit is the same as the configuration of the second stage conversion unit. However, these digital circuits input the digital signal from the digital circuit of the immediately preceding stage and the digital signal from the ADC of the relevant stage. The differential amplifier in each stage obtains the difference between the converted analog signal and the output of the DAC in the relevant stage (third, fourth, ..., Mth conversion step).
【0024】本発明では、2段目以降の変換部における
アナログ回路の精度は、当該ディジタル回路の出力ビッ
ト数により影響を受けるが、A−D変換回路の出力ビッ
ト数による影響を受けることはない。このため、前段に
なればなるほど精度は要求されなくなり、高速動作を行
うことができる。一方、後段になればなるほど、各段の
変換部におけるアナログ回路には高精度が要求される
が、ディジタル回路の出力ビット数が大きいので、高精
度の出力を得ることができる。なお、第2段以降の変換
部の出力段のディジタル回路として、オーバーレンジ演
算を行うディジタル補正回路を採用した場合には、該デ
ィジタル補正回路の入力側のADCの精度や直前段変換
部のディジタル出力精度が緩和される。In the present invention, the accuracy of the analog circuit in the second and subsequent conversion sections is affected by the number of output bits of the digital circuit, but is not affected by the number of output bits of the AD conversion circuit. . For this reason, the accuracy is not required as it goes to the front stage, and high-speed operation can be performed. On the other hand, the higher the accuracy of the analog circuit in the conversion section of each stage is, the higher the number of output bits of the digital circuit is, and therefore the higher precision output can be obtained. When a digital correction circuit that performs an overrange calculation is used as the digital circuit of the output stage of the conversion unit after the second stage, the accuracy of the ADC on the input side of the digital correction circuit and the digital value of the conversion unit of the immediately preceding stage are used. Output accuracy is eased.
【0025】本発明は、基本的には各段の変換部を「入
れ子」構造としたものであるが、この「入れ子」構造
と、図5に示した従来の「順送り」構造とを混成させる
こともできる。Although the present invention basically has a "nested" structure for the conversion unit of each stage, this "nested" structure is mixed with the conventional "progressive" structure shown in FIG. You can also
【0026】[0026]
【実施例】図1は本発明のサブレンジング型のA−D変
換回路の一実施例を示す図である。同図の実施例では、
ディジタル回路としてオーバーレンジ演算を行うディジ
タル補正回路が用いられ、A−D変換回路は、4段(す
なわち、M=4)の変換部から構成されている。被変換
アナログ信号INが入力される第1段変換部1は、n1
ビットのADC1cにより構成されている。1 is a diagram showing an embodiment of a sub-ranging type A-D conversion circuit of the present invention. In the embodiment shown in FIG.
A digital correction circuit that performs an overrange calculation is used as the digital circuit, and the A-D conversion circuit includes four stages (that is, M = 4) of conversion units. The first-stage conversion unit 1 to which the converted analog signal IN is input is n 1
It is composed of a bit ADC 1c.
【0027】また、第2段の変換部2は、DAC2a、
差分増幅器2b、n′2ビットADC2cおよびディジ
タル補正回路2dにより構成されている。第1段変換部
1の出力端子(すなわち、該ADC1cの出力端子)は
DAC2aに接続され、該DAC2aの出力端は差分増
幅器2bの一方の入力に接続されている。この差分増幅
器2bの他方の入力端子には、前記被変換アナログ信号
INが入力され、差分増幅器2bの出力端子はADC2
cに接続されている。そして、このADC2cの出力端
子および前記ADC1cの出力端子は、オーバーレンジ
演算機能を有するn2ビット出力のディジタル補正回路
2dに接続されている。The conversion unit 2 of the second stage is composed of the DAC 2a,
Differential amplifier 2b, and is composed of n '2 bits ADC2c and digital correction circuit 2d. The output terminal of the first stage conversion unit 1 (that is, the output terminal of the ADC 1c) is connected to the DAC 2a, and the output terminal of the DAC 2a is connected to one input of the difference amplifier 2b. The converted analog signal IN is input to the other input terminal of the differential amplifier 2b, and the output terminal of the differential amplifier 2b is ADC2.
connected to c. The output terminal of the ADC 2c and the output terminal of the ADC 1c are connected to a digital correction circuit 2d having an n 2 bit output and having an overrange calculation function.
【0028】上記第2段変換部2と同様、第3変換部3
はDAC3a、差分増幅器3b、n′3ビットのADC
3cおよびn3ビット出力のディジタル補正回路3dに
より構成され、第4段変換部4はDAC3a、差分増幅
器3b、n′4ビットのADC4cおよびn4ビット出
力のディジタル補正回路3dにより構成されている。第
3段,第4段の各変換部において、前段の出力端子(す
なわち、第3変換部3にとってはディジタル補正回路2
dの出力端子、第4の変換部4にとってはディジタル補
正回路3d)がDAC(3aあるいは4a)に接続され
ること、被変換アナログ信号INは差分増幅器(3b,
4b)に入力されること、その他接続状態は第2の変換
部における対応する各構成要素の接続状態と同様であ
る。Similar to the second stage conversion unit 2, the third conversion unit 3
ADC is DAC3a, differential amplifier 3b, n 'of 3 bits
Is constituted by a digital correction circuit 3d and 3c and n 3 bit output, the fourth-stage conversion unit 4 DAC3a, it is constituted by the difference amplifier 3b, n '4 bit ADC4c and n 4-bit output of the digital correction circuit 3d. In each of the conversion units of the third and fourth stages, the output terminal of the preceding stage (that is, the digital correction circuit 2 for the third conversion unit 3)
The output terminal of d, the digital correction circuit 3d) for the fourth conversion unit 4 is connected to the DAC (3a or 4a), and the converted analog signal IN is the difference amplifier (3b,
4b) and other connection states are the same as the connection states of the corresponding constituent elements in the second conversion unit.
【0029】以下、図1に示した回路の作用を説明す
る。AD変換部1cの出力とAD変換部2cの出力との
オーバーレンジビット数をq2、ディジタル補正回路2
dとAD変換部3cとのオーバーレンジビット数を
q3、ディジタル補正回路3dの出力とAD変換部4c
の出力とのオーバーレンジビット数をq4とすると、 n2=n′2+n1−q2 n3=n′3+n2−q3 n4=n′4+n3−q4 となる。ここで、n1<n2<n3<n4である。The operation of the circuit shown in FIG. 1 will be described below. The number of overrange bits between the output of the AD converter 1c and the output of the AD converter 2c is q 2 , and the digital correction circuit 2
The number of overrange bits between d and the AD conversion unit 3c is q 3 , the output of the digital correction circuit 3d and the AD conversion unit 4c.
Number overrange bits of the output when the q 4, the n 2 = n '2 + n 1 -q 2 n 3 = n' 3 + n 2 -q 3 n 4 = n '4 + n 3 -q 4. Here, n 1 <n 2 <n 3 <n 4 is satisfied.
【0030】例えば、オーバーレンジビット数をすべて
2ビット(すなわち、q2〜q4を2)とし、、n1=
n2′=n3′=n4′=6とすると、n2=10、n
3=14、n4=18となる。なお、同図では( )に
より各部のビット数を示すと共に、オーバレンジングの
状態図を併記しておく。この場合、第2段変換部2のD
AC2a,差分増幅器2bには4ビットの精度のもの
が、第3段変換部3のDAC3aには14ビットの精度
のものが、第4段変換部4のDAC4aには16ビット
の精度のものが使用される。なお、図1では、図5と対
比するために、最大の精度が必要とされるDAC4aと
ディジタル補正回路4bを斜線で示してある。For example, the number of overrange bits is all 2 bits (that is, q 2 to q 4 is 2), and n 1 =
If n 2 ′ = n 3 ′ = n 4 ′ = 6, then n 2 = 10, n
A 3 = 14, n 4 = 18 . In the figure, the number of bits of each part is shown by (), and a state diagram of overranging is also shown. In this case, D of the second stage conversion unit 2
The AC2a and the differential amplifier 2b have a precision of 4 bits, the DAC 3a of the third stage conversion unit 3 has a precision of 14 bits, and the DAC 4a of the fourth stage conversion unit 4 has a precision of 16 bits. used. Note that, in FIG. 1, the DAC 4a and the digital correction circuit 4b, which require the maximum accuracy, are shown by hatching for comparison with FIG.
【0031】図1の回路を、図5において述べた従来の
A−D変換回路と比べると、全体的に見てディジタル補
正回路2d,3dが追加された形になっているが、第2
段,第3段のADC2c,3cおよび差分増幅器2b,
3bのビット数が、10/16,14/16と少なくな
っている。この結果、図1に示した本実施例の変換回路
では、図5に示した回路(ただし、ディジタル補正回路
9の出力ビットを18ビットとする)と比較して、演算
処理速度を、大幅にアップすることができる。Comparing the circuit of FIG. 1 with the conventional A-D conversion circuit described in FIG. 5, the digital correction circuits 2d and 3d are added as a whole.
Stage, third stage ADC 2c, 3c and difference amplifier 2b,
The number of bits of 3b is reduced to 10/16 and 14/16. As a result, in the conversion circuit of the present embodiment shown in FIG. 1, as compared with the circuit shown in FIG. 5 (however, the output bit of the digital correction circuit 9 is 18 bits), the processing speed is significantly increased. Can be up.
【0032】また、第2,第3段変換部のDAC2a,
3aや差分増幅器2b,3bの回路を簡略化することが
できるので、図5に示した従来のA−D変換回路と比較
して、コストダウンを図ることもできる。さらに、図2
に示すように、第1段変換部1〜第4段変換部4の何れ
からでも、出力OUT1〜OUT4を取り出すこともで
きる。上述したように、前段であればあるほど高速であ
り、後段であればあるほど高精度である。図2の回路で
は、用途,規格等に応じて、適宜OUT1〜OUT4の
何れかの出力を用いることができるので、高速性あるい
は高精度の何れにも対応することができる。Further, the DAC 2a of the second and third stage converters,
Since the circuits of 3a and the differential amplifiers 2b and 3b can be simplified, the cost can be reduced as compared with the conventional A-D conversion circuit shown in FIG. Furthermore, FIG.
As shown in, the outputs OUT 1 to OUT 4 can be taken out from any of the first-stage conversion unit 1 to the fourth-stage conversion unit 4. As described above, the preceding stage has a higher speed, and the subsequent stage has a higher accuracy. In the circuit of FIG. 2, any of the outputs OUT 1 to OUT 4 can be used as appropriate according to the application, standard, etc., so that either high speed or high accuracy can be supported.
【0033】図3は、「入れ子」構造と「順送り」構造
とを混成した変換部を有する場合の、本発明の他の実施
例を示すものである。本実施例のA−D変換回路は、第
1段変換部1、第2段変換部2および第3段変換部3′
により構成されている。第1段変換部1および第2段変
換部2は、図1の第1段変換部1および第2段変換部2
と同様の構成をなしている。また、第3段変換部3′
は、DAC3′a、差分増幅器3′b、ADC3′cお
よびディジタル補正回路3′dにより構成されている。FIG. 3 shows another embodiment of the present invention in the case of having a conversion section in which a "nested" structure and a "sequential feed" structure are mixed. The A-D conversion circuit of the present embodiment includes a first stage conversion unit 1, a second stage conversion unit 2 and a third stage conversion unit 3 '.
It is composed by. The first stage conversion unit 1 and the second stage conversion unit 2 are the first stage conversion unit 1 and the second stage conversion unit 2 of FIG.
It has the same configuration as. Also, the third stage conversion unit 3 '
Is composed of a DAC 3'a, a difference amplifier 3'b, an ADC 3'c and a digital correction circuit 3'd.
【0034】ここで、ADC3′cは、ADC3′
c1,DAC3′c2,差分増幅回路3′c3およびA
DC3′c4からなる2段構成の従来のサブレンジング
構造をなす「順送り」接続のA−D変換回路である。以
上のように、図3に示したA−D変換回路全体は、第1
段,第2段変換部1,2が「入れ子」となった構造をな
している。なお、同図は「入れ子」構造と「順送り」構
造との混成の一例を示しており、「入れ子」と「順送
り」の位置関係の変更が可能であることは言うまでもな
い。図3のA−D変換回路も、図1に示したA−D変換
回路と同様の効果を奏することができるし、図2に示し
たA−D変換回路と同様、用途,規格等に応じて、適宜
の段からディジタル出力を得ることができる。Here, the ADC 3'c is the ADC 3 '
c 1 , DAC 3'c 2 , differential amplifier circuit 3'c 3 and A
Form a conventional subranging structure of two-stage configuration consisting of DC3'c 4 is A-D converter circuit of the "forward" connection. As described above, the entire A-D conversion circuit shown in FIG.
The stage and the second stage converters 1 and 2 have a "nested" structure. It should be noted that the figure shows an example of a mixture of the “nested” structure and the “forward feed” structure, and it goes without saying that the positional relationship between “nested” and “forward feed” can be changed. The A-D conversion circuit of FIG. 3 can also achieve the same effects as the A-D conversion circuit shown in FIG. 1, and like the A-D conversion circuit shown in FIG. Thus, a digital output can be obtained from an appropriate stage.
【0035】[0035]
【発明の効果】本発明は上記のように構成したので、以
下の効果を奏することができる。 (1)段数が若い変換部ほど、DACや差分演算回路等
のアナログ系回路の精度を低下させることができ、高速
性に重きをおくことができる。したがって、より簡便か
つ簡単な回路によるサブレンジング型のA−D変換回路
を提供することができる。しかもA−D変換回路全体の
精度が損なわれることはない。 (2)また、各段から出力を適宜取り出すことで、精度
はさほど必要とはしないが高速性が要求されるような用
途、逆に高速性はさほど必要とはしないが高精度が要求
される用途に適宜使用することができるので、汎用計測
器等の測定精度が特定されない用途に好適に使用でき
る。Since the present invention is constructed as described above, the following effects can be obtained. (1) The conversion unit having a smaller number of stages can reduce the accuracy of the analog system circuit such as the DAC and the difference calculation circuit, and the high speed can be emphasized. Therefore, it is possible to provide a subranging A / D conversion circuit with a simpler and simpler circuit. Moreover, the accuracy of the entire A-D conversion circuit is not impaired. (2) Further, by appropriately taking out the output from each stage, an application that does not require high accuracy but high speed is required, and conversely, high accuracy is required although high speed is not so required. Since it can be appropriately used for various purposes, it can be preferably used for purposes such as general-purpose measuring instruments where the measurement accuracy is not specified.
【図1】本発明のA−D変換回路の一実施例を示すブロ
ック構成図である。FIG. 1 is a block diagram showing an embodiment of an AD conversion circuit of the present invention.
【図2】図1の回路の各段から精度の低い信号を取り出
した場合を示すブロック図である。FIG. 2 is a block diagram showing a case where a low-precision signal is taken out from each stage of the circuit of FIG.
【図3】「入れ子」構造と「順送り」構造とを混成した
変換部からなる本発明の他の実施例を示す図である。FIG. 3 is a diagram showing another embodiment of the present invention including a conversion unit in which a “nested” structure and a “sequential feed” structure are mixed.
【図4】市販されている電子機器に使用されるA−D変
換回路の変換速度と精度との関係を示すグラフである。FIG. 4 is a graph showing a relationship between conversion speed and accuracy of an AD conversion circuit used in a commercially available electronic device.
【図5】従来のサブレンジング型A−D変換回路(4
段)を示すブロック図である。FIG. 5 is a conventional sub-ranging A / D conversion circuit (4
FIG.
【図6】(A)は従来のサブレンジング型A−D変換回
路(2段)を示すブロック図であり、(B)はオーバレ
ンジの説明図である。FIG. 6A is a block diagram showing a conventional sub-ranging A / D conversion circuit (two stages), and FIG. 6B is an explanatory diagram of overrange.
1 第1段変換部 2 第2段変換部 3 第3段変換部 4 第4段変換部 2a,3a,4a DAC 2b,3b,4b 差分増幅器 1c,2c,3c,4c ADC 2d,3d,4d ディジタル補正回路 1 1st stage conversion part 2 2nd stage conversion part 3 3rd stage conversion part 4 4th stage conversion part 2a, 3a, 4a DAC 2b, 3b, 4b Difference amplifier 1c, 2c, 3c, 4c ADC 2d, 3d, 4d Digital correction circuit
Claims (4)
ィジタル変換回路であって、 少なくとも第2段以降に、 直前段変換部の出力を入力とするディジタル−アナログ
変換器と、 該ディジタル−アナログ変換器の出力と前記被変換アナ
ログ信号とを入力とし、これらの差分信号を増幅する差
分増幅器と、 該差分増幅器の出力を入力とするアナログ−ディジタル
変換器と、 該アナログ−ディジタル変換器の出力と前記直前段変換
部の出力とを二入力として所定ディジタル信号を出力す
るディジタル回路とからなる変換部を1つ以上有するこ
とを特徴とするアナログ−ディジタル変換回路。1. An analog-to-digital conversion circuit comprising three or more stages of conversion units, wherein at least the second and subsequent stages have a digital-to-analog converter which receives the output of the immediately preceding stage conversion unit as input. A differential amplifier that inputs the output of the converter and the converted analog signal and amplifies the difference signal between them, an analog-digital converter that inputs the output of the differential amplifier, and an output of the analog-digital converter An analog-to-digital conversion circuit comprising one or more conversion units each of which comprises a digital circuit which outputs a predetermined digital signal with two inputs of the output of the immediately preceding conversion unit.
ーレンジ演算を施すディジタル補正回路であることを特
徴とする請求項1に記載のアナログ−ディジタル変換回
路。2. The analog-digital conversion circuit according to claim 1, wherein the digital circuit is a digital correction circuit that performs an overrange operation on two inputs.
タル回路の出力を変換回路出力として適宜取り出すこと
ができる請求項1または請求項2に記載のアナログ−デ
ィジタル変換回路。3. The analog-digital conversion circuit according to claim 1, wherein the output of the digital circuit of at least one stage other than the final stage can be appropriately extracted as the output of the conversion circuit.
らなる、アナログ−ディジタル変換方法であって、 第1の変換ステップにおいて、被変換アナログ信号をn
1ビットディジタル信号に変換し、 第k(ただし、k=2,3,・・・,M)の変換ステッ
プにおいて、直前段の変換ステップにより変換されたn
k−1ビットのディジタル信号をアナログ信号に戻し、
このアナログ信号と前記被変換アナログ信号との差分を
増幅して差分信号を求め、該差分信号をn′kビットの
ディジタル信号に変換した後、このディジタル信号と、
前記nk−1ビットのディジタル信号とから、nkビッ
トのディジタル信号を求めることを特徴とするアナログ
−ディジタル変換方法。4. An analog-to-digital conversion method comprising first to M-th (M ≧ 3) conversion steps, wherein in the first conversion step, an analog signal to be converted is converted to n.
Converted to a 1- bit digital signal, and in the k-th (where k = 2, 3, ..., M) conversion step, n converted by the conversion step of the immediately preceding stage
Convert the k-1 bit digital signal back to an analog signal,
After the analog signal and said amplifies a difference between the converted analog signal obtains a difference signal, and converting the said difference signal into a digital signal of n 'k bits, and the digital signal,
Digital conversion process - an analog of the the digital signal of the n k-1 bits, and obtains the digital signal of n k bits.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4184493A JPH06232747A (en) | 1993-02-05 | 1993-02-05 | A/d converter circuit and a/d conversion method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4184493A JPH06232747A (en) | 1993-02-05 | 1993-02-05 | A/d converter circuit and a/d conversion method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06232747A true JPH06232747A (en) | 1994-08-19 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4184493A Pending JPH06232747A (en) | 1993-02-05 | 1993-02-05 | A/d converter circuit and a/d conversion method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06232747A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5874912A (en) * | 1996-09-30 | 1999-02-23 | Nec Corporation | Serial-parallel A/D converter |
JP2004248254A (en) * | 2003-02-13 | 2004-09-02 | Northrop Grumman Corp | Method and apparatus for adaptively compensating inaccuracy in analog/digital converter |
-
1993
- 1993-02-05 JP JP4184493A patent/JPH06232747A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US5874912A (en) * | 1996-09-30 | 1999-02-23 | Nec Corporation | Serial-parallel A/D converter |
JP2004248254A (en) * | 2003-02-13 | 2004-09-02 | Northrop Grumman Corp | Method and apparatus for adaptively compensating inaccuracy in analog/digital converter |
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