JPH06215570A - 1/2 power source voltage generation circuit - Google Patents
1/2 power source voltage generation circuitInfo
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- JPH06215570A JPH06215570A JP5008474A JP847493A JPH06215570A JP H06215570 A JPH06215570 A JP H06215570A JP 5008474 A JP5008474 A JP 5008474A JP 847493 A JP847493 A JP 847493A JP H06215570 A JPH06215570 A JP H06215570A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、電源電圧の１／２の
電位の電圧を発生させる１／２電源電圧発生回路に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a 1/2 power supply voltage generating circuit for generating a voltage having a potential half that of a power supply voltage.
【０００２】[0002]
【従来の技術】電源電圧Ｖｃｃの半分の電位の電圧を発
生する回路（以下、１／２Ｖｃｃ発生回路と称する）
は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）のビット線対、データ入出力線対などのプリチャ
ージに用いられる。このように１／２Ｖｃｃによりプリ
チャージすることにより、ビット線の充放電電流を減ら
すことができる。2. Description of the Related Art A circuit for generating a voltage having a potential half that of a power supply voltage Vcc (hereinafter referred to as "1/2 Vcc generation circuit").
Is used for precharging a bit line pair, a data input / output line pair, etc. of a DRAM (dynamic random access memory). By thus precharging with 1/2 Vcc, the charge / discharge current of the bit line can be reduced.
【０００３】図３は、この発明の背景の一例を説明する
ためのイコライズ回路の回路図である。FIG. 3 is a circuit diagram of an equalizing circuit for explaining an example of the background of the present invention.
【０００４】イコライズ回路は、ＮＭＯＳトランジスタ
Ｑ1 、Ｑ2 およびＱ3 を含む。ＮＭＯＳトランジスタＱ
1 は、その一方電極がビット線ＢＬに接続され、その他
方電極がビット線／ＢＬに接続され、そのゲート電極が
イコライズ信号Ｅを受けるように接続される。ＮＭＯＳ
トランジスタＱ2 およびＱ3 は、ビット線ＢＬと／ＢＬ
との間に直列的に接続され、それらのゲート電極はイコ
ライズ信号Ｅを受けるように接続され、それらのドレイ
ン電極が１／２Ｖｃｃ発生回路１００に接続される。The equalize circuit includes NMOS transistors Q 1 , Q 2 and Q 3 . NMOS transistor Q
One has its one electrode connected to bit line BL, the other electrode connected to bit line / BL, and its gate electrode connected to receive equalize signal E. NMOS
Transistors Q 2 and Q 3 have bit lines BL and / BL
Are connected in series, their gate electrodes are connected to receive the equalize signal E, and their drain electrodes are connected to the 1/2 Vcc generation circuit 100.
【０００５】動作において、待機中、すなわちデータの
入出力動作の前には、イコライズ信号ＥがＮＭＯＳトラ
ンジスタＱ1 〜Ｑ3 のゲート電極に与えられ、ＮＭＯＳ
トランジスタＱ1 〜Ｑ3 がオン状態となる。そして、１
／２Ｖｃｃ発生回路１００により発生される電源電圧Ｖ
ｃｃの半分の電位である１／２ＶｃｃがＮＭＯＳトラン
ジスタＱ2 およびＱ3 のソース電極をとおしてビット線
ＢＬ，／ＢＬに供給される。このようにして、ビット線
ＢＬ，／ＢＬが、それぞれ１／２Ｖｃｃにプリチャージ
される。In operation, during waiting, that is, before data input / output operation, an equalize signal E is applied to the gate electrodes of the NMOS transistors Q 1 to Q 3 to cause NMOS to operate.
Transistor Q 1 ~Q 3 is turned on. And 1
Power supply voltage V generated by the / 2Vcc generation circuit 100
1/2 Vcc, which is half the potential of cc, is supplied to the bit lines BL and / BL through the source electrodes of the NMOS transistors Q 2 and Q 3 . In this way, the bit lines BL and / BL are precharged to 1/2 Vcc, respectively.
【０００６】図４は、従来から一般的に使用されている
１／２Ｖｃｃ発生回路の回路図である。FIG. 4 is a circuit diagram of a 1/2 Vcc generating circuit which has been generally used conventionally.
【０００７】図４を参照して、この１／２Ｖｃｃ発生回
路は、ＮＭＯＳトランジスタ４、ＰＭＯＳトランジスタ
５、抵抗６、７および８を含む。抵抗６〜８は、電源ノ
ードＶｃｃと接地ノードＧＮＤとの間に直列に接続され
る。ＮＭＯＳトランジスタ４は、そのドレイン電極が電
源ノードＶｃｃに接続され、そのソース電極がＰＭＯＳ
トランジスタ５のソース電極とともに出力ノードＶｏｕ
ｔに接続され、そのゲート電極が抵抗６と抵抗７との間
に接続される。ＰＭＯＳトランジスタ５は、ソース電極
が接地ノードＧＮＤに接続され、そのゲート電極が抵抗
７と抵抗８との間に接続される。Referring to FIG. 4, the 1/2 Vcc generation circuit includes an NMOS transistor 4, a PMOS transistor 5, and resistors 6, 7 and 8. The resistors 6 to 8 are connected in series between the power supply node Vcc and the ground node GND. The NMOS transistor 4 has a drain electrode connected to the power supply node Vcc and a source electrode PMOS.
The output node Vou together with the source electrode of the transistor 5
It is connected to t and its gate electrode is connected between the resistor 6 and the resistor 7. The PMOS transistor 5 has a source electrode connected to the ground node GND and a gate electrode connected between the resistor 7 and the resistor 8.
【０００８】次に動作について説明する。抵抗６、７お
よび８による電圧降下により、ＮＭＯＳトランジスタ４
およびＰＭＯＳトランジスタ５のゲート電極に一定の電
位が印加される。電源ノードＶｃｃに接続されたＮＭＯ
Ｓトランジスタ４は、出力ノードの電位Ｖｏｕｔ、ゲー
ト電極の電位Ｖｇｎ、およびスレッシュホールド電圧を
Ｖｔｈｎが下記の（１）式の関係となるときに、アクテ
ィブ状態となり、正の電荷を供給する。Next, the operation will be described. Due to the voltage drop across resistors 6, 7 and 8, NMOS transistor 4
A constant potential is applied to the gate electrode of the PMOS transistor 5. NMO connected to power supply node Vcc
When the potential Vout of the output node, the potential Vgn of the gate electrode, and the threshold voltage Vthn have the relationship of the following formula (1), the S transistor 4 becomes active and supplies positive charges.
【０００９】 Ｖｏｕｔ＜Ｖｇｎ−Ｖｔｈｎ …（１） また、接地ノードＧＮＤに接続されたＰＭＯＳトランジ
スタ５は、出力ノードＶｏｕｔ、ゲート電極の電位Ｖｇ
ｐおよびスレッシュホールド電圧Ｖｔｈｐが下記の
（２）式の関係となるときにアクティブ状態となり、負
電荷を供給する。Vout <Vgn−Vthn (1) Further, the PMOS transistor 5 connected to the ground node GND has an output node Vout and a gate electrode potential Vg.
When p and the threshold voltage Vthp satisfy the relationship of the following expression (2), the active state is established and negative charges are supplied.
【００１０】 Ｖｏｕｔ＞Ｖｇｐ＋｜Ｖｔｈｐ｜ …（２） （１／２Ｖｃｃ＋Ｖｔｈｎ）→（１／２Ｖｃｃ−｜Ｖｔｈｐ｜） これらの（１）（２）式から、ＮＭＯＳトランジスタ４
のゲート電極に（１／２Ｖｃｃ＋Ｖｔｈｎ）電位を与
え、ＰＭＯＳトランジスタ５のゲート電極に（１／２Ｖ
ｃｃ−｜Ｖｔｈｐ｜）の電位を与えておくと、出力ノー
ドＶｏｕｔの電位を１／２Ｖｃｃに保つことが可能であ
る（ここで、Ｖｃｃは電源電圧の電位である）。Vout> Vgp + | Vthp | (2) (1 / 2Vcc + Vthn) → (1 / 2Vcc- | Vthp |) From these equations (1) and (2), the NMOS transistor 4
(1 / 2Vcc + Vthn) potential is applied to the gate electrode of the
If the potential of (cc− | Vthp |) is given, the potential of the output node Vout can be maintained at 1/2 Vcc (here, Vcc is the potential of the power supply voltage).
【００１１】[0011]
【発明が解決しようとする課題】従来の１／２Ｖｃｃ発
生回路は、以上のように構成されているので、抵抗６、
７および８に貫通電流が流れ、低消費電流化への障害と
なっている。また、貫通電流を抑えるために、抵抗６、
７および８の抵抗値を大きくすると、電源投入時、およ
びバンプ時の電源電圧への追従性が悪化する。Since the conventional 1/2 Vcc generating circuit is constructed as described above, the resistor 6,
A through current flows through 7 and 8, which is an obstacle to lowering the current consumption. Further, in order to suppress the through current, the resistor 6,
Increasing the resistance values of 7 and 8 deteriorates the ability to follow the power supply voltage when the power is turned on and when bumping.
【００１２】この発明は、上記のような問題点を解消す
るためになされたものであり、低消費電流化を可能とす
るとともに、電源投入時および電源バンプ時の電源電圧
への追従性を向上させることのできる１／２Ｖｃｃ発生
回路を得ることを目的としている。The present invention has been made in order to solve the above-mentioned problems, and enables low current consumption as well as improvement of the followability to the power supply voltage at the time of power-on and power-supply bumping. The purpose is to obtain a 1/2 Vcc generation circuit that can be operated.
【００１３】[0013]
【課題を解決するための手段】請求項１の発明に係る１
／２電源電圧発生回路は、少なくとも３つの容量性素
子、第１および第２ノード、Ｎチャネルトランジスタお
よびＰチャネルトランジスタを含む。少なくとも３つの
容量性素子は、電源ノードと接地ノードとの間に直列的
に接続される。第１および第２ノードは、少なくとも３
つの容量性素子どうしの間に設けられる。Ｎチャネルト
ランジスタは、一方電極が電源ノードに接続され、制御
電極が第１ノードに接続される。Ｐチャネルトランジス
タは、一方電極が接地ノードに接続され、他方電極がＮ
チャネルトランジスタの他方電極とともに出力ノードに
接続され、制御電極が第２ノードに接続される。[Means for Solving the Problems] 1 according to the invention of claim 1
The / 2 power supply voltage generating circuit includes at least three capacitive elements, first and second nodes, an N-channel transistor and a P-channel transistor. At least three capacitive elements are connected in series between the power supply node and the ground node. The first and second nodes are at least 3
It is provided between two capacitive elements. The N-channel transistor has one electrode connected to the power supply node and the control electrode connected to the first node. In the P-channel transistor, one electrode is connected to the ground node and the other electrode is N
It is connected to the output node together with the other electrode of the channel transistor, and the control electrode is connected to the second node.
【００１４】請求項２の発明に係る１／２電源電圧発生
回路は、請求項１の発明と同様に少なくとも３つの容量
性素子、第１および第２ノード、Ｎチャネルトランジス
タ、およびＰチャネルトランジスタを含み、さらに少な
くとも３つの抵抗素子および第３および第４ノードを含
む。少なくとも３つの抵抗素子は、電源ノードと接地ノ
ードとの間に直列的に接続される。第３および第４ノー
ドは、少なくとも３つの抵抗素子間に設けられ、第３ノ
ードは第１ノードに接続され、第４ノードは第２ノード
に接続される。The 1/2 power supply voltage generating circuit according to the invention of claim 2 has at least three capacitive elements, the first and second nodes, the N-channel transistor and the P-channel transistor, as in the invention of claim 1. And further includes at least three resistance elements and third and fourth nodes. At least three resistance elements are connected in series between the power supply node and the ground node. The third and fourth nodes are provided between at least three resistance elements, the third node is connected to the first node, and the fourth node is connected to the second node.
【００１５】[0015]
【作用】請求項１の発明では、電源ノードと接地ノード
との間に容量性素子が直列的に接続されいるので、各容
量性素子間の電圧は、 Ｖ1 ：Ｖ2 ：Ｖ3 ・・・＝１／ｃ1 ：１／ｃ2 ：１／ｃ
3 ・・・で一意的に定まる。それにより、電源電圧が急
に変動しても、消費電流はほとんどなく、速やかに第１
および第２ノードの電位を決定することができる。した
がって、第１および第２ノードの電位は、電源投入時お
よび電源バンプ時において電源電圧を容量比で定まる電
位に速やかに収束することができる。この第１および第
２ノード電圧を受けて、Ｎチャネルトランジスタおよび
Ｐチャネルトランジスタの出力を速やかに１／２Ｖｃｃ
にすることができる。In the invention of claim 1, since the capacitive element is connected in series between the power supply node and the ground node, the voltage between the capacitive elements is V 1 : V 2 : V 3 ...・ = 1 / c 1 : 1 / c 2 : 1 / c
It is uniquely determined by 3 . As a result, even if the power supply voltage fluctuates suddenly, there is almost no current consumption, and the first
And the potential of the second node can be determined. Therefore, the potentials of the first and second nodes can be quickly converged to the potential determined by the capacitance ratio of the power supply voltage when the power is turned on and when the power supply bump is used. Upon receiving the first and second node voltages, the outputs of the N-channel transistor and the P-channel transistor are quickly reduced to 1/2 Vcc.
Can be
【００１６】請求項２の発明では、電源ノードと接地ノ
ードとの間に直列的に少なくとも３つの抵抗を接続して
いるので、第１ノードおよび第２ノードに微量な電荷リ
ークが生じても、このリークした分を補うことができ
る。According to the second aspect of the invention, since at least three resistors are connected in series between the power supply node and the ground node, even if a slight amount of charge leak occurs in the first node and the second node, This leak can be compensated.
【００１７】[0017]
実施例１ 図１は、この発明に係る１／２Ｖｃｃ発生回路の一実施
例を示す回路図である。Embodiment 1 FIG. 1 is a circuit diagram showing an embodiment of a 1/2 Vcc generation circuit according to the present invention.
【００１８】図１を参照して、この１／２Ｖｃｃ発生回
路は、キャパシタ１、２および３、ＮＭＯＳトランジス
タ４、ＰＭＯＳトランジスタ５を含む。キャパシタ１、
２および３は、電源ノードＶｃｃと接地ノードＧＮＤと
の間に直列に接続される。キャパシタ１とキャパシタ２
との間には、第１ノード１０が設けられ、キャパシタ３
とキャパシタ４との間には第２ノード１１が設けられ
る。第１ノード１０の電位は、１／２Ｖｃｃ＋Ｖｔｈ
ｎ、第２ノード１１の電位は、１／２Ｖｃｃ−｜Ｖｔｈ
ｐ｜に設定している。Referring to FIG. 1, the 1/2 Vcc generating circuit includes capacitors 1, 2 and 3, an NMOS transistor 4, and a PMOS transistor 5. Capacitor 1,
2 and 3 are connected in series between power supply node Vcc and ground node GND. Capacitor 1 and capacitor 2
A first node 10 is provided between the capacitor 3 and
The second node 11 is provided between the capacitor and the capacitor 4. The potential of the first node 10 is 1/2 Vcc + Vth
n, the potential of the second node 11 is 1/2 Vcc- | Vth
It is set to p |.
【００１９】ＮＭＯＳトランジスタ４は、そのドレイン
電極が電源ノードＶｃｃに接続され、そのソース電極が
ＰＭＯＳトランジスタ５のソース電極とともに出力ノー
ドＶｏｕｔに接続され、そのゲート電極が第１ノード１
０に接続される。ＰＭＯＳトランジスタ５は、そのドレ
イン電極が接地ノードＧＮＤ２に接続され、そのゲート
電極が第２ノード１１に接続される。The NMOS transistor 4 has its drain electrode connected to the power supply node Vcc, its source electrode connected to the output electrode Vout together with the source electrode of the PMOS transistor 5, and its gate electrode connected to the first node 1
Connected to 0. The drain electrode of the PMOS transistor 5 is connected to the ground node GND2, and the gate electrode thereof is connected to the second node 11.
【００２０】次に、図１に示した１／２Ｖｃｃ発生回路
の動作を説明する。まず、電源電圧Ｖｃｃが投入される
と、キャパシタ１、２および３により第１ノード１０お
よび第２ノード１１の電位はそれぞれ、Next, the operation of the 1/2 Vcc generating circuit shown in FIG. 1 will be described. First, when the power supply voltage Vcc is applied, the potentials of the first node 10 and the second node 11 are changed by the capacitors 1, 2 and 3, respectively.
【００２１】[0021]
【数１】 [Equation 1]
【００２２】となる。このとき消費される電流がキャパ
シタ１、２および３の容量Ｃ2 、Ｃ 2 、およびＣ3 に充
電される電流のみであり図４に示した１／２Ｖｃｃ発生
回路のごとく貫通電流は流れない。It becomes The current consumed at this time is
Capacity C of Sita 1, 2 and 32, C 2, And C3Devoted to
The generated electric current is only 1/2 Vcc shown in Fig. 4.
No through current flows like a circuit.
【００２３】さらに、電源バンプが生じても、上記
（３）式に従って、第１ノードの電位Ｖ 1 0 および第２
ノードの電位Ｖ1 1 が定まる。この１／２Ｖｃｃ発生回
路では、キャパシタ１、２および３の容量値Ｃ1 、Ｃ2
およびＣ3 によって電源電圧を分割し第１および第２ノ
ード１０および１１の電位Ｖ1 0 およびＶ1 1 を決定し
ているため、電源電圧に対する追従性が向上される。Further, even if a power bump is generated, the above
According to the equation (3), the potential V of the first node TenAnd the second
Node potential V1 1Is determined. This 1/2 Vcc generation frequency
In the path, the capacitance value C of capacitors 1, 2 and 31, C2
And C3The power supply voltage is divided by the first and second
Potential V of nodes 10 and 11TenAnd V1 1Decide
Therefore, the followability to the power supply voltage is improved.
【００２４】実施例２図１に示した実施例では、キャパ
シタ１、２および３のみでＮＭＯＳトランジスタ４およ
びＰＭＯＳトランジスタ５のゲート電極の電位を決定し
ているが、キャパシタ１、２および３は、ＭＯＳ構造に
よって作られるので、第１ノード１０および第２ノード
１１に微量な電荷リークが発生する可能性がある。この
微量な電荷のリーク分を補うことのできる１／２Ｖｃｃ
発生回路を図２に示す。Embodiment 2 In the embodiment shown in FIG. 1, the potentials of the gate electrodes of the NMOS transistor 4 and the PMOS transistor 5 are determined only by the capacitors 1, 2 and 3, but the capacitors 1, 2 and 3 are Since it is formed by the MOS structure, a slight amount of charge leakage may occur in the first node 10 and the second node 11. 1/2 Vcc capable of compensating for this minute amount of charge leakage
The generator circuit is shown in FIG.
【００２５】図２に示す１／２Ｖｃｃ発生回路が図１に
示す１／２Ｖｃｃ発生回路と異なるところはサステイン
回路１２が追加されていることである。The 1/2 Vcc generating circuit shown in FIG. 2 is different from the 1/2 Vcc generating circuit shown in FIG. 1 in that a sustain circuit 12 is added.
【００２６】このサステイン回路１２は、電源ノードＶ
ｃｃと接地ノードＧＮＤとの間に直列に接続される抵抗
６、７および８を含む。抵抗６、７および８の抵抗値の
関係は、第１ノード１０および第２ノード１１の電位
を、それぞれ（Ｖｃｃ＋Ｖｔｈｎ）、（Ｖｃｃ−｜Ｖｔ
ｈｐ｜）になるようにしたものであり、抵抗６、７およ
び８の抵抗値は十分大きく、かつリーク分を補う程度の
ものである。The sustain circuit 12 has a power supply node V
Includes resistors 6, 7 and 8 connected in series between cc and ground node GND. The resistance values of the resistors 6, 7 and 8 are related to the potentials of the first node 10 and the second node 11 by (Vcc + Vthn) and (Vcc- | Vt, respectively).
hp |), the resistance values of the resistors 6, 7 and 8 are sufficiently large, and are sufficient to compensate for the leakage.
【００２７】[0027]
【発明の効果】以上のように、この発明に係る１／２Ｖ
ｃｃ発生回路によれば、ゲート電極の電位を決定するた
めの回路として、電源ノードと接地ノードとの間に直列
結合した少なくとも３つの容量性素子を用いているの
で、従来の１／２Ｖｃｃ発生回路よりも低消費電流化す
ることが可能であり、かつ電源投入時およびバンプ時の
電源電圧への追従性を向上させることができる。As described above, the 1/2 V according to the present invention
According to the cc generation circuit, since at least three capacitive elements connected in series between the power supply node and the ground node are used as a circuit for determining the potential of the gate electrode, the conventional 1/2 Vcc generation circuit It is possible to reduce the current consumption, and it is possible to improve the ability to follow the power supply voltage when the power is turned on and when bumping.
【図１】この発明に係る１／２Ｖｃｃ発生回路の一実施
例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of a 1/2 Vcc generation circuit according to the present invention.
【図２】この発明に係る１／２Ｖｃｃ発生回路のもう一
つの実施例を示す回路図である。FIG. 2 is a circuit diagram showing another embodiment of the 1/2 Vcc generation circuit according to the present invention.
【図３】この発明の背景の事例を説明するためのイコラ
イズ回路の回路図である。FIG. 3 is a circuit diagram of an equalizer circuit for explaining a background example of the present invention.
【図４】従来の１／２Ｖｃｃ発生回路の回路図である。FIG. 4 is a circuit diagram of a conventional 1/2 Vcc generation circuit.
１〜３ キャパシタ ４ Ｎチャネルトランジスタ ５ Ｐチャネルトランジスタ ６〜８ 抵抗 １０ 第１ノード １１ 第２ノード １２ サステイン回路 Ｖｏｕｔ 出力ノード Ｖｃｃ 電源ノード ＧＮＤ 接地ノード 1 to 3 capacitors 4 N channel transistors 5 P channel transistors 6 to 8 resistors 10 first node 11 second node 12 sustain circuit Vout output node Vcc power supply node GND ground node
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成５年５月１８日[Submission date] May 18, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図２[Name of item to be corrected] Figure 2
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図２】 [Fig. 2]
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 Ａ 8941−5Ｊ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H03K 19/00 A 8941-5J
Claims (2)
電源電圧発生回路であって、 電源ノードと接地ノードとの間に直列的に接続される少
なくとも３つの容量性素子、 前記少なくとも３つの容量性素子同志の間に設けられる
第１および第２ノード、 一方電極が、前記電源ノードに接続され、制御電極が前
記第１ノードに接続されるＮチャネルトランジスタ、 一方電極が前記接地ノードに接続され、他方電極が前記
Ｐチャネルトランジスタの他方電極とともに出力ノード
に接続され、制御電極が前記第２ノードに接続されるＰ
チャネルトランジスタ、 を含むことを特徴とする１／２電源電圧発生回路。1. A half for generating a voltage half that of a power supply voltage.
A power supply voltage generation circuit, comprising at least three capacitive elements connected in series between a power supply node and a ground node, first and second nodes provided between the at least three capacitive elements, An N-channel transistor having one electrode connected to the power supply node and a control electrode connected to the first node, one electrode connected to the ground node, and the other electrode connected to the output node together with the other electrode of the P-channel transistor. P, which is connected and the control electrode is connected to the second node
A 1/2 power supply voltage generation circuit including a channel transistor.
電源電圧発生回路であって、 電源ノードと接地ノードとの間に直列的に接続される少
なくとも３つの容量性素子、 前記少なくとも３つの容量性素子同志の間に設けられる
第１および第２ノード、 一方電極が、前記電源ノードに接続され、制御電極が前
記第１ノードに接続されるＮチャネルトランジスタ、 一方電極が前記接地ノードに接続され、他方電極が前記
Ｐチャネルトランジスタの他方電極とともに出力ノード
に接続され、制御電極が前記第２ノードに接続されるＰ
チャネルトランジスタ、 前記電源ノードと接地ノードとの間に直列的に接続され
る少なくとも３つの抵抗素子、 前記少なくとも３つの抵抗素子同志の間に設けられ、前
記第１ノードに接続される第３ノードおよび前記第２ノ
ードに接続される第４ノード、 を含むことを特徴とする１／２電源電圧発生回路。2. A half for generating a voltage which is half the power supply voltage.
A power supply voltage generation circuit, comprising at least three capacitive elements connected in series between a power supply node and a ground node, first and second nodes provided between the at least three capacitive elements, An N-channel transistor having one electrode connected to the power supply node and a control electrode connected to the first node, one electrode connected to the ground node, and the other electrode connected to the output node together with the other electrode of the P-channel transistor. P, which is connected and the control electrode is connected to the second node
A channel transistor, at least three resistance elements connected in series between the power supply node and a ground node, a third node provided between the at least three resistance elements and connected to the first node, and A fourth power supply voltage generation circuit comprising: a fourth node connected to the second node.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008474A JPH06215570A (en) | 1993-01-21 | 1993-01-21 | 1/2 power source voltage generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5008474A JPH06215570A (en) | 1993-01-21 | 1993-01-21 | 1/2 power source voltage generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215570A true JPH06215570A (en) | 1994-08-05 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5008474A Withdrawn JPH06215570A (en) | 1993-01-21 | 1993-01-21 | 1/2 power source voltage generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06215570A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801412A (en) * | 1995-09-04 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitance element with excellent area efficiency |
| WO1999030419A1 (en) * | 1997-12-11 | 1999-06-17 | Infineon Technologies Ag | Buffer circuit |
| US6034391A (en) * | 1996-06-21 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including capacitance element having high area efficiency |
| KR100713907B1 (en) * | 2005-06-10 | 2007-05-07 | 주식회사 하이닉스반도체 | Circuit for driving lines of a semiconductor |
-
1993
- 1993-01-21 JP JP5008474A patent/JPH06215570A/en not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801412A (en) * | 1995-09-04 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitance element with excellent area efficiency |
| US6034391A (en) * | 1996-06-21 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including capacitance element having high area efficiency |
| US6222223B1 (en) | 1996-06-21 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including capacitance element having high area efficiency |
| WO1999030419A1 (en) * | 1997-12-11 | 1999-06-17 | Infineon Technologies Ag | Buffer circuit |
| US6317378B1 (en) | 1997-12-11 | 2001-11-13 | Infineon Technologies Ag | Buffer circuit |
| KR100713907B1 (en) * | 2005-06-10 | 2007-05-07 | 주식회사 하이닉스반도체 | Circuit for driving lines of a semiconductor |
| US7446569B2 (en) | 2005-06-10 | 2008-11-04 | Hynix Semiconductor Inc. | Line driving circuit of semiconductor device |
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