JPH0621035A - Manufacture of silicon wafer - Google Patents
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- JPH0621035A JPH0621035A JP7757893A JP7757893A JPH0621035A JP H0621035 A JPH0621035 A JP H0621035A JP 7757893 A JP7757893 A JP 7757893A JP 7757893 A JP7757893 A JP 7757893A JP H0621035 A JPH0621035 A JP H0621035A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＬＳＩ等の作製に用い
られるシリコンウェーハの製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a silicon wafer used for manufacturing an LSI or the like.
【０００２】[0002]
【従来の技術】一般に、シリコンウェーハは、引き上げ
られたシリコン単結晶棒をスライサによってスライスし
て作成されている。この切断されたシリコンウェーハ
は、ラップまたは研削が行なわれ、さらに加工歪を除去
するため、化学的エッチングが行われている。そして、
最終仕上げとして、このシリコンウェーハはその表面が
鏡面研磨され、ＳＣ１洗浄されている。ＳＣ１洗浄と
は、Ｈ2ＯとＨ2Ｏ2とＮＨ4ＯＨとで構成されるＳＣ１
（Standard Cleaninng 1）液の洗浄をいう。このＳＣ１
洗浄による最終洗浄を２０分間程度１回行っている。こ
れはシリコンウェーハ表面のマイクロラフネスをできる
だけ増大させないためである。2. Description of the Related Art Generally, a silicon wafer is produced by slicing a pulled silicon single crystal ingot by a slicer. The cut silicon wafer is lapped or ground, and further chemically etched to remove processing strain. And
As a final finish, this silicon wafer has its surface mirror-polished and SC1 cleaned. SC1 cleaning means SC1 composed of H 2 O, H 2 O 2 and NH 4 OH.
(Standard Cleaninng 1) Washing of liquid. This SC1
The final washing by washing is performed once for about 20 minutes. This is because the microroughness of the silicon wafer surface is not increased as much as possible.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、この状
態では、シリコンウェーハにＭＯＳキャパシタを形成し
た際、ＭＯＳキャパシタの絶縁破壊耐圧を測定すると、
Ｂモード（３〜８ＭＶ／ｃｍの領域で破壊する中電解破
壊モード）破壊率が７０％以上も存在してしまうという
課題があった。すなわち、酸化膜の絶縁破壊耐圧が低い
ものであった。However, in this state, when the dielectric breakdown voltage of the MOS capacitor is measured when the MOS capacitor is formed on the silicon wafer,
There was a problem that the B-mode (medium electrolytic breakdown mode of breaking in the region of 3 to 8 MV / cm) had a breakdown rate of 70% or more. That is, the dielectric breakdown voltage of the oxide film was low.
【０００４】そこで、本発明の目的は、酸化膜の絶縁破
壊などの電気特性を向上できるシリコンウェーハの製造
方法を提供することである。Therefore, an object of the present invention is to provide a method for manufacturing a silicon wafer capable of improving electrical characteristics such as dielectric breakdown of an oxide film.
【０００５】[0005]
【課題を解決するための手段】本発明に記載のシリコン
ウェーハの製造方法は、鏡面仕上げを施したシリコンウ
ェーハの表面を、その厚さ方向に２０ｎｍ以上１００ｎ
ｍ以下エッチングするものである。According to the method of manufacturing a silicon wafer according to the present invention, the surface of a mirror-finished silicon wafer has a thickness of 20 nm or more and 100 n or more.
m or less is etched.
【０００６】[0006]
【作用】本発明に係るシリコンウェーハの製造方法にあ
っては、鏡面研磨後のシリコンウェーハに所定の洗浄を
行う。この結果、シリコンウェーハの表面はその厚さ方
向に２０ｎｍ以上１００ｎｍ以下エッチングされる。こ
の洗浄したシリコンウェーハにＭＯＳキャパシタを形成
し、このＭＯＳキャパシタの酸化膜絶縁破壊耐圧の特性
を測定する。この測定結果、その表面がその厚さ方向に
２０ｎｍ以上エッチングされたシリコンウェーハは、そ
の厚さ方向に２０ｎｍ未満にエッチングしたものより酸
化膜の絶縁破壊耐圧が向上している。また、シリコンウ
ェーハ表面の厚さ方向のエッチング量が１００ｎｍを超
えたときは、酸化膜の耐圧は飽和し、これ以上改善しな
いものである。In the method of manufacturing a silicon wafer according to the present invention, the silicon wafer after mirror-polishing is subjected to predetermined cleaning. As a result, the surface of the silicon wafer is etched in the thickness direction of 20 nm or more and 100 nm or less. A MOS capacitor is formed on this washed silicon wafer, and the characteristics of the oxide film dielectric breakdown voltage of this MOS capacitor are measured. As a result of this measurement, the silicon wafer whose surface is etched by 20 nm or more in the thickness direction has a higher dielectric breakdown voltage of the oxide film than the silicon wafer etched by less than 20 nm in the thickness direction. Further, when the etching amount in the thickness direction of the silicon wafer surface exceeds 100 nm, the breakdown voltage of the oxide film is saturated and cannot be improved any further.
【０００７】[0007]
【実施例】以下、本発明の第１実施例を説明する。ま
ず、鏡面仕上げが施されたＰ型、面方位（１００）、抵
抗率１０Ωｃｍのシリコンウェーハを３枚準備する。こ
れらのシリコンウェーハにＳＣ１液の洗浄を、それぞれ
１回、５回、１０回と行う。ＳＣ１液の組成は、Ｈ
2Ｏ：Ｈ2Ｏ2：ＮＨ4ＯＨ＝１２：１：２である。ＮＨ4
ＯＨのＨ2Ｏ2に対するモル濃度比は、３．０６である。
ＳＣ１液中のＨ2Ｏ2濃度は、０．６５ｍｏｌ／ｌであ
る。なお、１回のＳＣ１洗浄の時間は２０分間、その温
度は８０℃とする。各洗浄の間には、常温の純水で２０
分間リンスしている。また、ＳＣ１洗浄を１回したとき
は、シリコンウェーハ表面の厚さ方向のエッチング量が
１６ｎｍ、ＳＣ１洗浄を５回のときは８０ｎｍ、１０回
のときは１６０ｎｍである。EXAMPLE A first example of the present invention will be described below. First, three P-type mirror-finished silicon wafers having a plane orientation (100) and a resistivity of 10 Ωcm are prepared. The cleaning of the SC1 liquid is performed on these silicon wafers once, five times, and ten times, respectively. The composition of SC1 liquid is H
2 O: H 2 O 2 : NH 4 OH = 12: 1: 2. NH 4
The molar concentration ratio of OH to H 2 O 2 is 3.06.
The H 2 O 2 concentration in the SC1 liquid is 0.65 mol / l. The time for one SC1 cleaning is 20 minutes, and the temperature is 80 ° C. Between each cleaning, use pure water at room temperature for 20
Rinse for a minute. When SC1 cleaning is performed once, the etching amount in the thickness direction of the silicon wafer surface is 16 nm, when SC1 cleaning is performed 5 times, it is 80 nm, and when it is 10 times, it is 160 nm.
【０００８】次に、これらのシリコンウェーハの表面に
顕在化したＣＯＰ（Crystal Originated Particle）を
パーティクル・カウンタでそれぞれ測定する。ＣＯＰと
は、結晶に由来しＳＣ１洗浄でシリコンウェーハの表面
にエッチピットとして顕在化するものである。上記測定
によると、洗浄が１回、５回、１０回と増加すると、Ｃ
ＯＰのカウント数は増加する。Next, the COPs (Crystal Originated Particles) manifested on the surfaces of these silicon wafers are measured by a particle counter. COP is derived from crystals and is exposed as an etch pit on the surface of a silicon wafer by SC1 cleaning. According to the above measurement, if the washing was increased to 1, 5, 10 times, C
The OP count number increases.
【０００９】この後、それぞれのシリコンウェーハにＭ
ＯＳキャパシタを形成する。これらのＭＯＳキャパシタ
の酸化膜厚は２５ｎｍでドライ酸化で形成する。また、
ＭＯＳキャパシタの電極はポリシリコンで形成する。こ
の電極の面積は０.２ｃｍ2である。酸化膜絶縁破壊耐圧
の測定は０.１ＭＶ／ｃｍステップで昇圧する。この絶
縁破壊耐圧の判定電流は０.１ｍＡ／ｃｍ2で行ってい
る。After that, M is added to each silicon wafer.
An OS capacitor is formed. The oxide film thickness of these MOS capacitors is 25 nm and is formed by dry oxidation. Also,
The electrode of the MOS capacitor is made of polysilicon. The area of this electrode is 0.2 cm 2 . The oxide dielectric breakdown voltage is measured by increasing the voltage in steps of 0.1 MV / cm. The judgment current for this dielectric breakdown voltage is 0.1 mA / cm 2 .
【００１０】この酸化膜絶縁破壊耐圧測定の結果を図１
に示す。この図から判断すると、ＳＣ１洗浄を１回した
ものは、酸化膜の絶縁破壊耐圧を変化させない。ＳＣ１
洗浄を５回または１０回したものは、１回したものより
酸化膜の絶縁破壊耐圧を増加させる。FIG. 1 shows the result of this dielectric breakdown voltage measurement of the oxide film.
Shown in. Judging from this figure, the result of one SC1 cleaning does not change the dielectric breakdown voltage of the oxide film. SC1
When the cleaning is performed 5 times or 10 times, the dielectric breakdown voltage of the oxide film is increased more than that when the cleaning is performed once.
【００１１】次に、第２実施例を説明する。ＣＯＰを測
定するまでは第１実施例と同じである。この測定後、そ
れぞれのシリコンウェーハにＭＯＳキャパシタを形成す
る。この形成の際に、ＭＯＳキャパシタの酸化膜の膜厚
が２５ｎｍのものと３６ｎｍのものをドライ酸化で形成
する。ＭＯＳキャパシタの電極も第１実施例と同じであ
る。そして、これらのＭＯＳキャパシタのＢモード不良
率：Ｆを測定する。酸化膜の膜厚に対し、−ｌｎ（１−
Ｆ）の変化を示したものが図２である。図２より、ＳＣ
１洗浄を５回または１０回したものは、ＳＣ１洗浄を１
回したものより不良率が小さいことがわかる。したがっ
て、−ｌｎ（１−Ｆ）＝ρSＳより欠陥面積密度ρSの低
いシリコンウェーハを製造することができる。ただし、
Ｓは電極の面積である。Next, a second embodiment will be described. Until the COP is measured, it is the same as in the first embodiment. After this measurement, MOS capacitors are formed on each silicon wafer. At the time of this formation, the oxide film having a thickness of 25 nm and the oxide film having a film thickness of 36 nm are formed by dry oxidation. The electrodes of the MOS capacitor are also the same as in the first embodiment. Then, the B-mode defective rate: F of these MOS capacitors is measured. With respect to the thickness of the oxide film, -ln (1-
FIG. 2 shows the change of F). From Figure 2, SC
5 times or 10 times of 1 wash, SC1 wash 1
It can be seen that the defective rate is smaller than the rotated one. Therefore, it is possible to manufacture a silicon wafer having a lower defect area density ρ S than −ln (1-F) = ρ S S. However,
S is the area of the electrode.
【００１２】次いで、第３実施例を説明する。まず、鏡
面研磨後のＮ型、面方位（１００）、抵抗率１０Ωｃｍ
のシリコンウェーハを複数枚準備する。これらのシリコ
ンウェーハをそれぞれ洗浄する。この洗浄は、表１に示
す組成のＳＣ１洗浄液によるものである。Next, a third embodiment will be described. First, N-type after mirror polishing, plane orientation (100), resistivity 10 Ωcm
Prepare multiple silicon wafers. Each of these silicon wafers is cleaned. This cleaning is performed with the SC1 cleaning liquid having the composition shown in Table 1.
【００１３】[0013]
【表１】 [Table 1]
【００１４】なお、各洗浄の処理時間は１０分間、処理
温度は８０℃とする。これらの洗浄後は、すぐに常温の
純水でシリコンウェーハは２０分間それぞれリンスされ
る。The processing time for each cleaning is 10 minutes and the processing temperature is 80.degree. Immediately after these cleanings, the silicon wafer is rinsed with pure water at room temperature for 20 minutes.
【００１５】さらに、表１に示すように、上記シリコン
ウェーハ表面の厚さ方向のエッチング量をそれぞれ測定
する。Further, as shown in Table 1, the etching amount in the thickness direction of the surface of the silicon wafer is measured.
【００１６】この後、これらのシリコンウェーハに第１
実施例と同じＭＯＳキャパシタをそれぞれ形成する。こ
の酸化膜絶縁破壊耐圧測定の結果を図３に示す。この図
は各洗浄条件に対する酸化膜の絶縁破壊耐圧を示したグ
ラフである。また、各洗浄によるエッチング量に対する
絶縁破壊耐圧の平均値を図４に示す。After that, the first of these silicon wafers was
The same MOS capacitors as in the embodiment are formed. The result of this oxide film dielectric breakdown voltage measurement is shown in FIG. This figure is a graph showing the dielectric breakdown voltage of the oxide film under each cleaning condition. Further, FIG. 4 shows the average value of the dielectric breakdown voltage with respect to the etching amount by each cleaning.
【００１７】この図４から判断すると、その表面がその
厚さ方向に２０ｎｍ以上エッチングされたシリコンウェ
ーハは、酸化膜の絶縁破壊耐圧が向上している。そし
て、シリコンウェーハの表面をその厚さ方向に２０ｎｍ
未満にエッチングしたときは、エッチング量が十分では
なく、酸化膜の耐圧はあまり改善されないものである。
また、シリコンウェーハ表面の厚さ方向のエッチング量
が１００ｎｍを超えたときは、酸化膜の耐圧は飽和し、
これ以上改善しないものである。したがって、鏡面仕上
げを施したシリコンウェーハの表面をその厚さ方向に２
０ｎｍ以上１００ｎｍ以下エッチングすることによっ
て、酸化膜の絶縁破壊などの電気特性が向上したシリコ
ンウェーハが製造できるものである。すなわち、シリコ
ンウェーハにＭＯＳキャパシタを形成し、ＭＯＳキャパ
シタの絶縁破壊耐圧を測定すると、Ｂモード破壊率が５
０％以下しか存在しないものである。Judging from FIG. 4, a silicon wafer whose surface is etched by 20 nm or more in the thickness direction has an improved dielectric breakdown voltage of the oxide film. Then, the surface of the silicon wafer is 20 nm in the thickness direction.
When the etching amount is less than 1, the etching amount is insufficient and the breakdown voltage of the oxide film is not improved so much.
Further, when the etching amount in the thickness direction of the silicon wafer surface exceeds 100 nm, the breakdown voltage of the oxide film is saturated,
It does not improve any further. Therefore, the surface of a mirror-finished silicon wafer is
By etching from 0 nm to 100 nm, a silicon wafer with improved electrical characteristics such as dielectric breakdown of an oxide film can be manufactured. That is, when a MOS capacitor is formed on a silicon wafer and the breakdown voltage of the MOS capacitor is measured, the B-mode breakdown rate is 5
Only 0% or less exists.
【００１８】なお、シリコンウェーハ表面の厚さ方向の
エッチング量を増大させるには、洗浄液を変えても、洗
浄の処理時間を長くしても、その処理温度を高くしても
よい。In order to increase the etching amount of the silicon wafer surface in the thickness direction, the cleaning liquid may be changed, the cleaning processing time may be lengthened, or the processing temperature may be increased.
【００１９】[0019]
【発明の効果】本発明によれば、酸化膜の絶縁破壊など
の電気特性が向上したシリコンウェーハを製造すること
ができる。According to the present invention, a silicon wafer having improved electrical characteristics such as dielectric breakdown of an oxide film can be manufactured.
【図１】本発明の第１実施例に係るシリコンウェーハの
製造方法において、洗浄回数に対する酸化膜の絶縁破壊
耐圧を示したグラフである。FIG. 1 is a graph showing the dielectric breakdown voltage of an oxide film with respect to the number of times of cleaning in the method for manufacturing a silicon wafer according to the first embodiment of the present invention.
【図２】本発明の第２実施例に係るシリコンウェーハの
製造方法において、酸化膜の膜厚に対するＢモード不良
率から求めた欠陥数を示したグラフである。FIG. 2 is a graph showing the number of defects obtained from the B-mode defect rate with respect to the thickness of an oxide film in the method for manufacturing a silicon wafer according to the second embodiment of the present invention.
【図３】本発明の第３実施例に係るシリコンウェーハの
製造方法において、洗浄条件に対する酸化膜の絶縁破壊
耐圧を示したグラフである。FIG. 3 is a graph showing a dielectric breakdown voltage of an oxide film with respect to cleaning conditions in a method for manufacturing a silicon wafer according to a third embodiment of the present invention.
【図４】本発明の第３実施例に係るシリコンウェーハの
製造方法において、エッチング量に対する酸化膜の絶縁
破壊耐圧を示したグラフである。FIG. 4 is a graph showing a dielectric breakdown voltage of an oxide film with respect to an etching amount in a method for manufacturing a silicon wafer according to a third embodiment of the present invention.
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【手続補正書】[Procedure amendment]
【提出日】平成５年６月２４日[Submission date] June 24, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【書類名】 明細書[Document name] Statement
【発明の名称】 シリコンウェーハの製造方法Patent application title: Silicon wafer manufacturing method
【特許請求の範囲】[Claims]
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は、ＬＳＩ等の作製に用い
られるシリコンウェーハの製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a silicon wafer used for manufacturing an LSI or the like.
【０００２】[0002]
【従来の技術】一般に、シリコンウェーハは、引き上げ
られたシリコン単結晶棒をスライサによってスライスし
て作成されている。この切断されたシリコンウェーハ
は、ラップまたは研削が行なわれ、さらに加工歪を除去
するため、化学的エッチングが行われている。そして、
最終仕上げとして、このシリコンウェーハはその表面が
鏡面研磨され、ＳＣ１洗浄されている。ＳＣ１洗浄と
は、Ｈ2ＯとＨ2Ｏ2とＮＨ4ＯＨとで構成されるＳＣ１
（Standard Cleaninng 1）液の洗浄をいう。このＳＣ１
洗浄による最終洗浄を２０分間程度１回行っている（エ
ッチング量１６ｎｍ）。これはシリコンウェーハ表面の
マイクロラフネスをできるだけ増大させないためであ
る。2. Description of the Related Art Generally, a silicon wafer is produced by slicing a pulled silicon single crystal ingot by a slicer. The cut silicon wafer is lapped or ground, and further chemically etched to remove processing strain. And
As a final finish, this silicon wafer has its surface mirror-polished and SC1 cleaned. SC1 cleaning means SC1 composed of H 2 O, H 2 O 2 and NH 4 OH.
(Standard Cleaninng 1) Washing of liquid. This SC1
The final washing is performed once for about 20 minutes (D
Amount of etching 16 nm) . This is because the microroughness of the silicon wafer surface is not increased as much as possible.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、この状
態では、シリコンウェーハにＭＯＳキャパシタを形成し
た際、ＭＯＳキャパシタの絶縁破壊耐圧を測定すると、
Ｂモード（３〜８ＭＶ／ｃｍの領域で破壊する中電解破
壊モード）破壊率が７０％以上も存在してしまうという
課題があった。すなわち、酸化膜の絶縁破壊耐圧が低い
ものであった。However, in this state, when the dielectric breakdown voltage of the MOS capacitor is measured when the MOS capacitor is formed on the silicon wafer,
There was a problem that the B-mode (medium electrolytic breakdown mode of breaking in the region of 3 to 8 MV / cm) had a breakdown rate of 70% or more. That is, the dielectric breakdown voltage of the oxide film was low.
【０００４】そこで、本発明の目的は、酸化膜の絶縁破
壊などの電気特性を向上できるシリコンウェーハの製造
方法を提供することである。Therefore, an object of the present invention is to provide a method for manufacturing a silicon wafer capable of improving electrical characteristics such as dielectric breakdown of an oxide film.
【０００５】[0005]
【課題を解決するための手段】本発明に記載のシリコン
ウェーハの製造方法は、鏡面仕上げを施したシリコンウ
ェーハの表面を、その厚さ方向に２０ｎｍ以上エッチン
グするものである。According to the method of manufacturing a silicon wafer according to the present invention, the surface of a mirror-finished silicon wafer is etched by 20 nm or more in its thickness direction.
It is intended to grayed.
【０００６】[0006]
【作用】本発明に係るシリコンウェーハの製造方法にあ
っては、鏡面研磨後のシリコンウェーハに所定の洗浄を
行う。この結果、シリコンウェーハの表面はその厚さ方
向に２０ｎｍ以上エッチングされる。この洗浄したシリ
コンウェーハにＭＯＳキャパシタを形成し、このＭＯＳ
キャパシタの酸化膜絶縁破壊耐圧の特性を測定する。こ
の測定結果、その表面がその厚さ方向に２０ｎｍ以上エ
ッチングされたシリコンウェーハは、その厚さ方向に２
０ｎｍ未満にエッチングしたものより酸化膜の絶縁破壊
耐圧が向上している。In the method of manufacturing a silicon wafer according to the present invention, the silicon wafer after mirror-polishing is subjected to predetermined cleaning. As a result, the surface of the silicon wafer is etched by 20 nm or more in the thickness direction. A MOS capacitor is formed on this washed silicon wafer, and this MOS is
Measure the characteristics of the oxide film dielectric breakdown voltage of the capacitor. As a result of this measurement, a silicon wafer whose surface is etched by 20 nm or more in the thickness direction has a thickness of 2 nm in the thickness direction.
The dielectric breakdown voltage of the oxide film is improved as compared with the case of etching to less than 0 nm.
【０００７】[0007]
【実施例】以下、本発明の第１実施例を説明する。ま
ず、鏡面仕上げが施されたＰ型、面方位（１００）、抵
抗率１０Ωｃｍのシリコンウェーハを３枚準備する。こ
れらのシリコンウェーハにＳＣ１液の洗浄を、それぞれ
１回、５回、１０回と行う。ＳＣ１液は、Ｈ2Ｏに、比
重１．１のＨ2Ｏ2の水溶液と、比重０．９のＮＨ4ＯＨ
の水溶液とを所定の割合で混合したものである。ＳＣ１
液の組成は、Ｈ2Ｏ：Ｈ2Ｏ2：ＮＨ4ＯＨ＝１２：１：２
である。ＮＨ4ＯＨのＨ2Ｏ2に対するモル濃度比は、
３．０６である。ＳＣ１液中のＨ2Ｏ2濃度は、０．６５
ｍｏｌ／ｌである。なお、１回のＳＣ１洗浄の時間は２
０分間、その温度は８０℃とする。各洗浄の間には、常
温の純水で２０分間リンスしている。また、ＳＣ１洗浄
を１回したときは、シリコンウェーハ表面の厚さ方向の
エッチング量が１６ｎｍ、ＳＣ１洗浄を５回のときは８
０ｎｍ、１０回のときは１６０ｎｍである。EXAMPLE A first example of the present invention will be described below. First, three P-type mirror-finished silicon wafers having a plane orientation (100) and a resistivity of 10 Ωcm are prepared. The cleaning of the SC1 liquid is performed on these silicon wafers once, five times, and ten times, respectively. The SC1 solution has a ratio of H 2 O to
An aqueous solution of H 2 O 2 with a weight of 1.1 and NH 4 OH with a specific gravity of 0.9
Is mixed with the above aqueous solution at a predetermined ratio. SC1
The composition of the liquid is H 2 O: H 2 O 2 : NH 4 OH = 12: 1: 2.
Is. The molar concentration ratio of NH 4 OH to H 2 O 2 is
It is 3.06. Concentration of H 2 O 2 in the SC1 solution, 0.65
mol / l. The time for one SC1 cleaning is 2
The temperature is 80 ° C. for 0 minutes. Rinse with pure water at room temperature for 20 minutes between each cleaning. When SC1 cleaning is performed once, the etching amount in the thickness direction of the silicon wafer surface is 16 nm, and when SC1 cleaning is performed 5 times, 8
When it is 0 nm and 10 times, it is 160 nm.
【０００８】次に、これらのシリコンウェーハの表面に
顕在化したＣＯＰ（Crystal Originated Particle）を
パーティクル・カウンタでそれぞれ測定する。ＣＯＰと
は、結晶に由来しＳＣ１洗浄でシリコンウェーハの表面
にエッチピットとして顕在化するものである。上記測定
によると、洗浄が１回、５回、１０回と増加すると、Ｃ
ＯＰのカウント数は増加する。Next, the COPs (Crystal Originated Particles) manifested on the surfaces of these silicon wafers are measured by a particle counter. COP is derived from crystals and is exposed as an etch pit on the surface of a silicon wafer by SC1 cleaning. According to the above measurement, if the washing was increased to 1, 5, 10 times, C
The OP count number increases.
【０００９】この後、それぞれのシリコンウェーハにＭ
ＯＳキャパシタを形成する。これらのＭＯＳキャパシタ
の酸化膜厚は２５ｎｍでドライ酸化で形成する。また、
ＭＯＳキャパシタの電極はポリシリコンで形成する。こ
の電極の面積は０.２ｃｍ2である。酸化膜絶縁破壊耐圧
の測定は０.１ＭＶ／ｃｍステップで昇圧する。この絶
縁破壊耐圧の判定電流は０.１ｍＡ／ｃｍ2で行ってい
る。After that, M is added to each silicon wafer.
An OS capacitor is formed. The oxide film thickness of these MOS capacitors is 25 nm and is formed by dry oxidation. Also,
The electrode of the MOS capacitor is made of polysilicon. The area of this electrode is 0.2 cm 2 . The oxide dielectric breakdown voltage is measured by increasing the voltage in steps of 0.1 MV / cm. The judgment current for this dielectric breakdown voltage is 0.1 mA / cm 2 .
【００１０】この酸化膜絶縁破壊耐圧測定の結果を図１
に示す。この図から判断すると、ＳＣ１洗浄を５回また
は１０回したものは、１回したものより酸化膜の絶縁破
壊耐圧を増加させる。 FIG. 1 shows the result of this dielectric breakdown voltage measurement of the oxide film.
Shown in. Judging from this figure, SC1 cleaning was repeated 5 times.
What happened 10 times is more than the one that was done once, the insulation breakdown of the oxide film
Increase breakdown voltage.
【００１１】次に、第２実施例を説明する。ＣＯＰを測
定するまでは第１実施例と同じである。この測定後、そ
れぞれのシリコンウェーハにＭＯＳキャパシタを形成す
る。この形成の際に、ＭＯＳキャパシタの酸化膜の膜厚
が２５ｎｍのものと３６ｎｍのものをドライ酸化で形成
する。ＭＯＳキャパシタの電極も第１実施例と同じであ
る。そして、これらのＭＯＳキャパシタのＢモード不良
率：Ｆを測定する。酸化膜の膜厚に対し、−ｌｎ（１−
Ｆ）の変化を示したものが図２である。図２より、ＳＣ
１洗浄を５回または１０回したものは、ＳＣ１洗浄を１
回したものより不良率が小さいことがわかる。したがっ
て、−ｌｎ（１−Ｆ）＝ρSＳより欠陥面積密度ρSの低
いシリコンウェーハを製造することができる。ただし、
Ｓは電極の面積である。Next, a second embodiment will be described. Until the COP is measured, it is the same as in the first embodiment. After this measurement, MOS capacitors are formed on each silicon wafer. At the time of this formation, the oxide film having a thickness of 25 nm and the oxide film having a film thickness of 36 nm are formed by dry oxidation. The electrodes of the MOS capacitor are also the same as in the first embodiment. Then, the B-mode defective rate: F of these MOS capacitors is measured. With respect to the thickness of the oxide film, -ln (1-
FIG. 2 shows the change of F). From Figure 2, SC
5 times or 10 times of 1 wash, SC1 wash 1
It can be seen that the defective rate is smaller than the rotated one. Therefore, it is possible to manufacture a silicon wafer having a lower defect area density ρ S than −ln (1-F) = ρ S S. However,
S is the area of the electrode.
【００１２】次いで、第３実施例を説明する。まず、鏡
面研磨後のＮ型、面方位（１００）、抵抗率１０Ωｃｍ
のシリコンウェーハを複数枚準備する。これらのシリコ
ンウェーハをそれぞれ洗浄する。この洗浄は、表１に示
す組成のＳＣ１洗浄液によるものである。Next, a third embodiment will be described. First, N-type after mirror polishing, plane orientation (100), resistivity 10 Ωcm
Prepare multiple silicon wafers. Each of these silicon wafers is cleaned. This cleaning is performed with the SC1 cleaning liquid having the composition shown in Table 1.
【００１３】[0013]
【表１】 [Table 1]
【００１４】なお、上記各洗浄の処理時間は１０分間、
処理温度は８０℃とする。これらの洗浄後は、すぐに常
温の純水でシリコンウェーハは２０分間それぞれリンス
される。[0014] Note that the processing time for each wash for 10 minutes,
The processing temperature is 80 ° C. Immediately after these cleanings, the silicon wafer is rinsed with pure water at room temperature for 20 minutes.
【００１５】さらに、表１に示すように、上記シリコン
ウェーハ表面の厚さ方向のエッチング量をそれぞれ測定
する。Further, as shown in Table 1, the etching amount in the thickness direction of the surface of the silicon wafer is measured.
【００１６】この後、これらのシリコンウェーハに第１
実施例と同じＭＯＳキャパシタをそれぞれ形成する。こ
の酸化膜絶縁破壊耐圧測定の結果を図３に示す。この図
は各洗浄条件に対する酸化膜の絶縁破壊耐圧を示したグ
ラフである。図４の横軸はエッチング量を示している。
プロットした点のエッチング量は、それぞれ、図４中左
側の点から８ｎｍ（図３の５：１：１）、８ｎｍ（図３
の２１：１０：１）、３０ｎｍ（図３の３０．９：０．
１：１）、８０ｎｍ（図１の５回洗浄）、１６０ｎｍ
（図１の１０回洗浄）である。また、各洗浄によるエッ
チング量に対する絶縁破壊耐圧の平均値を図４に示す。After that, the first of these silicon wafers was
The same MOS capacitors as in the embodiment are formed. The result of this oxide film dielectric breakdown voltage measurement is shown in FIG. This figure is a graph showing the dielectric breakdown voltage of the oxide film under each cleaning condition. The horizontal axis of FIG. 4 represents the etching amount.
The etching amounts at the plotted points are shown in the left of Fig. 4, respectively.
8 nm from the side point (5: 1: 1 in FIG. 3), 8 nm (FIG. 3)
21: 10: 1), 30 nm (30.9: 0.
1: 1), 80 nm (5 times washing in FIG. 1), 160 nm
(Washing 10 times in FIG. 1). Further, FIG. 4 shows the average value of the dielectric breakdown voltage with respect to the etching amount by each cleaning.
【００１７】この図４から判断すると、その表面がその
厚さ方向に２０ｎｍ以上エッチングされたシリコンウェ
ーハは、酸化膜の絶縁破壊耐圧が向上している。そし
て、シリコンウェーハの表面をその厚さ方向に２０ｎｍ
未満にエッチングしたときは、エッチング量が十分では
なく、酸化膜の耐圧はあまり改善されないものである。
なお、シリコンウェーハ表面の厚さ方向のエッチング量
が１００ｎｍを超えると、酸化膜の耐圧は飽和し、これ
以上改善しない。したがって、鏡面仕上げを施したシリ
コンウェーハの表面をその厚さ方向に２０ｎｍ以上エッ
チングすることによって、酸化膜の絶縁破壊などの電気
特性が向上したシリコンウェーハが製造できるものであ
る。すなわち、シリコンウェーハにＭＯＳキャパシタを
形成し、ＭＯＳキャパシタの絶縁破壊耐圧を測定する
と、Ｂモード破壊率が５０％以下しか存在しないもので
ある。Judging from FIG. 4, a silicon wafer whose surface is etched by 20 nm or more in the thickness direction has an improved dielectric breakdown voltage of the oxide film. Then, the surface of the silicon wafer is 20 nm in the thickness direction.
When the etching amount is less than 1, the etching amount is insufficient and the breakdown voltage of the oxide film is not improved so much.
The etching amount in the thickness direction of the silicon wafer surface
When the value exceeds 100 nm, the breakdown voltage of the oxide film saturates.
No further improvement. Therefore, the surface of the mirror-finished silicon wafer is etched by 20 nm or more in the thickness direction.
By etching, a silicon wafer having improved electrical characteristics such as dielectric breakdown of an oxide film can be manufactured. That is, when a MOS capacitor is formed on a silicon wafer and the breakdown voltage of the MOS capacitor is measured, the B-mode breakdown rate is only 50% or less.
【００１８】なお、シリコンウェーハ表面の厚さ方向の
エッチング量を増大させるには、洗浄液の組成を変えて
も、洗浄の処理時間を長くしても、その処理温度を高く
してもよい。In order to increase the etching amount of the surface of the silicon wafer in the thickness direction, the composition of the cleaning liquid may be changed, the cleaning processing time may be lengthened, or the processing temperature may be increased.
【００１９】[0019]
【発明の効果】本発明によれば、酸化膜の絶縁破壊など
の電気特性が向上したシリコンウェーハを製造すること
ができる。According to the present invention, a silicon wafer having improved electrical characteristics such as dielectric breakdown of an oxide film can be manufactured.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明の第１実施例に係るシリコンウェーハの
製造方法において、洗浄回数に対する酸化膜の絶縁破壊
耐圧を示したグラフである。FIG. 1 is a graph showing the dielectric breakdown voltage of an oxide film with respect to the number of times of cleaning in the method for manufacturing a silicon wafer according to the first embodiment of the present invention.
【図２】本発明の第２実施例に係るシリコンウェーハの
製造方法において、酸化膜の膜厚に対するＢモード不良
率から求めた欠陥数を示したグラフである。FIG. 2 is a graph showing the number of defects obtained from the B-mode defect rate with respect to the thickness of an oxide film in the method for manufacturing a silicon wafer according to the second embodiment of the present invention.
【図３】本発明の第３実施例に係るシリコンウェーハの
製造方法において、洗浄条件に対する酸化膜の絶縁破壊
耐圧を示したグラフである。FIG. 3 is a graph showing a dielectric breakdown voltage of an oxide film with respect to cleaning conditions in a method for manufacturing a silicon wafer according to a third embodiment of the present invention.
【図４】本発明の第１、第３実施例に係るシリコンウェ
ーハの製造方法において、エッチング量に対する酸化膜
の絶縁破壊耐圧を示したグラフである。FIG. 4 is a graph showing a dielectric breakdown voltage of an oxide film with respect to an etching amount in the method for manufacturing a silicon wafer according to the first and third embodiments of the present invention.
【手続補正３】[Procedure 3]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図３[Name of item to be corrected] Figure 3
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図３】 [Figure 3]
【手続補正４】[Procedure amendment 4]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図４[Name of item to be corrected] Fig. 4
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図４】 [Figure 4]
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新行内 隆之 埼玉県大宮市北袋町一丁目297番地 三菱 マテリアル株式会社中央研究所内 (72)発明者 小林 弘之 埼玉県大宮市北袋町一丁目297番地 三菱 マテリアル株式会社中央研究所内 (72)発明者 奥田 仁 東京都千代田区岩本町３丁目８番16号 三 菱マテリアルシリコン株式会社内 (72)発明者 大井 浩之 東京都千代田区岩本町３丁目８番16号 三 菱マテリアルシリコン株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Takayuki Shinyuki 1-297 Kitabukuro-cho, Omiya City, Saitama Prefecture Central Research Laboratory, Mitsubishi Materials Corporation (72) Hiroyuki Kobayashi 1-297 Kitabukuro-cho, Omiya City, Saitama Prefecture Mitsubishi Materials Co., Ltd. Central Research Laboratory (72) Inventor Hitoshi Okuda 3-8-16 Iwamotocho, Chiyoda-ku, Tokyo Sanryo Material Silicon Co., Ltd. (72) Hiroyuki Oi 3-8-16 Iwamoto-cho, Chiyoda-ku, Tokyo Sanryo Material Silicon Co., Ltd.
Claims (1)
表面を、その厚さ方向に２０ｎｍ以上１００ｎｍ以下エ
ッチングすることを特徴とするシリコンウェーハの製造
方法。1. A method of manufacturing a silicon wafer, which comprises etching a mirror-finished surface of a silicon wafer in a thickness direction of 20 nm or more and 100 nm or less.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7757893A JPH0621035A (en) | 1992-03-24 | 1993-03-11 | Manufacture of silicon wafer |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9703392 | 1992-03-24 | ||
| JP4-97033 | 1992-03-24 | ||
| JP7757893A JPH0621035A (en) | 1992-03-24 | 1993-03-11 | Manufacture of silicon wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621035A true JPH0621035A (en) | 1994-01-28 |
Family
ID=26418658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7757893A Pending JPH0621035A (en) | 1992-03-24 | 1993-03-11 | Manufacture of silicon wafer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621035A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010278448A (en) * | 1998-12-09 | 2010-12-09 | Applied Materials Inc | Polishing platen rinse for controlled passivation of silicon/polysilicon surfaces |
-
1993
- 1993-03-11 JP JP7757893A patent/JPH0621035A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010278448A (en) * | 1998-12-09 | 2010-12-09 | Applied Materials Inc | Polishing platen rinse for controlled passivation of silicon/polysilicon surfaces |
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990209 |