JPH06208939A - Semiconductor device - Google Patents
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- JPH06208939A JPH06208939A JP5002251A JP225193A JPH06208939A JP H06208939 A JPH06208939 A JP H06208939A JP 5002251 A JP5002251 A JP 5002251A JP 225193 A JP225193 A JP 225193A JP H06208939 A JPH06208939 A JP H06208939A
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- amorphous silicon
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置に係わり、
特に大規模集積回路を実現するために大チップ化をはか
った半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
In particular, the present invention relates to a semiconductor device having a large chip for realizing a large scale integrated circuit.
【0002】[0002]
【従来の技術】DRAM,E2 PROM等を代表とする
半導体記憶装置においては、素子の微細化及び高集積化
による記憶容量の増大が最も大きな課題であるが、近
年、記憶容量を増大するための技術の困難化と投資の急
激な増大により、危機的状況に直面している。 2. Description of the Related Art DRAM, E 2 In a semiconductor memory device represented by a PROM or the like, an increase in storage capacity due to miniaturization and high integration of elements is the most important issue. Is facing a critical situation due to its rapid growth.
【0003】技術の困難化については、例えばリソグラ
フィやエッチングによる加工技術が、現在デザインルー
ル0.25μmの領域に突入する中、益々その精度や制
御性等が多くの技術的問題点をかかえている。今後さら
にデザインルールを縮小化することは、莫大な技術的問
題点をもたらし、実現性がうすれつつある。また、デバ
イス構造の複雑化により、益々高価な新規プロセス技術
の導入が要求されていて、そのプロセス技術の制御性等
の難しさも増している。Regarding the difficulty of the technology, for example, while the processing technology such as lithography and etching has entered the area of the design rule of 0.25 μm, its precision and controllability have many technical problems. . In the future, further reduction of design rules will bring enormous technical problems and the feasibility is being reduced. Further, due to the complicated device structure, introduction of increasingly expensive new process technology is required, and the difficulty of controllability of the process technology is increasing.
【0004】一方、投資の急激な増大については、例え
ば工程数の増大が著しいこと、新規の高価プロセス及び
マシンが増えていること、開発投資が増大していること
などが挙げられる。On the other hand, the rapid increase in investment includes, for example, a significant increase in the number of processes, an increase in new expensive processes and machines, and an increase in development investment.
【0005】[0005]
【発明が解決しようとする課題】このように従来の半導
体記憶装置では、記憶容量を増大するための技術の急激
な困難化と投資の急激な増大により、危機的状況に直面
している。また、上記の問題は1チップに大規模集積回
路を形成する半導体装置については同様に言えることで
ある。As described above, the conventional semiconductor memory device faces a critical situation due to the rapid difficulty of technology for increasing the storage capacity and the rapid increase of investment. Further, the above problem can be similarly applied to a semiconductor device in which a large scale integrated circuit is formed on one chip.
【0006】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、現状のプロセスを用い
て大チップ化により大規模集積回路を実現することがで
き、技術の急激な困難化と投資の急激な増大を回避した
低コストで製造し得る半導体装置を提供することにあ
る。The present invention has been made in consideration of the above circumstances, and it is an object of the present invention to realize a large-scale integrated circuit by increasing the size of a chip by using the current process, which is a rapid technical change. An object of the present invention is to provide a semiconductor device which can be manufactured at low cost while avoiding difficulty and a rapid increase in investment.
【0007】[0007]
【課題を解決するための手段】本発明の骨子は、デザイ
ン・ルールを急激には減少させず、前世代以前と同様の
デバイス構造を用い、その代わり大きくなったチップの
機械的ストレスを抑制するために、ストレス緩和部材を
用いることにある。The gist of the present invention does not sharply reduce the design rules, but uses the same device structure as in the previous generation and instead suppresses the mechanical stress of the increased chip. In order to do so, the stress relieving member is used.
【0008】即ち本発明は、大規模集積回路を実現する
ための半導体装置において、所望の素子を形成したチッ
プの一部に、機械的ストレスを緩和するストレス緩和部
材を設けるようにしたものである。ここで、本発明の望
ましい実施態様としては、次に示す (1)〜(9) が挙げら
れる。 (1) ストレス緩和部材が、チップを構成する基板に埋め
込んで形成されていること。That is, according to the present invention, in a semiconductor device for realizing a large-scale integrated circuit, a stress relief member for relieving mechanical stress is provided on a part of a chip on which a desired element is formed. . Here, preferable embodiments of the present invention include the following (1) to (9). (1) The stress relieving member is formed by being embedded in the substrate forming the chip.
【0009】(2) ストレス緩和部材が、チップを構成す
る基板に平行に複数本形成されていること。さらに、ス
トレス緩和部材が形成された部分で、チップが曲げ加工
されていること。 (3) ストレス緩和部材が、チップを構成する基板に碁盤
目状に形成されていること。 (4) チップを構成する基板材料自体を、ストレス緩和部
材で形成すること。 (5) ストレス緩和部材が形成されたチップを複数枚積層
すること。 (6) ストレス緩和部材が、アモルファスシリコンで構成
されていること。 (7) ストレス緩和部材が、有機半導体で構成されている
こと。 (8) 配線層の一部(特にストレス緩和部材を跨ぐ配線)
が、軟らかくてストレスに強い材料(例えばアルミニウ
ム)で構成されていること。 (9) デザインルールを緩め、前世代以前のデバイス構造
を持つこと。(2) A plurality of stress relaxation members are formed in parallel with the substrate forming the chip. Further, the chip is bent at the portion where the stress relaxation member is formed. (3) The stress relieving member is formed in a grid pattern on the substrate forming the chip. (4) The substrate material itself constituting the chip is formed of a stress relieving member. (5) Stacking a plurality of chips on which a stress relaxation member is formed. (6) The stress relieving member is composed of amorphous silicon. (7) The stress relaxation member is composed of an organic semiconductor. (8) Part of the wiring layer (especially wiring that crosses the stress relief member)
Is made of a material that is soft and resistant to stress (eg, aluminum). (9) Loosen the design rules and have a device structure before the previous generation.
【0010】[0010]
【作用】前述したように、半導体記憶装置等における記
憶容量の増大は、デザイン・ルールの縮小に頼っている
のが現状である。本発明は、これとは逆の発想で、デザ
イン・ルールを変えることなく、チップ面積の増大によ
り記憶容量等の増大をはかるものである。ここで、単に
チップを大きくするだけでは、機械的ストレスによる影
響が大きくなり、一部の素子が機能しなくなったり、チ
ップが破損したりして、欠陥品となる虞れがある。そこ
で本発明では、チップの一部にアモルファスシリコン等
のストレス緩和部材を設置することにより、機械的スト
レスを吸収して緩和するようにしている。As described above, the increase in storage capacity of semiconductor memory devices and the like currently depends on the reduction of design rules. The present invention has an opposite idea, and intends to increase the memory capacity and the like by increasing the chip area without changing the design rule. Here, simply increasing the size of the chip may increase the influence of mechanical stress, and some elements may not function or the chip may be damaged, resulting in a defective product. Therefore, in the present invention, a stress relieving member such as amorphous silicon is provided on a part of the chip to absorb and relieve the mechanical stress.
【0011】従って本発明によれば、デザイン・ルール
を減少させず、大チップにして前世代以前と同様のデバ
イス構造を用いていることにより、安く簡単なプロセス
と、安いマシンが使用でき、技術の困難化と投資の増大
を効率的に抑制することができる。また、ストレス緩和
部材をその一部に持っているため、大きくなったチップ
の機械的ストレスを緩和し、チップが欠陥品となるのを
抑制することが可能となる。Therefore, according to the present invention, since the design rule is not reduced and the device structure similar to that of the previous generation is used with a large chip, a cheap and simple process and a cheap machine can be used. It is possible to effectively suppress the difficulty of the investment and the increase of the investment. Further, since the stress relieving member is provided in a part thereof, it is possible to relieve the mechanical stress of the enlarged chip and prevent the chip from becoming a defective product.
【0012】[0012]
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。 〈実施例1〉図1は本発明をDRAMに適用した場合の
実施例のセルアレイ部の断面図、図2はチップ全体の断
面概念図を示している。Embodiments of the present invention will be described below with reference to the drawings. <Embodiment 1> FIG. 1 is a sectional view of a cell array portion of an embodiment when the present invention is applied to a DRAM, and FIG. 2 is a sectional conceptual view of the entire chip.
【0013】図1に示すように、基板1としてステンレ
ス等のメタル基板,セラミックス,ガラス基板,又はこ
れらの積層体を用い、その上にストレス緩和部材として
アモルファスシリコン層2が形成されている。このアモ
ルファスシリコン層2の一部が必要に応じて単結晶化さ
れ、単結晶シリコン層3が形成されている。そして、単
結晶シリコン層3の上に、フィールド・シールド電極
4,拡散層5,キャパシタ絶縁膜6,プレート電極7,
ゲート絶縁膜8,ゲート電極9,拡散層10,ビット線
11等を形成して所望の素子が形成されている。As shown in FIG. 1, a metal substrate such as stainless steel, ceramics, a glass substrate, or a laminated body of these is used as the substrate 1, and an amorphous silicon layer 2 is formed thereon as a stress relaxation member. A part of the amorphous silicon layer 2 is single-crystallized as required to form a single-crystal silicon layer 3. Then, on the single crystal silicon layer 3, the field shield electrode 4, the diffusion layer 5, the capacitor insulating film 6, the plate electrode 7,
A desired element is formed by forming the gate insulating film 8, the gate electrode 9, the diffusion layer 10, the bit line 11 and the like.
【0014】また、図2に示すように、単結晶シリコン
層3は部分的に形成され、セルアレイと周辺又はコア回
路との境界領域では、アモルファスシリコン層2だけに
なってストレス緩和部を構成している。そして、この境
界領域では、配線層も堅い配線12ではなく、軟らかく
機械的ストレスに強い材質(例えばアルミニウム)から
なる配線13で形成されている。Further, as shown in FIG. 2, the single crystal silicon layer 3 is partially formed, and in the boundary region between the cell array and the periphery or the core circuit, only the amorphous silicon layer 2 constitutes a stress relaxation portion. ing. In this boundary region, the wiring layer is not formed of the hard wiring 12, but is formed of the wiring 13 made of a material that is soft and resistant to mechanical stress (for example, aluminum).
【0015】このような構成であれば、チップに加わる
機械的ストレスが、チップ内に埋込み形成されたアモル
ファスシリコン層2で吸収又は緩和されることになり、
アモルファスシリコン層2で分離された単結晶シリコン
層3に形成された各セルに加わる機械的ストレスは極め
て小さいものとなる。さらに、表面に露出したアモルフ
ァスシリコン層3を跨ぐ配線層、即ち大きな機械的スト
レスが加わる配線層をアルミニウム等の機械的ストレス
に強い配線13で形成しているので、配線層の断線等の
不都合を未然に防止することができる。このため、大チ
ップ化しても、各セルにおける機械的ストレスに起因す
る欠陥発生を未然に抑制することができる。With this structure, the mechanical stress applied to the chip is absorbed or alleviated by the amorphous silicon layer 2 embedded in the chip.
The mechanical stress applied to each cell formed in the single crystal silicon layer 3 separated by the amorphous silicon layer 2 is extremely small. Further, since the wiring layer straddling the exposed amorphous silicon layer 3, that is, the wiring layer to which a large mechanical stress is applied is formed by the wiring 13 such as aluminum which is strong against the mechanical stress, there is a problem such as disconnection of the wiring layer. It can be prevented. Therefore, even if the size of the chip is increased, it is possible to prevent the occurrence of defects due to mechanical stress in each cell.
【0016】また、本実施例におけるセル構造は図1に
示すように前世代以前の構造で、具体的には1Mビット
DRAMと同様の平面キャパシタ型の1トランジスタ/
1キャパシタ構造である。このように構造が簡単である
ため、安価で簡単なプロセスとマシンが使用でき、技術
の困難化と投資の増大を抑制できる。つまり、技術の困
難化と投資の増大を回避して、低コストで大容量のDR
AMを実現することができる。 〈実施例2〉As shown in FIG. 1, the cell structure of this embodiment is a structure before the previous generation, specifically, a planar capacitor type one transistor / transistor similar to a 1M bit DRAM.
It is a one-capacitor structure. This simple structure allows the use of cheap and simple processes and machines, and reduces technological difficulties and increased investment. In other words, avoiding the difficulty of technology and the increase of investment, low cost and large capacity DR
AM can be realized. <Example 2>
【0017】図3は、本発明をNAND型E2 PROM
に適用した実施例のセルアレイ部の断面図を示してい
る。なお、図1と同一部分には同一符号を付して、その
詳しい説明は省略する。FIG. 3 shows a NAND type E 2 according to the present invention. PROM
3 is a cross-sectional view of a cell array portion of the example applied to FIG. The same parts as those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
【0018】チップの構成は第1の実施例と同様であ
り、基板1上にアモルファスシリコン層2が形成され、
その一部に単結晶シリコン層3が形成されている。そし
て、この単結晶シリコン層3にメモリセルアレイが形成
されている。なお、図中14は浮遊ゲート電極、15は
選択ゲート電極、16は制御ゲート電極、17は素子分
離絶縁膜を示している。なお、図3の断面図では示され
ていないが、図2の例と同様に、単結晶シリコン層3は
アモルファスシリコン層2によって分離されている。The structure of the chip is similar to that of the first embodiment, and the amorphous silicon layer 2 is formed on the substrate 1,
The single crystal silicon layer 3 is formed in a part thereof. A memory cell array is formed on the single crystal silicon layer 3. In the figure, 14 is a floating gate electrode, 15 is a selection gate electrode, 16 is a control gate electrode, and 17 is an element isolation insulating film. Although not shown in the sectional view of FIG. 3, the single crystal silicon layer 3 is separated by the amorphous silicon layer 2 as in the example of FIG.
【0019】このような構成であっても、第1の実施例
と同様にアモルファスシリコン層2で機械的ストレスを
吸収又は緩和することができ、機械的ストレスに起因す
るセルの欠陥発生を招くことなく大チップ化することが
できる。従って、技術の困難化と投資の増大を回避し
て、低コストで大容量のE2 PROMを実現することが
できる。 〈実施例3〉Even with such a structure, the mechanical stress can be absorbed or relieved by the amorphous silicon layer 2 as in the first embodiment, and the occurrence of cell defects due to the mechanical stress is caused. Instead, it can be made into a large chip. Therefore, avoiding the difficulty of technology and the increase of investment, E 2 of large capacity at low cost can be obtained. A PROM can be realized. <Example 3>
【0020】図4は、多チップレイアウトの一例を示し
ている。第1及び第2の実施例で形成されたメモリのチ
ップは、ペーパー状に薄く、且つ大面積に作ることが可
能である。さらに、チップ自体は機械的ストレスに強い
ものである。従ってこれを、図4に示すように上下に複
数枚重ねることにより、集積度をより高めることができ
る。このとき、ピンは側面にまとめて配置され、そこか
ら信号の入出力が可能となる。 〈実施例4〉FIG. 4 shows an example of a multi-chip layout. The memory chips formed in the first and second embodiments can be made thin like paper and have a large area. Furthermore, the chip itself is resistant to mechanical stress. Therefore, as shown in FIG. 4, by stacking a plurality of sheets on top of each other, the degree of integration can be further increased. At this time, the pins are collectively arranged on the side surface, and signals can be input and output from there. <Example 4>
【0021】図5は変形チップ形状の実施例を示してい
る。基板にメタル又は分割されたセラミックやガラスと
メタルとの積層構造を用いた場合は、ストレス緩和部の
挿入によりチップを大きく変形させることが可能であ
る。FIG. 5 shows a modified chip-shaped embodiment. When a metal or a divided ceramic or a laminated structure of glass and metal is used for the substrate, the chip can be largely deformed by inserting the stress relaxation portion.
【0022】具体的には、図5(b)に示すようにチッ
プ自体に平行に一定間隔で複数本のストレス緩和部材1
9を形成することにより、図5(a)に示すようにチッ
プを往復折り返しすることができる。これによって、平
面的に見た実装密度を大幅に向上させることができる。 〈実施例5〉Specifically, as shown in FIG. 5 (b), a plurality of stress relaxation members 1 are arranged in parallel with the chip itself at regular intervals.
By forming 9, the chip can be folded back and forth as shown in FIG. As a result, it is possible to greatly improve the mounting density when viewed in plan. <Example 5>
【0023】図6は変形チップ形状の他の実施例を示し
ている。基板にメタル又は分割されたセラミックやガラ
スとメタルとの積層構造を用いた場合は、ストレス緩和
部の挿入によりチップを大きく変形させることが可能で
ある。FIG. 6 shows another embodiment of the modified tip shape. When a metal or a divided ceramic or a laminated structure of glass and metal is used for the substrate, the chip can be largely deformed by inserting the stress relaxation portion.
【0024】具体的には、図6(b)に示すようにチッ
プ自体に平行に複数本のストレス緩和部材19を形成す
ることにより、図6(a)に示すようにチップを渦巻き
状に折ることができる。Specifically, as shown in FIG. 6B, a plurality of stress relieving members 19 are formed in parallel with the chip itself so that the chip is spirally folded as shown in FIG. 6A. be able to.
【0025】また、機械的ストレスを緩和するために配
置するストレス緩和部材19の配置の仕方は、これ以外
の任意の配置でかまわない。例えば、図7のように碁盤
目状(格子状)に配置してもよい。この場合、チップを
曲げる方向が一つに規定されず、必要に応じてチップを
短辺,長辺のいずれかの方向に曲げることが可能にな
る。 〈実施例6〉第8〜12図は、図1の実施例の工程断面
図を示している。The stress relieving member 19 arranged to relieve the mechanical stress may be arranged in any other manner. For example, as shown in FIG. 7, they may be arranged in a grid pattern (lattice pattern). In this case, the bending direction of the chip is not limited to one, and the chip can be bent in either the short side direction or the long side direction as necessary. <Embodiment 6> FIGS. 8 to 12 are process sectional views of the embodiment of FIG.
【0026】まず、第8図(a)に示すようなメタル,
セラミックス,ガラス,又はこれらの積層体で構成され
る基板1を用意し、その上に単結晶シリコン層18を張
り付け、RIE等でパターニングする。単結晶シリコン
層18の張り付けにはウェハの直接接着技術を用いれば
よい。First, a metal as shown in FIG.
A substrate 1 made of ceramics, glass, or a laminated body of these is prepared, a single crystal silicon layer 18 is attached thereon, and patterned by RIE or the like. A direct wafer bonding technique may be used to attach the single crystal silicon layer 18.
【0027】次いで、図8(b)に示すように、基板1
及び単結晶シリコン層18上の全面にアモルファスシリ
コン層2をプラズマCVD法又は光CVD法により堆積
し、ポリシング等で平坦化する。このとき、単結晶シリ
コン層18の上端が露出、又は後続するアモルファスシ
リコンの再結晶工程で再結晶層が単結晶シリコン層18
の上端に接する程度までアモルファスシリコン層2をポ
リシングする。Next, as shown in FIG. 8B, the substrate 1
Further, the amorphous silicon layer 2 is deposited on the entire surface of the single crystal silicon layer 18 by the plasma CVD method or the photo CVD method and is planarized by polishing or the like. At this time, the upper end of the single crystal silicon layer 18 is exposed, or the recrystallized layer is formed in the subsequent recrystallization process of amorphous silicon.
The amorphous silicon layer 2 is polished to such a degree that it comes into contact with the upper end of the.
【0028】次いで、図8(c)に示すように、レーザ
光,電子ビーム等の照射により、必要に応じてアモルフ
ァスシリコン層2の一部を再結晶化して、単結晶シリコ
ン層3を形成する。このとき、単結晶シリコン層18を
再結晶のシードとして用いることにより、良質の単結晶
を得ることができる。Next, as shown in FIG. 8C, a part of the amorphous silicon layer 2 is recrystallized by irradiation with a laser beam, an electron beam or the like to form a single crystal silicon layer 3. . At this time, a good quality single crystal can be obtained by using the single crystal silicon layer 18 as a seed for recrystallization.
【0029】次いで、図9(a)に示すように、基板上
の全面に酸化膜を介してフィールド・シールド電極4を
形成し、素子分離領域を作る。続いて、拡散層領域5と
キャパシタ絶縁膜6及びプレート電極7を形成し、メモ
リセルのキャパシタを実現する。Then, as shown in FIG. 9A, a field shield electrode 4 is formed on the entire surface of the substrate with an oxide film interposed therebetween to form an element isolation region. Subsequently, the diffusion layer region 5, the capacitor insulating film 6 and the plate electrode 7 are formed to realize a memory cell capacitor.
【0030】次いで、図9(b)に示すように、ワード
線9及び素子領域拡散層10を形成し、さらにコンタク
トを介してビット線11を加工することにより、DRA
Mのセルが実現される。そして必要があれば、ワード9
線のシャントを2層Al等で行う。Next, as shown in FIG. 9B, the word line 9 and the element region diffusion layer 10 are formed, and the bit line 11 is further processed through the contact to form the DRA.
M cells are realized. And if necessary, word 9
A wire shunt is performed with two layers of Al or the like.
【0031】このように本実施例の場合、セル構造は平
面型で簡易な構成となり、極めて簡単で安いプロセスと
製造装置で形成することができ、製造コストを大幅に低
減できる。As described above, in the case of the present embodiment, the cell structure has a planar type and a simple structure, can be formed by an extremely simple and inexpensive process and manufacturing apparatus, and the manufacturing cost can be greatly reduced.
【0032】また、アモルファスシリコン又は結晶化シ
リコン層3の質が多少悪くても、大きな蓄積容量がとれ
るため動作に影響しない。さらに、チップ面積を大きく
とれるのでセル部,コア部,周辺回路部等に冗長回路を
ふんだんに適用することもでき、ECC回路を付けた
り、蓄積電荷がリークしないうちにリフレッシュ動作を
行うこともできる。基板の一部にでもメタルを用いた場
合は、動作時の放熱性も高まり有効である。また、この
基板のメタルを電源ラインや配線として利用することも
できる。Further, even if the quality of the amorphous silicon or crystallized silicon layer 3 is somewhat poor, it does not affect the operation because a large storage capacity can be obtained. Further, since a large chip area can be taken, redundant circuits can be applied to the cell portion, core portion, peripheral circuit portion, etc., an ECC circuit can be attached, and a refresh operation can be performed before the accumulated charge leaks. When metal is used even for a part of the substrate, the heat dissipation during operation is increased, which is effective. Also, the metal of this substrate can be used as a power line or wiring.
【0033】図10は、本発明をA4サイズのチップサ
イズのDRAM及びE2 PROMに適用した場合の記憶
ビット数を示しており、横軸はデザインルール、縦軸は
記憶ビット数である。この図から、IMDRAMのデザ
インルール1.2μmで、平面セルで作ると1.2Gビ
ットのDRAMが実現される。これは、動画を8分間を
記憶できる容量である。FIG. 10 shows the present invention in which an A4 size chip size DRAM and E 2 are used. It shows the number of memory bits when applied to a PROM, the horizontal axis is the design rule, and the vertical axis is the number of memory bits. From this figure, it is possible to realize a 1.2 Gbit DRAM by using a flat cell with the design rule of IMDRAM of 1.2 μm. This is the capacity to store a moving image for 8 minutes.
【0034】また、同じデザイン・ルールでNAND型
E2 PROMを作ると、2Gビットの規模で動画13分
を記憶できる。さらに、0.25μmのルールを仮定す
るとA4サイズ1枚のNAND型E2 PROMの場合、
動画12時間もの記憶が可能となる。 〈実施例7〉Further, the NAND type E 2 is used under the same design rule. If you make a PROM, you can store 13 minutes of moving images on a 2 Gbit scale. Further, assuming a rule of 0.25 μm, one A4 size NAND type E 2 In case of PROM,
You can memorize as many as 12 hours of moving images. <Example 7>
【0035】上述した実施例ではストレス緩和部材とし
てアモルファスシリコンを用いていたが、最近注目され
ている有機半導体を用いてもかまわない。この実施例の
場合は、図11に示すようにDRAMに適用した例であ
るが、最上層に有機半導体としてポリチエニレンビニレ
ン(PTV)等を用いている。Although amorphous silicon is used as the stress relieving member in the above-mentioned embodiments, an organic semiconductor, which has recently been receiving attention, may be used. In the case of this embodiment, as shown in FIG. 11, it is applied to a DRAM, but polythienylenevinylene (PTV) or the like is used as the organic semiconductor in the uppermost layer.
【0036】具体的には、基板1上にビット線を形成
し、その上にSiOx 膜21,プレート電極7,ゲート
電極9を形成し、SiOx 膜21を平坦化する。そし
て、SiOx 膜21に設けたコンタクトホールにタング
ステン膜22を埋込み、さらにSiOx 膜21及びタン
グステン膜22上に有機半導体膜23としてのPTV膜
を形成する。Specifically, the bit line is formed on the substrate 1, the SiOx film 21, the plate electrode 7, and the gate electrode 9 are formed thereon, and the SiOx film 21 is flattened. Then, the tungsten film 22 is buried in the contact hole formed in the SiOx film 21, and a PTV film as the organic semiconductor film 23 is formed on the SiOx film 21 and the tungsten film 22.
【0037】このような構成であれば、有機半導体膜2
3がストレス緩和部材として働き、第1の実施例と同様
に機械的ストレスに起因する欠陥発生を未然に抑制する
ことができる。ここで、図11の構成において、有機半
導体膜23の代わりにアモルファスシリコン膜を用いて
も同様の効果が得られる。With such a structure, the organic semiconductor film 2
3 functions as a stress relieving member, and as in the first embodiment, the occurrence of defects due to mechanical stress can be suppressed in advance. Here, in the configuration of FIG. 11, the same effect can be obtained even if an amorphous silicon film is used instead of the organic semiconductor film 23.
【0038】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、DRAMとNAND型
のE2 PROMへの適用例を示しているが、それ以外の
全てのLSI又はICへの適用が可能であり、アモルフ
ァスシリコンを用いるSRAM等へも適用可能である。
さらに、これらの混載メモリを作ることもできる。ま
た、マイクロプロセッサやゲートアレイ等のロジックと
の混載、CCD等の撮像素子との混載、さらには液晶デ
ィスプレイデバイスとの混載、太陽電池との混載も可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。The present invention is not limited to the above embodiments. In the embodiment, DRAM and NAND type E 2 Although an example of application to a PROM is shown, it can be applied to all other LSIs or ICs, and can also be applied to an SRAM or the like using amorphous silicon.
Furthermore, these embedded memories can be made. Further, mixed mounting with a logic such as a microprocessor and gate array, mixed mounting with an image pickup device such as CCD, further mixed mounting with a liquid crystal display device, and mixed mounting with a solar cell are possible. In addition, various modifications can be made without departing from the scope of the present invention.
【0039】[0039]
【発明の効果】以上説明したように本発明によれば、チ
ップの一部に機械的ストレスを緩和するストレス緩和部
材を設けているので、デザイン・ルールを急激には減少
させず前世代以前と同様のデバイス構造を用い、その代
わり大きくなったチップの機械的ストレスを抑制するこ
とができる。従って、現状のプロセスを用いて大チップ
化により大規模集積回路を実現することができ、技術の
急激な困難化と投資の急激な増大を回避した低コストで
製造し得る半導体装置を実現することが可能となる。As described above, according to the present invention, the stress relief member for relieving the mechanical stress is provided in a part of the chip. Therefore, the design rule is not sharply reduced and the stress is less than that of the previous generation. A similar device structure can be used instead to suppress the mechanical stress on the enlarged chip. Therefore, it is possible to realize a large-scale integrated circuit by increasing the size of a chip by using the current process, and to realize a semiconductor device that can be manufactured at low cost while avoiding the rapid difficulty of technology and the rapid increase of investment. Is possible.
【図1】本発明をDRAMに適用した第1の実施例のセ
ルアレイ部構成を示す断面図。FIG. 1 is a sectional view showing the configuration of a cell array section of a first embodiment in which the present invention is applied to a DRAM.
【図2】第1の実施例のチップ全体構成を示す断面図。FIG. 2 is a sectional view showing the overall structure of the chip of the first embodiment.
【図3】本発明をNANDE2 PROMに適用した第2
の実施例のセルアレイ部構成を示す断面図。FIG. 3 illustrates the present invention in NANDE 2 Second applied to PROM
3 is a cross-sectional view showing the configuration of the cell array section of the embodiment of FIG.
【図4】本発明の第3の実施例で、多層チップレイアウ
トの例を示す図。FIG. 4 is a diagram showing an example of a multilayer chip layout according to the third embodiment of the present invention.
【図5】本発明の第4の実施例で、変形チップ形状の例
を示す図。FIG. 5 is a diagram showing an example of a modified tip shape according to the fourth embodiment of the present invention.
【図6】本発明の第5の実施例で、変形チップ形状の他
の例を示す図。FIG. 6 is a view showing another example of the modified tip shape according to the fifth embodiment of the present invention.
【図7】ストレス緩和材のその他の配置例を示す図。FIG. 7 is a view showing another arrangement example of the stress relieving material.
【図8】第1図の実施例の製造工程の前半を示す図。8 is a view showing the first half of the manufacturing process of the embodiment in FIG.
【図9】第1図の実施例の製造工程の後半を示す図。9 is a diagram showing the latter half of the manufacturing process of the embodiment in FIG.
【図10】ビット数及びバイト数とデザインルールとの
関係を示す図。FIG. 10 is a diagram showing a relationship between the number of bits and the number of bytes and a design rule.
【図11】本発明をDRAMに適用した他の例を示す
図。FIG. 11 is a diagram showing another example in which the present invention is applied to a DRAM.
1…基板(メタル,セラミック,ガラス,又はこれらの
積層体) 2…アモルファスシリコン層 3…単結晶Si又はアモルファスシリコン層 4…フィールド・シールド電極 5…拡散層 6…キャパシタ絶縁膜 7…プレート電極 8…ゲート絶縁膜 9…ゲート電極 10…拡散層 11…ビット線 12…堅い配線(ストレスに弱い配線) 13…軟らかい配線(ストレスに強い材質) 14…浮遊ゲート電極 15…選択ゲート電極 16…制御ゲート電極 17…素子分離 18…シリコン層 19…ストレス緩和部材 20…ピン 21…SiOx 膜 22…タングステン膜 23…アモルファスシリコン又は有機半導体膜DESCRIPTION OF SYMBOLS 1 ... Substrate (metal, ceramic, glass, or laminated body thereof) 2 ... Amorphous silicon layer 3 ... Single crystal Si or amorphous silicon layer 4 ... Field shield electrode 5 ... Diffusion layer 6 ... Capacitor insulating film 7 ... Plate electrode 8 ... Gate insulating film 9 ... Gate electrode 10 ... Diffusion layer 11 ... Bit line 12 ... Hard wiring (wiring vulnerable to stress) 13 ... Soft wiring (material resistant to stress) 14 ... Floating gate electrode 15 ... Select gate electrode 16 ... Control gate Electrode 17 ... Element isolation 18 ... Silicon layer 19 ... Stress relaxation member 20 ... Pin 21 ... SiOx film 22 ... Tungsten film 23 ... Amorphous silicon or organic semiconductor film
Claims (1)
械的ストレスを緩和するストレス緩和部材で形成されて
なることを特徴とする半導体装置。1. A semiconductor device, wherein a part of a chip on which a desired element is formed is formed of a stress relieving member for relieving mechanical stress.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5002251A JPH06208939A (en) | 1993-01-11 | 1993-01-11 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5002251A JPH06208939A (en) | 1993-01-11 | 1993-01-11 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06208939A true JPH06208939A (en) | 1994-07-26 |
Family
ID=11524149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5002251A Pending JPH06208939A (en) | 1993-01-11 | 1993-01-11 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06208939A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007514321A (en) * | 2003-12-10 | 2007-05-31 | ザ、リージェンツ、オブ、ザ、ユニバーシティ、オブ、カリフォルニア | Low crosstalk circuit board for mixed signal integrated circuits |
JP2011199047A (en) * | 2010-03-19 | 2011-10-06 | Fujitsu Semiconductor Ltd | Semiconductor device |
-
1993
- 1993-01-11 JP JP5002251A patent/JPH06208939A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007514321A (en) * | 2003-12-10 | 2007-05-31 | ザ、リージェンツ、オブ、ザ、ユニバーシティ、オブ、カリフォルニア | Low crosstalk circuit board for mixed signal integrated circuits |
JP2011199047A (en) * | 2010-03-19 | 2011-10-06 | Fujitsu Semiconductor Ltd | Semiconductor device |
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