JPH06208579A - 高速フーリエ変換装置 - Google Patents
高速フーリエ変換装置Info
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- JPH06208579A JPH06208579A JP5001770A JP177093A JPH06208579A JP H06208579 A JPH06208579 A JP H06208579A JP 5001770 A JP5001770 A JP 5001770A JP 177093 A JP177093 A JP 177093A JP H06208579 A JPH06208579 A JP H06208579A
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- JP
- Japan
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- circuits
- fourier transform
- circuit
- fast fourier
- butterfly operation
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Abstract
(57)【要約】
【目的】 多点の入力データをハードウェアで並列的に
高速フーリエ変換する装置に関し、ハードウェア規模を
さらに縮小してコストをより削減することが可能となる
装置の提供を目的とする。 【構成】 基数２の直列型で個数が２のべき乗とされた
ＦＦＴ回路１０を並列に配置した前段部１２と、並列型
とされた一対の拡張されたＦＦＴ回路１４を備え、回路
１０で得られた２ワイド出力の一方と他方とが両回路１
４へ各々供給される後段部１６と、を有し、回路１４
は、行列配置され行先頭へ回路１０から出力が供給され
る複数のバタフライ演算回路１８と、各回路１８に内蔵
された捻り係数乗算回路２０と、回路１８毎に設けられ
対応した回路１８の行列位置と各回路１０のデータ点数
と回路１０の個数とから定まる捻り係数の列を該当の回
路２０へ与える捻り係数供給回路２２と、を含む。
高速フーリエ変換する装置に関し、ハードウェア規模を
さらに縮小してコストをより削減することが可能となる
装置の提供を目的とする。 【構成】 基数２の直列型で個数が２のべき乗とされた
ＦＦＴ回路１０を並列に配置した前段部１２と、並列型
とされた一対の拡張されたＦＦＴ回路１４を備え、回路
１０で得られた２ワイド出力の一方と他方とが両回路１
４へ各々供給される後段部１６と、を有し、回路１４
は、行列配置され行先頭へ回路１０から出力が供給され
る複数のバタフライ演算回路１８と、各回路１８に内蔵
された捻り係数乗算回路２０と、回路１８毎に設けられ
対応した回路１８の行列位置と各回路１０のデータ点数
と回路１０の個数とから定まる捻り係数の列を該当の回
路２０へ与える捻り係数供給回路２２と、を含む。
Description
【０００１】
【産業上の利用分野】本発明は、多点の入力データをハ
ードウェアで並列的に高速フーリエ変換する装置に関す
るものである。
ードウェアで並列的に高速フーリエ変換する装置に関す
るものである。
【０００２】この種の装置によれば、多点の入力データ
がハードウェアで並列的にフーリエ変換されることか
ら、各種信号の処理やデータの解析をきわめて高速に行
なうことが可能となる。
がハードウェアで並列的にフーリエ変換されることか
ら、各種信号の処理やデータの解析をきわめて高速に行
なうことが可能となる。
【０００３】
【従来の技術】図５では特願平３−３１９２８号におい
て提案された装置の構成が説明されており、点数ｍ×ｎ
の入力データ１００が前段部１２へ２×ｎ個ずつ並列に
供給される。
て提案された装置の構成が説明されており、点数ｍ×ｎ
の入力データ１００が前段部１２へ２×ｎ個ずつ並列に
供給される。
【０００４】その前段部１２は基数２の直列型で個数ｎ
個の高速フーリエ変換回路（高速フーリエ変換パイプラ
イン装置）１０を並列に配置した構成とされており、各
高速フーリエ変換回路１０で得られた２ワイド出力のデ
ータは乗算部３０へ供給される。
個の高速フーリエ変換回路（高速フーリエ変換パイプラ
イン装置）１０を並列に配置した構成とされており、各
高速フーリエ変換回路１０で得られた２ワイド出力のデ
ータは乗算部３０へ供給される。
【０００５】乗算部３０では各高速フーリエ変換回路１
０から供給されたデータに該当の捻り係数を乗算する処
理が行なわれ、その処理により得られた（２ワイド出力
の）データ（個数は２×ｎ）は後段部１６へ供給され
る。
０から供給されたデータに該当の捻り係数を乗算する処
理が行なわれ、その処理により得られた（２ワイド出力
の）データ（個数は２×ｎ）は後段部１６へ供給され
る。
【０００６】後段部１６には並列型とされた一対の高速
フーリエ変換回路（並列高速フーリエ変換装置）１４が
設けられており、前段部１２の高速フーリエ変換回路の
各２ワイド出力の一方と他方が乗算部３０を経由して両
高速フーリエ変換回路１４に各々供給される。
フーリエ変換回路（並列高速フーリエ変換装置）１４が
設けられており、前段部１２の高速フーリエ変換回路の
各２ワイド出力の一方と他方が乗算部３０を経由して両
高速フーリエ変換回路１４に各々供給される。
【０００７】なお、高速フーリエ変換回路１４のデータ
点数は前段部１２における高速フーリエ変換回路１０の
個数ｎと等しいものとされており、これらの高速フーリ
エ変換回路１４はバタフライ演算回路群を行列配置して
構成できる。
点数は前段部１２における高速フーリエ変換回路１０の
個数ｎと等しいものとされており、これらの高速フーリ
エ変換回路１４はバタフライ演算回路群を行列配置して
構成できる。
【０００８】以上の提案によれば、フーリエ変換の並列
度（２×ｎ）を入力データの点数（Ｎ＝ｍ×ｎ）と処理
速度との関係において柔軟に定めることが可能となり、
したがって、処理の高速性を確保しながら、その処理に
必要なハードウェアの規模を縮小できる。
度（２×ｎ）を入力データの点数（Ｎ＝ｍ×ｎ）と処理
速度との関係において柔軟に定めることが可能となり、
したがって、処理の高速性を確保しながら、その処理に
必要なハードウェアの規模を縮小できる。
【０００９】
【発明が解決しようとする課題】しかしながら、装置の
製造コストをより低減することが望まれており、このた
め、そのハードウェアの規模をさらに縮小することが必
要とされた。
製造コストをより低減することが望まれており、このた
め、そのハードウェアの規模をさらに縮小することが必
要とされた。
【００１０】本発明は上記従来の事情に鑑みてなされた
ものであり、その目的は、ハードウェア規模をさらに縮
小することが可能となる高速フーリエ変換装置を提供す
ることにある。
ものであり、その目的は、ハードウェア規模をさらに縮
小することが可能となる高速フーリエ変換装置を提供す
ることにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明にかかる高速フーリエ変換装置は図１のよう
に構成されており、同図の装置は、基数が２の直列型で
個数（ｎ）が２のべき乗とされた高速フーリエ変換回路
１０（データ点数ｍ）を並列に配置した前段部１２（並
列度は２×ｎで、総データ点数Ｎはｍ×ｎ）と、並列型
とされた一対の拡張された高速フーリエ変換回路１４
（データ点数ｎ）を備え、前段部１２の各フーリエ変換
回路１０で得られた２ワイド出力の一方と他方とが両高
速フーリエ変換回路１４へ各々供給される後段部１６
と、を有している。
に、本発明にかかる高速フーリエ変換装置は図１のよう
に構成されており、同図の装置は、基数が２の直列型で
個数（ｎ）が２のべき乗とされた高速フーリエ変換回路
１０（データ点数ｍ）を並列に配置した前段部１２（並
列度は２×ｎで、総データ点数Ｎはｍ×ｎ）と、並列型
とされた一対の拡張された高速フーリエ変換回路１４
（データ点数ｎ）を備え、前段部１２の各フーリエ変換
回路１０で得られた２ワイド出力の一方と他方とが両高
速フーリエ変換回路１４へ各々供給される後段部１６
と、を有している。
【００１２】これらのうち、後段部１６の拡張された高
速フーリエ変換回路１４は、行列配置され行先頭へ前段
部１２における該当の高速フーリエ変換回路１０から出
力が供給される複数のバタフライ演算回路１８と、各バ
タフライ演算回路１８に内蔵され回路入力と与えられた
捻り係数とを乗算する捻り係数乗算回路２０と、バタフ
ライ演算回路１８毎に設けられ、対応したバタフライ演
算回路１８の行列位置と前段部１２の各高速フーリエ変
換回路１０へ入力されるデータの点数（ｍ）と高速フー
リエ変換回路１０の個数（ｎ）とから定まる捻り係数の
列を該当の捻り係数乗算回路２０へ与える捻り係数供給
回路２２と、を含んでいる。
速フーリエ変換回路１４は、行列配置され行先頭へ前段
部１２における該当の高速フーリエ変換回路１０から出
力が供給される複数のバタフライ演算回路１８と、各バ
タフライ演算回路１８に内蔵され回路入力と与えられた
捻り係数とを乗算する捻り係数乗算回路２０と、バタフ
ライ演算回路１８毎に設けられ、対応したバタフライ演
算回路１８の行列位置と前段部１２の各高速フーリエ変
換回路１０へ入力されるデータの点数（ｍ）と高速フー
リエ変換回路１０の個数（ｎ）とから定まる捻り係数の
列を該当の捻り係数乗算回路２０へ与える捻り係数供給
回路２２と、を含んでいる。
【００１３】
【作用】本発明では、前記提案装置における捻り係数の
乗算部３０が省略されており、前段部１２の２ワイド出
力が後段部１６へ直接供給される。
乗算部３０が省略されており、前段部１２の２ワイド出
力が後段部１６へ直接供給される。
【００１４】そして、後段部１６には２ワイド出力の一
方と他方とが各々供給される一対の拡張された高速フー
リエ変換回路１４が設けられ、これらにはバタフライ演
算回路１８が行列配置される。
方と他方とが各々供給される一対の拡張された高速フー
リエ変換回路１４が設けられ、これらにはバタフライ演
算回路１８が行列配置される。
【００１５】さらに、拡張された捻り係数供給部２２が
各バタフライ演算回路１８について設けられ、各捻り係
数供給部２２から各バタフライ演算回路の捻り係数乗算
部２０へ所定の捻り係数列（係数の個数はｍ÷２，従来
例では個数は１個であった。）が供給される。
各バタフライ演算回路１８について設けられ、各捻り係
数供給部２２から各バタフライ演算回路の捻り係数乗算
部２０へ所定の捻り係数列（係数の個数はｍ÷２，従来
例では個数は１個であった。）が供給される。
【００１６】その結果、前記提案装置の捻り係数乗算部
３０と等価な内容の処理が後段部１６の拡張された高速
フーリエ演算回路１４内で行なわれ、正しい高速フーリ
エ変換の結果が後段部１６から出力される。
３０と等価な内容の処理が後段部１６の拡張された高速
フーリエ演算回路１４内で行なわれ、正しい高速フーリ
エ変換の結果が後段部１６から出力される。
【００１７】
【実施例】以下、図面に基づいて本発明にかかる高速フ
ーリエ変換装置の好適な実施例を説明する。
ーリエ変換装置の好適な実施例を説明する。
【００１８】図２には総データ点数Ｎが３２とされた実
施例の全体構成が示されており、この例では、前記提案
装置における捻り係数の乗算部３０が省略され、前段部
１２の出力が後段部１６へ直接出力される。
施例の全体構成が示されており、この例では、前記提案
装置における捻り係数の乗算部３０が省略され、前段部
１２の出力が後段部１６へ直接出力される。
【００１９】そして、前段部１２は基数が２で直列型の
高速フーリエ変換回路１０を並列に配置した構成とされ
ており、これら高速フーリエ変換回路１０のデータ点数
は８で、個数は４とされている。
高速フーリエ変換回路１０を並列に配置した構成とされ
ており、これら高速フーリエ変換回路１０のデータ点数
は８で、個数は４とされている。
【００２０】また、後段部１６はデータ点数が４の並列
型とされた拡張された高速フーリエ変換回路１４の対で
構成されており、前段部１２の各フーリエ変換回路１０
において得られた２ワイド出力の一方と他方とがこれら
の高速フーリエ変換回路１４へ各々供給されている。
型とされた拡張された高速フーリエ変換回路１４の対で
構成されており、前段部１２の各フーリエ変換回路１０
において得られた２ワイド出力の一方と他方とがこれら
の高速フーリエ変換回路１４へ各々供給されている。
【００２１】図３には拡張された高速フーリエ変換回路
１４の構成が示されており、各高速フーリエ変換回路１
４には４つのバタフライ演算回路１８が２行２列に配置
され、行先頭へ前段部１２における該当の高速フーリエ
変換回路１０から出力が供給される。
１４の構成が示されており、各高速フーリエ変換回路１
４には４つのバタフライ演算回路１８が２行２列に配置
され、行先頭へ前段部１２における該当の高速フーリエ
変換回路１０から出力が供給される。
【００２２】さらに、図４のように捻り係数乗算回路２
０がバタフライ演算回路１８に各々内蔵されており、バ
タフライ演算入力と与えられた捻り係数との乗算が各捻
り係数乗算回路２０で行なわれる。
０がバタフライ演算回路１８に各々内蔵されており、バ
タフライ演算入力と与えられた捻り係数との乗算が各捻
り係数乗算回路２０で行なわれる。
【００２３】そして、バタフライ演算回路１８毎に捻り
係数供給回路２２（ＦＩＦＯメモリ）が設けられてお
り、対応したバタフライ演算回路１８の行列位置と前段
部１２の各高速フーリエ変換回路１０へ入力されるデー
タの点数と高速フーリエ変換回路１０の個数とから定ま
る捻り係数の列が該当の捻り係数乗算回路２０へ与えら
れる。
係数供給回路２２（ＦＩＦＯメモリ）が設けられてお
り、対応したバタフライ演算回路１８の行列位置と前段
部１２の各高速フーリエ変換回路１０へ入力されるデー
タの点数と高速フーリエ変換回路１０の個数とから定ま
る捻り係数の列が該当の捻り係数乗算回路２０へ与えら
れる。
【００２４】ここで、３２点ＤＦＴ（離散フーリエ変
換）を（（（２×２）×２）×２）×２に分解すると、
その式は、 で表される。ただし、ｎ，ｋ＝０，１，・・・３２−
１，Ｗ＝ｅｘｐ［（−２π×ｊ）／３２］とする。
換）を（（（２×２）×２）×２）×２に分解すると、
その式は、 で表される。ただし、ｎ，ｋ＝０，１，・・・３２−
１，Ｗ＝ｅｘｐ［（−２π×ｊ）／３２］とする。
【００２５】さらに、 と置くと、
【００２６】 が得られる。
【００２７】ただし、 とする。
【００２８】そして、Ｗ**（２5×ｋi×ｎｊ）＝１に注
目して整理すると、
目して整理すると、
【００２９】 が得られる。
【００３０】これは以下の５ステップに分解して計算で
きる。ただし、係数Ｗには を用いる。
きる。ただし、係数Ｗには を用いる。
【００３１】・第１ステップ ・第２ステップ ・第３ステップ
【００３２】・第４ステップ ・第５ステップ
【００３３】Ｘ（ｎ4，ｎ3，ｎ2，ｎ1，ｎ0）＝ｘ5（ｎ
0，ｎ1，ｎ2，ｎ3，ｎ4） ただし、これら第１ステップ〜第５ステップの式におい
ては、計算順序が規定されていない。
0，ｎ1，ｎ2，ｎ3，ｎ4） ただし、これら第１ステップ〜第５ステップの式におい
ては、計算順序が規定されていない。
【００３４】また、Ｗ2＝ｅｘｐ（−ｊ×２π／２）＝
−１であることから、第１ステップ〜第５ステップの式
は”｛ ｝”内の値の２点ＤＦＴ計算（ＦＦＴ計算）を
示している。
−１であることから、第１ステップ〜第５ステップの式
は”｛ ｝”内の値の２点ＤＦＴ計算（ＦＦＴ計算）を
示している。
【００３５】これらをさらに展開する。・第１ステップ
の式 ・第２ステップの式 ・第３ステップの式 ・第４ステップの式 ・第５ステップの式 以上の展開式は基数が２でデータ点数が３２＝２×２×
２×２×２の直列型高速フーリエ変換パイプラインによ
る各段の計算過程を示しており、ステップ４，５の展開
式において、ｎ0，ｎ1，ｎ2をσ2で表すと、 ・第４ステップの式 ・第５ステップの式 が得られる。
の式 ・第２ステップの式 ・第３ステップの式 ・第４ステップの式 ・第５ステップの式 以上の展開式は基数が２でデータ点数が３２＝２×２×
２×２×２の直列型高速フーリエ変換パイプラインによ
る各段の計算過程を示しており、ステップ４，５の展開
式において、ｎ0，ｎ1，ｎ2をσ2で表すと、 ・第４ステップの式 ・第５ステップの式 が得られる。
【００３６】さらに、ｎ0＝ｎ1＝ｎ2＝０，σ2＝０とし
てこれらのパラメータｎ0，ｎ1，ｎ2，σ2を定数化する
と、上記ステップ４，５の式は４点高速フーリエ変換の
展開形となる。
てこれらのパラメータｎ0，ｎ1，ｎ2，σ2を定数化する
と、上記ステップ４，５の式は４点高速フーリエ変換の
展開形となる。
【００３７】そこで、ｎ3，ｋ0＝０，１を代入し、ｘ
3，ｘ4，ｘ5間のフロー・グラフを作成すると、図４の
ように４つのバタフライ演算回路１８を２行２列に配置
した並列４点の高速フーリエ変換回路１４が得られる。
3，ｘ4，ｘ5間のフロー・グラフを作成すると、図４の
ように４つのバタフライ演算回路１８を２行２列に配置
した並列４点の高速フーリエ変換回路１４が得られる。
【００３８】この高速フーリエ変換回路１４は図２のよ
うに一対用意されており、それらにおいて行列配置され
たバタフライ演算回路１８のうち行先頭に位置したバタ
フライ演算回路１８へ、前段部１２の対応した各高速フ
ーリエ変換回路１０から、図３のように２ワイド出力
｛ ｘ3（σ2，０，０），ｘ3（σ2，１，０），ｘ3（σ
2，０，１），ｘ3（σ2，１，１） ｝のデータ（インデ
ックｎ1，ｎ0 に関してシリアル）が与えられる。
うに一対用意されており、それらにおいて行列配置され
たバタフライ演算回路１８のうち行先頭に位置したバタ
フライ演算回路１８へ、前段部１２の対応した各高速フ
ーリエ変換回路１０から、図３のように２ワイド出力
｛ ｘ3（σ2，０，０），ｘ3（σ2，１，０），ｘ3（σ
2，０，１），ｘ3（σ2，１，１） ｝のデータ（インデ
ックｎ1，ｎ0 に関してシリアル）が与えられる。
【００３９】そして、各バタフライ演算回路１８の捻り
係数乗算回路２２では回路入力と与えられた捻り係数と
が乗算され、各捻り係数乗算回路２０へ対応した捻り係
数供給回路２２から与えられる捻り係数の列は、σ1＝
（ｎ0，ｎ1）を（０，０），（０，１），（１，０），
（１，１）と変えて各高速フーリエ変換回路１０の出力
順に対応して得られる。これら捻り係数供給２２のメモ
リ内容（〜）は、Ｗ＝ｅｘｐ（−２πｊ／３２）の
ときに、 ； Ｗ0，Ｗ4，Ｗ2，Ｗ6 ； Ｗ0，Ｗ4，Ｗ2，Ｗ6 ； Ｗ8，Ｗ12，Ｗ10，Ｗ14 ； Ｗ8，Ｗ12，Ｗ10，Ｗ14 ； Ｗ0，Ｗ2，Ｗ1，Ｗ3 ； Ｗ8，Ｗ10，Ｗ9，Ｗ11 ； Ｗ4，Ｗ6，Ｗ5，Ｗ7 ； Ｗ12，Ｗ14，Ｗ13，Ｗ15 と設定される。
係数乗算回路２２では回路入力と与えられた捻り係数と
が乗算され、各捻り係数乗算回路２０へ対応した捻り係
数供給回路２２から与えられる捻り係数の列は、σ1＝
（ｎ0，ｎ1）を（０，０），（０，１），（１，０），
（１，１）と変えて各高速フーリエ変換回路１０の出力
順に対応して得られる。これら捻り係数供給２２のメモ
リ内容（〜）は、Ｗ＝ｅｘｐ（−２πｊ／３２）の
ときに、 ； Ｗ0，Ｗ4，Ｗ2，Ｗ6 ； Ｗ0，Ｗ4，Ｗ2，Ｗ6 ； Ｗ8，Ｗ12，Ｗ10，Ｗ14 ； Ｗ8，Ｗ12，Ｗ10，Ｗ14 ； Ｗ0，Ｗ2，Ｗ1，Ｗ3 ； Ｗ8，Ｗ10，Ｗ9，Ｗ11 ； Ｗ4，Ｗ6，Ｗ5，Ｗ7 ； Ｗ12，Ｗ14，Ｗ13，Ｗ15 と設定される。
【００４０】それら係数の供給により、図５における捻
り係数乗算部３０と並列高速フーリエ変換回路１４とに
おける係数乗算と等価な内容の処理が後段部１６の高速
フーリエ演算回路１４対で行なわれ、正しい高速フーリ
エ変換の結果が後段部１６から出力される。
り係数乗算部３０と並列高速フーリエ変換回路１４とに
おける係数乗算と等価な内容の処理が後段部１６の高速
フーリエ演算回路１４対で行なわれ、正しい高速フーリ
エ変換の結果が後段部１６から出力される。
【００４１】したがって本実施例によれば、図５におけ
る捻り係数乗算部３０を省略してハードウェアの規模を
縮小でき、このため、装置の製造コストをより削減する
ことが可能となる。
る捻り係数乗算部３０を省略してハードウェアの規模を
縮小でき、このため、装置の製造コストをより削減する
ことが可能となる。
【００４２】
【発明の効果】以上説明したように本発明によれば、後
段部がバタフライ演算回路で構成される場合（例えば、
バタフライ演算回路を基本の構成ユニットとしたＬＳＩ
の場合）、各バタフライ演算回路に内蔵された乗算回路
を活用して前段，後段と２段階でフーリエ変換を行う場
合にその中間で必要となる捻り係数の乗算処理を行なえ
るので、前段部，後段部間に挿入される捻り係数乗算部
を省いて装置のハードウェア規模を縮小し、そのコスト
をより削減することが可能となる。
段部がバタフライ演算回路で構成される場合（例えば、
バタフライ演算回路を基本の構成ユニットとしたＬＳＩ
の場合）、各バタフライ演算回路に内蔵された乗算回路
を活用して前段，後段と２段階でフーリエ変換を行う場
合にその中間で必要となる捻り係数の乗算処理を行なえ
るので、前段部，後段部間に挿入される捻り係数乗算部
を省いて装置のハードウェア規模を縮小し、そのコスト
をより削減することが可能となる。
【図１】発明の原理説明図である。
【図２】実施例の全体構成説明図である。
【図３】実施例における後段部の構成説明図である。
【図４】実施例の後段部を構成するバタフライ演算回路
の構成説明図である。
の構成説明図である。
【図５】従来例の構成説明図である。
１０ 高速フーリエ変換回路 １２ 前段部 １４ 高速フーリエ変換回路 １６ 後段部 １８ バタフライ演算回路 ２０ 捻り係数乗算回路 ２２ 捻り係数供給回路
Claims (1)
- 【請求項１】 基数が２の直列型で個数が２のべき乗と
された高速フーリエ変換回路（１０）を並列に配置した
前段部（１２）と、 並列型とされた一対の拡張された高速フーリエ変換回路
（１４）を備え、前段部（１２）の各フーリエ変換回路
（１０）で得られた２ワイド出力の一方と他方とが両高
速フーリエ変換回路（１４）へ各々供給される後段部
（１６）と、 を有し、 後段部（１６）の拡張された高速フーリエ変換回路（１
４）は、 行列配置され行先頭へ前段部（１２）における該当の高
速フーリエ変換回路（１０）から出力が供給される複数
のバタフライ演算回路（１８）と、 各バタフライ演算回路（１８）に内蔵され回路入力と与
えられた捻り係数とを乗算する捻り係数乗算回路（２
０）と、 バタフライ演算回路（１８）毎に設けられ、対応したバ
タフライ演算回路（１８）の行列位置と前段部（１２）
の各高速フーリエ変換回路（１０）へ入力されるデータ
の点数と高速フーリエ変換回路（１０）の個数とから定
まる捻り係数の列を該当の捻り係数乗算回路（２０）へ
与える捻り係数供給回路（２２）と、 を含む、 ことを特徴とした高速フーリエ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5001770A JPH06208579A (ja) | 1993-01-08 | 1993-01-08 | 高速フーリエ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5001770A JPH06208579A (ja) | 1993-01-08 | 1993-01-08 | 高速フーリエ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208579A true JPH06208579A (ja) | 1994-07-26 |
Family
ID=11510816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5001770A Pending JPH06208579A (ja) | 1993-01-08 | 1993-01-08 | 高速フーリエ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06208579A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100617248B1 (ko) * | 2005-05-18 | 2006-09-01 | 한국전자통신연구원 | 고속 푸리에 변환 장치 및 방법 |
-
1993
- 1993-01-08 JP JP5001770A patent/JPH06208579A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100617248B1 (ko) * | 2005-05-18 | 2006-09-01 | 한국전자통신연구원 | 고속 푸리에 변환 장치 및 방법 |
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