JPH06208454A - Bit operation circuit - Google Patents
Bit operation circuitInfo
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- JPH06208454A JPH06208454A JP5003374A JP337493A JPH06208454A JP H06208454 A JPH06208454 A JP H06208454A JP 5003374 A JP5003374 A JP 5003374A JP 337493 A JP337493 A JP 337493A JP H06208454 A JPH06208454 A JP H06208454A
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- register
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数のビットにより構
成されるデータのビット操作を簡単に行うことができる
ビット操作回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit operation circuit which can easily perform bit operation on data composed of a plurality of bits.
【０００２】[0002]
【従来の技術】図８は、ビット操作回路を持たない従来
のマイクロプロセッサの一例を示す構成ブロック図であ
る。図において、１は命令制御ユニットで、記憶装置
（図示せず）に順番にアドレスを指示する。そして、記
憶装置から命令やデータを取り込んで、マイクロプロセ
ッサ内の装置の制御を行う。２はデータを記憶する汎用
レジスタ、３は算術演算ユニットで、汎用レジスタ２か
らデータである入力オペランドＯＰ１と入力オペランド
ＯＰ２とにより、算術演算を行う。入力オペランドＯＰ
２には、汎用レジスタ２からのデータまたは命令制御ユ
ニット１からのデータがある。そして、算術演算ユニッ
ト３は、算術結果を汎用レジスタ２に出力する。４はシ
フトユニットで、入力オペランドＯＰ１を入力オペラン
ドＯＰ２のデータをもとにビットのシフトを行う。そし
て、シフトユニット４は、シフト結果を汎用レジスタ２
に出力する。2. Description of the Related Art FIG. 8 is a block diagram showing an example of a conventional microprocessor having no bit operation circuit. In the figure, reference numeral 1 denotes an instruction control unit, which sequentially designates addresses to a storage device (not shown). Then, it fetches instructions and data from the storage device and controls the device in the microprocessor. Reference numeral 2 is a general-purpose register for storing data, 3 is an arithmetic operation unit, and arithmetic operation is performed by the input operand OP1 and the input operand OP2 which are data from the general-purpose register 2. Input operand OP
2 contains data from the general purpose register 2 or data from the instruction control unit 1. Then, the arithmetic operation unit 3 outputs the arithmetic result to the general-purpose register 2. A shift unit 4 shifts bits of the input operand OP1 based on the data of the input operand OP2. Then, the shift unit 4 outputs the shift result to the general-purpose register 2
Output to.
【０００３】このような構成の装置の動作を以下に示
す。図９は図８の装置の動作説明図である。図における
ビット操作は、データの裏返し操作である。つまり、デ
ータＤ＝ｄ 7ｄ6ｄ5ｄ4ｄ3ｄ2ｄ1ｄ0をビット単位で左右
を逆転させると以下のようになる。（Ｄ，Ｄ’：データ
（８ビット），ｄi：データＤのｉ番目のビットデータ
（１あるいは０）） データＤ’＝ｄ0ｄ1ｄ2ｄ3ｄ4ｄ5ｄ6ｄ7 図において、実行ステップは命令制御ユニット１の制御
の順番、命令は命令制御ユニット１に対する命令を示し
ている。ここで、ＡＮＤは論理積、ＯＲは論理和、ＳＲ
Ｒは右論理シフト、ＳＲＬは左論理シフトの命令を表
す。レジスタＡ，Ｂ，Ｃとは、汎用レジスタ２のアドレ
スを示す。そして、レジスタＡ，Ｂ，Ｃの内容とは、そ
れぞれに格納されているデータを意味する。The operation of the device having such a configuration is shown below.
You FIG. 9 is a diagram for explaining the operation of the apparatus shown in FIG. In the figure
A bit operation is a data flip operation. That is,
Data D = d 7d6dFivedFourd3d2d1d0Left and right in bit units
It becomes as follows when is reversed. (D, D ': data
(8 bits), di: i-th bit data of data D
(1 or 0)) Data D '= d0d1d2d3dFourdFived6d7 In the figure, the execution step is the control of the instruction control unit 1.
The order, the command indicates the command to the command control unit 1.
ing. Here, AND is a logical product, OR is a logical sum, SR
R is a logical shift right instruction, and SRL is a logical shift left instruction.
You Registers A, B, and C are the addresses of general-purpose register 2.
Shows the space. And the contents of registers A, B, C
Means the data stored in each.
【０００４】命令制御ユニット１は汎用レジスタ２のレ
ジスタＡにデータＤを格納する。そして、実行ステップ
１で、命令制御ユニット１は、算術論理ユニット３にレ
ジスタＡのデータＤと１０００００００とを送り、論理
積をとらせる。その結果を、算術論理ユニット３は汎用
レジスタ２のレジスタＢに格納する。実行ステップ２に
おいて、命令制御ユニット１は、レジスタＢのデータと
シフト量とをシフトユニット４に送り、レジスタＢのデ
ータを右に７つシフトさせる。シフトユニット４は、シ
フトさせたデータを汎用レジスタ２のレジスタＣに格納
する。実行ステップ３において、命令制御ユニット１
は、算術論理ユニット３にレジスタＡのデータＤと０１
００００００とを送り、論理積をとらせる。その結果
を、算術論理ユニット３は汎用レジスタ２のレジスタＢ
に格納する。実行ステップ４において、命令制御ユニッ
ト１は、レジスタＢのデータとシフト量とをシフトユニ
ット４に送り、レジスタＢのデータを右に５つシフトさ
せる。シフトユニット４は、シフトさせたデータを汎用
レジスタ２のレジスタＢに格納する。実行ステップ５に
おいて、命令制御ユニット１は、算術論理ユニット３に
レジスタＢのデータとレジスタＣのデータとを送り、論
理和をとらせる。その結果を、算術論理ユニット３は汎
用レジスタ２のレジスタＣに格納する。以上と同様な操
作を順次行い、全部で、２３ステップを要する。The instruction control unit 1 stores the data D in the register A of the general-purpose register 2. Then, in the execution step 1, the instruction control unit 1 sends the data D of the register A and 10000000 to the arithmetic logic unit 3 to take a logical product. The arithmetic logic unit 3 stores the result in the register B of the general-purpose register 2. In the execution step 2, the instruction control unit 1 sends the data in the register B and the shift amount to the shift unit 4, and shifts the data in the register B by 7 to the right. The shift unit 4 stores the shifted data in the register C of the general-purpose register 2. In the execution step 3, the instruction control unit 1
Is the data D and 01 of the register A in the arithmetic logic unit 3.
And 000000 are sent, and the logical product is taken. The arithmetic logic unit 3 outputs the result to the register B of the general-purpose register 2.
To store. In the execution step 4, the instruction control unit 1 sends the data in the register B and the shift amount to the shift unit 4, and shifts the data in the register B by 5 to the right. The shift unit 4 stores the shifted data in the register B of the general-purpose register 2. In the execution step 5, the instruction control unit 1 sends the data of the register B and the data of the register C to the arithmetic logic unit 3 to take the logical sum. The arithmetic logic unit 3 stores the result in the register C of the general-purpose register 2. The same operation as described above is sequentially performed, and a total of 23 steps are required.
【０００５】[0005]
【発明が解決しようとする課題】このような構成のマイ
クロプロセッサでは、データの裏返し操作を行うには２
３ステップの命令をプログラムする必要がある。また、
２３ステップの命令を実行すると、多くの処理時間を費
やすという問題点があった。With the microprocessor having such a configuration, it is necessary to perform two operations to reverse the data.
It is necessary to program a three step instruction. Also,
Executing a 23-step instruction has a problem that it consumes a lot of processing time.
【０００６】本発明の目的は、複数のビットにより構成
されるデータのビット操作を少ないステップ数でプログ
ラムでき、かつ、処理時間のかからないビット操作回路
を実現することにある。An object of the present invention is to realize a bit operation circuit that can program bit operations of data composed of a plurality of bits with a small number of steps and that does not require processing time.
【０００７】[0007]
【課題を解決するための手段】本発明は、Ｎビット
（Ｎ：偶数）で構成されるデータを格納する第１のレジ
スタと、前記データのどのビットを有効にするかどうか
を選択するＮビットの選択情報を格納する第２のレジス
タと、Ｎ／２個設けられていて、それぞれは前記第２の
レジスタのいずれか１つのビットと対応していて、前記
第１のレジスタから２ｎ番目のビットデータと２ｎ＋１
番目のビットデータとが入力され（ｎ：０〜Ｎ／２−１
の整数）、前記第２のレジスタの対応するビットの選択
情報が、１のときは２ｎ番目のビットと２ｎ＋１番目の
ビットの一方を選択し、０のときは他方を選択し、選択
したビットのデータを０からＮ／２−１番目のビットデ
ータとする第１の選択手段と、Ｎ／２個設けられてい
て、それぞれは前記第２のレジスタのいずれか１つのビ
ットと対応していて、前記第１のレジスタから２ｎ番目
のビットデータと２ｎ＋１番目のビットデータとが入力
され、前記第２のレジスタの対応するビットの選択情報
が、１のときは２ｎ番目のビットと２ｎ＋１番目のビッ
トの他方を選択し、０のときは一方を選択し、選択した
ビットのデータをＮ／２からＮ−１番目のビットデータ
とする第２の選択手段と、前記第１の選択手段と前記第
２の選択手段との出力を格納する第３のレジスタと、を
有することを特徴とするものである。According to the present invention, there is provided a first register for storing data composed of N bits (N: even number) and N bits for selecting which bit of the data is valid. Second register for storing the selection information of the second register and N / 2 pieces are provided, each of which corresponds to any one bit of the second register, and the 2nth bit from the first register. Data and 2n + 1
The second bit data and is input (n: 0 to N / 2-1
Integer) of the second register, when the selection information of the corresponding bit of the second register is 1, one of the 2n-th bit and the 2n + 1-th bit is selected, and when the selection information is 0, the other is selected. First selection means for setting data to bit data 0 to N / 2−1 and N / 2 pieces of data are provided, each of which corresponds to any one bit of the second register, When the 2n-th bit data and the 2n + 1-th bit data are input from the first register and the selection information of the corresponding bit of the second register is 1, the 2n-th bit and the 2n + 1-th bit are selected. Second selecting means for selecting the other, selecting one when 0, and selecting the selected bit data as the N-1th to (N-1) th bit data, the first selecting means, and the second selecting means. Out of the means of selection A third register for storing, is characterized in that it has a.
【０００８】[0008]
【作用】このような本発明では、第１の選択手段が第１
のレジスタから２ｎ番目のビットデータと２ｎ＋１番目
のビットデータとを取り込んで、第２のレジスタの選択
情報を基に選択を行い、ｎ（ｎ：０〜Ｎ／２−１）番目
のビットデータとする。また、第２の選択手段が第１の
レジスタから２ｎ番目のビットデータと２ｎ＋１番目の
ビットデータとを取り込んで、第２のレジスタの選択情
報を基に選択を行い、ｎ＋Ｎ／２（ｎ＋Ｎ／２：Ｎ／２
〜Ｎ−１）番目のビットデータとする。そして、第１の
選択手段と第２の選択手段とは、第３のレジスタにデー
タを入力する。In the present invention as described above, the first selecting means is the first
The 2n-th bit data and the 2n + 1-th bit data are fetched from the register No. 1 and the selection is performed based on the selection information of the second register, and the n (n: 0 to N / 2−1) th bit data To do. Further, the second selection means fetches the 2n-th bit data and the 2n + 1-th bit data from the first register, and selects based on the selection information of the second register, n + N / 2 (n + N / 2 : N / 2
~ N-1) th bit data. Then, the first selecting means and the second selecting means input data to the third register.
【０００９】[0009]
【実施例】以下図面を用いて本発明を説明する。図１
は、本発明のビット操作回路を用いたマイクロプロセッ
サの一実施例を示す構成図である。図８と同一のものは
同一符号を付す。図において、５はビット操作回路で、
汎用レジスタ２からデータである入力オペランドＯＰ１
と入力オペランドＯＰ２とにより、ビット操作を行う。
入力オペランドＯＰ２には、汎用レジスタ２からのデー
タまたは命令制御ユニット１からのデータがある。そし
て、ビット操作回路５は、ビット操作結果を汎用レジス
タ２に出力する。The present invention will be described below with reference to the drawings. Figure 1
FIG. 3 is a configuration diagram showing an embodiment of a microprocessor using the bit operation circuit of the present invention. The same parts as those in FIG. 8 are designated by the same reference numerals. In the figure, 5 is a bit operation circuit,
Input operand OP1 which is data from general register 2
And bit operation is performed by the input operand OP2.
The input operand OP2 has data from the general register 2 or data from the instruction control unit 1. Then, the bit manipulation circuit 5 outputs the bit manipulation result to the general-purpose register 2.
【００１０】図２は図１の装置のビット操作回路５の構
成を示した図である。図において、６は８ビットで構成
されるデータを格納する第１のレジスタ、７はデータの
どのビットを有効にするかを選択する８ビットの選択情
報Ｓを格納する第２のレジスタである。８０から８３は
第１の選択手段で、それぞれ第２のレジスタ７の１つの
ビットと対応していて、第１のレジスタ６から２ｎ番目
のビットデータと２ｎ＋１番目のビットデータとが入力
される（ｎ：０〜３）。そして、第１の選択手段８ｎ
は、ｓｎ＝１（ｓｎ：第２のレジスタ７の選択情報Ｓの
ｎ番目のビットデータ）のとき、２ｎ番目のビットを選
択し、ｓｎ＝０のとき、２ｎ＋１番目のビットを選択す
る。第１の選択手段は、選択したビットのデータを０か
ら３番目のビットデータとする。８４から８７は第２の
選択手段で、それぞれ第２のレジスタ７の１つのビット
に対応していて、第１のレジスタ６から２ｎ番目のビッ
トデータと２ｎ＋１番目のビットデータとが入力され
る。そして、第２の選択手段８ｉは、ｓｉ＝０（選択情
報Ｓのｉ番目のビットデータ、ｉ：４〜７）のとき、２
ｎ番目のビットを選択し、ｓｉ＝１のとき、２ｎ＋１番
目のビットを選択する。第２の選択手段は、選択したビ
ットのデータを４から７番目のビットデータとする。９
は第１の選択手段６と第２の選択手段７との出力を格納
する第３のレジスタである。つまり、第１の選択手段８
０から８３は、データの下位ビット０から３ビットのデ
ータとなる出力をする。第２の選択手段８４から８７
は、データの上位ビット４から７ビットのデータとなる
出力をする。FIG. 2 is a diagram showing the configuration of the bit operating circuit 5 of the apparatus shown in FIG. In the figure, 6 is a first register for storing 8-bit data, and 7 is a second register for storing 8-bit selection information S for selecting which bit of the data is valid. Reference numerals 80 to 83 denote first selecting means, each of which corresponds to one bit of the second register 7 and receives the 2nth bit data and the 2n + 1th bit data from the first register 6 ( n: 0-3). Then, the first selection means 8n
Selects the 2n-th bit when sn = 1 (sn: the n-th bit data of the selection information S of the second register 7) and selects the 2n + 1-th bit when sn = 0. The first selecting means sets the selected bit data to the 0th to 3rd bit data. The second selection means 84 to 87 correspond to one bit of the second register 7, and the 2nth bit data and the 2n + 1th bit data are input from the first register 6. Then, the second selecting means 8i, when si = 0 (i-th bit data of the selection information S, i: 4 to 7), 2
The nth bit is selected, and when si = 1, the 2n + 1th bit is selected. The second selecting means sets the selected bit data to the 4th to 7th bit data. 9
Is a third register for storing the outputs of the first selecting means 6 and the second selecting means 7. That is, the first selection means 8
0 to 83 output the lower bits 0 to 3 bits of data. Second selection means 84 to 87
Outputs data of upper 4 bits to 7 bits of data.
【００１１】図３は図２の装置の選択手段の具体的構成
を示した図である。選択手段の具体的構成は、全部同じ
なので、ここでは、選択手段８０を例にして示す。図に
おいて、８０１はＡＮＤゲートで、オペランドデータＯ
Ｐ１のｄ0とオペランドデータＯＰ２のｓ0の論理積であ
る。８０２はＡＮＤゲートで、オペランドデータＯＰ１
のｄ1とオペランドデータＯＰ２のｓ0の負論理であるＮ
ＯＴゲート８０３を介したビットとの論理積である。８
０４はＯＲゲートで、ＡＮＤゲート８０１の出力とＡＮ
Ｄゲート８０２の出力との論理和である。ここで、第２
のレジスタ７の選択情報の入力端をｓとし、ｓ＝１で選
択手段の出力として選択される入力端のデータをｄｕ
（ｕ：整数）、ｓ＝０で選択手段の出力として選択され
る入力端のデータをｄｖ（ｖ：整数）とする。FIG. 3 is a diagram showing a specific configuration of the selecting means of the apparatus shown in FIG. Since the specific configuration of the selecting means is the same in all cases, the selecting means 80 is shown here as an example. In the figure, 801 is an AND gate, which is an operand data O
It is the logical product of d 0 of P1 and s 0 of the operand data OP2. 802 is an AND gate, which is operand data OP1
Of the negative logic of d 1 of s 0 and s 0 of the operand data OP 2
It is a logical product with the bit through the OT gate 803. 8
Reference numeral 04 is an OR gate, which is the output of the AND gate 801 and AN.
It is a logical sum with the output of the D gate 802. Where the second
The input end of the selection information of the register 7 is set to s, and the data of the input end selected as the output of the selection means when s = 1 is du.
(U: integer), the data at the input terminal selected as the output of the selecting means when s = 0 is dv (v: integer).
【００１２】このような装置の動作を以下で説明する。
図４は図２の装置の動作説明図である。例えば、第２の
レジスタ７の選択情報をＳ＝０００００００１とする。
選択手段８０〜８７の入力端ｄｕ，ｄｖ，ｓは、以下の
ようになる。 選択手段８０：ｄ0，ｄ1，ｓ0 選択手段８１：
ｄ2，ｄ3，ｓ1 選択手段８２：ｄ4，ｄ5，ｓ2 選択手段８３：
ｄ6，ｄ7，ｓ3 選択手段８４：ｄ1，ｄ0，ｓ4 選択手段８５：
ｄ3，ｄ2，ｓ5 選択手段８６：ｄ5，ｄ4，ｓ6 選択手段８７：
ｄ7，ｄ6，ｓ7 選択手段の出力は、ｓ＝１のときはｄｕ、ｓ＝０のとき
はｄｖである。したがって、選択手段の出力により第３
のレジスタ９に格納されるデータは、ｄ6ｄ4ｄ 2ｄ0ｄ7
ｄ5ｄ3ｄ0となる。The operation of such a device will be described below.
FIG. 4 is a diagram for explaining the operation of the apparatus shown in FIG. For example, the second
The selection information of the register 7 is S = 00000001.
The input terminals du, dv, s of the selection means 80-87 are as follows.
Like Selection means 80: d0, D1, S0 Selection means 81:
d2, D3, S1 Selection means 82: dFour, DFive, S2 Selection means 83:
d6, D7, S3 Selection means 84: d1, D0, SFour Selection means 85:
d3, D2, SFive Selection means 86: dFive, DFour, S6 Selection means 87:
d7, D6, S7 The output of the selecting means is du when s = 1, and when s = 0
Is dv. Therefore, the output of the selecting means causes the third
The data stored in the register 9 of6dFourd 2d0d7
dFived3d0Becomes
【００１３】以下にビット操作の具体的な例を示す。 （１）ビット単位左右反転。 図５は図１の装置の動作説明図である。図において、実
行ステップは命令制御ユニット１の制御の順番、命令は
命令制御ユニット１に対する命令を示している。ここ
で、ＢＩＴはビット操作の命令を表す。レジスタＡ，Ｂ
とは、汎用レジスタ２のアドレスを示す。そして、レジ
スタＡ，Ｂの内容とは、それぞれに格納されているデー
タを意味する。（以下の図面においても同じことを意味
する。） 命令制御ユニット１は汎用レジスタ２のレジスタＡにデ
ータＤを格納し、レジスタＢに選択情報Ｓ＝０００００
０００を格納する。実行ステップ１で、命令制御ユニッ
ト１は、ビット操作回路５にレジスタＡのデータＤとレ
ジスタＢの選択情報Ｓとを送り、ビット操作を行わせ
る。その結果（ｄ6ｄ4ｄ2ｄ0ｄ7ｄ5ｄ3ｄ1）を、ビット
操作回路５は汎用レジスタ２のレジスタＡに格納する。
そして、実行ステップ２で、命令制御ユニット１は、再
びレジスタＡのデータとレジスタＢの選択情報とを送
り、ビット操作を行わせる。その結果（ｄ4ｄ0ｄ 5ｄ1ｄ
6ｄ2ｄ7ｄ3）を、ビット操作回路５は汎用レジスタ２の
レジスタＡに格納する。実行ステップ３で、命令制御ユ
ニット１は、同上の操作をもう一度行うことにより、最
終結果（ｄ0ｄ1ｄ2ｄ3ｄ4ｄ5ｄ6ｄ7）を得る。このよう
に、従来例では実行ステップが２３ステップ必要であっ
たのが、３ステップで行うことができるので、実行速度
が格段に早くなる。A specific example of bit manipulation will be shown below. (1) Bitwise left / right inversion. FIG. 5 is an operation explanatory diagram of the apparatus of FIG. In the figure,
The line step is the control order of the instruction control unit 1, and the instruction is
The commands to the command control unit 1 are shown. here
Thus, BIT represents a bit manipulation instruction. Register A, B
Indicates the address of the general-purpose register 2. And cash register
The contents of Stars A and B are the data stored in each.
Means ta. (Meaning the same in the following drawings
To do. The instruction control unit 1 stores the data in the register A of the general-purpose register 2.
Data D is stored, and the selection information S = 00000 is stored in the register B.
000 is stored. In the execution step 1, the instruction control unit
1 to the bit operation circuit 5 with the data D in the register A.
Send selection information S of register B to perform bit operation.
It As a result (d6dFourd2d0d7dFived3d1), A bit
The operation circuit 5 stores it in the register A of the general-purpose register 2.
Then, in the execution step 2, the instruction control unit 1
And register A data and register B selection information.
To make bit manipulations. As a result (dFourd0d Fived1d
6d2d7d3), The bit operation circuit 5
Store in register A. In the execution step 3, the instruction control unit
The knit 1 can be
Final result (d0d1d2d3dFourdFived6d7) Get. like this
In addition, the conventional example requires 23 execution steps.
Because it can be done in 3 steps, execution speed
Will be much faster.
【００１４】（２）全部のビットをｄ2にする。 図６は図１の装置の動作説明図である。レジスタＣ，Ｄ
とは、汎用レジスタ２のアドレスを示す。そして、レジ
スタＣ，Ｄの内容とは、それぞれに格納されているデー
タを意味する。（以下の図面においても同じことを意味
する。） 命令制御ユニット１は汎用レジスタ２のレジスタＡにデ
ータＤを格納し、レジスタＢ，Ｃ，Ｄにそれぞれ選択情
報Ｓ＝００００００１０，０１０１００００，００００
１１１１を格納する。実行ステップ１で、命令制御ユニ
ット１は、ビット操作回路５にレジスタＡのデータＤと
レジスタＢの選択情報Ｓとを送り、ビット操作を行わせ
る。その結果（ｄ6ｄ4ｄ2ｄ0ｄ7ｄ5ｄ2ｄ1）を、ビット
操作回路５は汎用レジスタ２のレジスタＡに格納する。
そして、実行ステップ２で、命令制御ユニット１は、再
びレジスタＡのデータとレジスタＣの選択情報Ｓとを送
り、ビット操作を行わせる。その結果（ｄ4ｄ2ｄ5ｄ2ｄ
6ｄ2ｄ7ｄ2）を、ビット操作回路５は汎用レジスタ２の
レジスタＡに格納する。実行ステップ３で、命令制御ユ
ニット１は、再びレジスタＡのデータとレジスタＤの選
択情報Ｓとを送り、ビット操作を行わせる。そして、最
終結果（ｄ2ｄ2ｄ2ｄ2ｄ2ｄ2ｄ2ｄ2）を得る。(2) All bits are set to d 2 . FIG. 6 is a diagram for explaining the operation of the apparatus shown in FIG. Registers C and D
Indicates the address of the general-purpose register 2. The contents of the registers C and D mean the data stored in each. (This also applies to the following drawings.) The instruction control unit 1 stores the data D in the register A of the general-purpose register 2 and the selection information S = 00000010, 01010000000 in the registers B, C, and D, respectively.
1111 is stored. In the execution step 1, the instruction control unit 1 sends the data D of the register A and the selection information S of the register B to the bit operation circuit 5 to perform the bit operation. The bit manipulation circuit 5 stores the result (d 6 d 4 d 2 d 0 d 7 d 5 d 2 d 1 ) in the register A of the general-purpose register 2.
Then, in the execution step 2, the instruction control unit 1 again sends the data of the register A and the selection information S of the register C to perform the bit operation. As a result (d 4 d 2 d 5 d 2 d
The bit manipulation circuit 5 stores 6 d 2 d 7 d 2 ) in the register A of the general-purpose register 2. In the execution step 3, the instruction control unit 1 again sends the data of the register A and the selection information S of the register D to perform a bit operation. Then, the final result (d 2 d 2 d 2 d 2 d 2 d 2 d 2 d 2 ) is obtained.
【００１５】（３）ｄ2を左端にし、他を右詰め。 図７は図１の装置の動作説明図である。命令制御ユニッ
ト１は汎用レジスタ２のレジスタＡにデータＤを格納
し、レジスタＢ，Ｃ，Ｄにそれぞれ選択データＳ＝００
０１０００１，０１１１０１１１，０１１１０１１１を
格納する。 （２）と同じ操作を行うと以下の結果を得る。 実行ステップ１で、結果（ｄ6ｄ4ｄ2ｄ1ｄ7ｄ5ｄ3ｄ0）
を得る。そして、実行ステップ２で、結果（ｄ4ｄ2ｄ7
ｄ3ｄ6ｄ1ｄ5ｄ0）を得る。実行ステップ３で、最終結
果（ｄ2ｄ7ｄ6ｄ5ｄ4ｄ3ｄ1ｄ0）を得る。(3) Set d 2 to the left end and right-justify the others. FIG. 7 is an operation explanatory diagram of the apparatus of FIG. The instruction control unit 1 stores the data D in the register A of the general-purpose register 2, and the selection data S = 00 in the registers B, C, and D, respectively.
010001, 01110111, and 01110111 are stored. When the same operation as (2) is performed, the following results are obtained. Result of execution step 1 (d 6 d 4 d 2 d 1 d 7 d 5 d 3 d 0 )
To get Then, in the execution step 2, the result (d 4 d 2 d 7
d 3 d 6 d 1 d 5 d 0 ) is obtained. In the execution step 3, the final result (d 2 d 7 d 6 d 5 d 4 d 3 d 1 d 0 ) is obtained.
【００１６】[0016]
【発明の効果】本発明によれば、ビット操作回路によ
り、Ｎビットデータのビットデータを選択してデータを
並び変えるので、ビット操作のステップ数が減少し、実
行速度が格段に早くなるという効果がある。According to the present invention, since the bit manipulation circuit selects the bit data of N-bit data and rearranges the data, the number of steps of bit manipulation is reduced and the execution speed is remarkably increased. There is.
【図１】本発明のビット操作回路を用いたマイクロプロ
セッサの一実施例を示す構成図である。FIG. 1 is a configuration diagram showing an embodiment of a microprocessor using a bit operation circuit of the present invention.
【図２】図１の装置のビット操作回路５の構成を示した
図である。FIG. 2 is a diagram showing a configuration of a bit operation circuit 5 of the device shown in FIG.
【図３】図２の装置の選択手段の具体的構成を示した図
である。FIG. 3 is a diagram showing a specific configuration of a selection unit of the apparatus shown in FIG.
【図４】図２の装置の動作説明図である。4 is an operation explanatory diagram of the apparatus of FIG. 2. FIG.
【図５】図１の装置の動作説明図である。5 is an operation explanatory view of the apparatus of FIG. 1. FIG.
【図６】図１の装置の動作説明図である。FIG. 6 is an operation explanatory diagram of the apparatus of FIG.
【図７】図１の装置の動作説明図である。7 is an operation explanatory diagram of the apparatus of FIG. 1. FIG.
【図８】ビット操作回路を持たない従来のマイクロプロ
セッサの一例を示す構成ブロック図である。FIG. 8 is a configuration block diagram showing an example of a conventional microprocessor having no bit operation circuit.
【図９】図８の装置の動作説明図である。9 is an explanatory diagram of the operation of the apparatus in FIG.
５ ビット操作回路 ６ 第１のレジスタ ７ 第２のレジスタ ９ 第３のレジスタ ８０〜８３ 第１の選択手段 ８４〜８７ 第２の選択手段 5-bit operation circuit 6 First register 7 Second register 9 Third register 80-83 First selecting means 84-87 Second selecting means
Claims (1)
タを格納する第１のレジスタと、 前記データのどのビットを有効にするかどうかを選択す
るＮビットの選択情報を格納する第２のレジスタと、 Ｎ／２個設けられていて、それぞれは前記第２のレジス
タのいずれか１つのビットと対応していて、前記第１の
レジスタから２ｎ番目のビットデータと２ｎ＋１番目の
ビットデータとが入力され（ｎ：０〜Ｎ／２−１の整
数）、前記第２のレジスタの対応するビットの選択情報
が、１のときは２ｎ番目のビットと２ｎ＋１番目のビッ
トの一方を選択し、０のときは他方を選択し、選択した
ビットのデータを０からＮ／２−１番目のビットデータ
とする第１の選択手段と、 Ｎ／２個設けられていて、それぞれは前記第２のレジス
タのいずれか１つのビットと対応していて、前記第１の
レジスタから２ｎ番目のビットデータと２ｎ＋１番目の
ビットデータとが入力され、前記第２のレジスタの対応
するビットの選択情報が、１のときは２ｎ番目のビット
と２ｎ＋１番目のビットの他方を選択し、０のときは一
方を選択し、選択したビットのデータをＮ／２からＮ−
１番目のビットデータとする第２の選択手段と、 前記第１の選択手段と前記第２の選択手段との出力を格
納する第３のレジスタと、を有することを特徴とするビ
ット操作回路。1. A first register for storing data composed of N bits (N: an even number), and a second register for storing N-bit selection information for selecting which bit of the data is valid. And N / 2 pieces of registers are provided, each of which corresponds to one bit of the second register, and 2n-th bit data and 2n + 1-th bit data from the first register. Is input (n: an integer of 0 to N / 2−1), and when the selection information of the corresponding bit of the second register is 1, one of the 2nth bit and the 2n + 1th bit is selected, When the value is 0, the other is selected, and N / 2 pieces of first selecting means for selecting the data of the selected bit as 0 to N / 2−1th bit data are provided, and each of the second selecting means is provided. One of the registers 2n-th bit data and 2n + 1-th bit data are input from the first register and the corresponding bit selection information of the second register is 1, the 2n-th bit Of the selected bit and 2n + 1th bit are selected, and when 0, one is selected and the data of the selected bit is selected from N / 2 to N−.
A bit operation circuit comprising: a second selection means for setting the first bit data; and a third register for storing the outputs of the first selection means and the second selection means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003374A JPH06208454A (en) | 1993-01-12 | 1993-01-12 | Bit operation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003374A JPH06208454A (en) | 1993-01-12 | 1993-01-12 | Bit operation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208454A true JPH06208454A (en) | 1994-07-26 |
Family
ID=11555581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5003374A Pending JPH06208454A (en) | 1993-01-12 | 1993-01-12 | Bit operation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06208454A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100847209B1 (en) * | 2000-10-17 | 2008-07-17 | 엔엑스피 비 브이 | Method for the selection puncturing of data bits |
-
1993
- 1993-01-12 JP JP5003374A patent/JPH06208454A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100847209B1 (en) * | 2000-10-17 | 2008-07-17 | 엔엑스피 비 브이 | Method for the selection puncturing of data bits |
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