JPH06205323A - Video signal processing circuit - Google Patents
Video signal processing circuitInfo
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- JPH06205323A JPH06205323A JP4348891A JP34889192A JPH06205323A JP H06205323 A JPH06205323 A JP H06205323A JP 4348891 A JP4348891 A JP 4348891A JP 34889192 A JP34889192 A JP 34889192A JP H06205323 A JPH06205323 A JP H06205323A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ｍビット幅のデジタル
ビデオ信号をｎ（但し、ｍ＞ｎ）ビット幅のデータ入力
可能なメモリへ書き込み読み出し再び元のｍビットの信
号に戻すためのビデオ信号処理回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video for writing and reading an m-bit width digital video signal to a memory capable of inputting data of n (m> n) bit width and returning it to the original m-bit signal again. The present invention relates to a signal processing circuit.
【０００２】[0002]
【従来の技術】ＴＶ受像機の画面の一部（子画面）に別
のチャンネル内容が表示できる所謂ピクチャーインピク
チャーを行なうためには、子画面のビデオ信号を一旦、
１フィールド分、又は１フレーム分、メモリに記憶する
必要がある。その場合、子画面のビデオ信号をＡ／Ｄ
（アナログ／デジタル）変換し、ｍビットのデジタル信
号に変換してからフィールドメモリに記憶させる。この
フィールドメモリのデータ入力がｍビットであればその
まま伝えることができるが、異なる場合がある。この場
合には、前記ｍビットの信号をメモリの入力に合致した
ビット数に変換しなければならない。2. Description of the Related Art In order to perform so-called picture-in-picture in which another channel content can be displayed on a part of the screen of a TV receiver (child screen), the video signal of the child screen is temporarily changed.
It is necessary to store one field or one frame in the memory. In that case, the video signal of the child screen is A / D
(Analog / digital) conversion and conversion into an m-bit digital signal, and then stored in the field memory. If the data input of this field memory is m bits, it can be transmitted as it is, but it may be different. In this case, the m-bit signal must be converted into the number of bits that matches the memory input.
【０００３】図２は、そのようなビット数変換の機能を
備えたビデオ信号処理回路を示すもので、Ａ／Ｄ変換器
（１）は、入力信号を６ビットのデジタル信号に変換
し、ビデオＲＡＭ（２）は４ビットのデジタル信号をパ
ラレルに取り込むものである。入力端子（３）からのリ
ニアのビデオ信号は、Ａ／Ｄ変換器（１）で６ビットの
デジタルのビデオ信号に変換される。Ａ／Ｄ変換器
（１）へのサンプリング信号は、前記ビデオ信号の同期
信号に同期するＰＬＬ回路（４）から供給される。ＰＬ
Ｌ回路（４）は、この他にも図２の回路全体のタイミン
グをコントロールするタイミング信号を発生する。演算
回路（５）、第１及び第２ラインメモリ（６）及び
（７）、第１及び第２選択回路（８）及び（９）は、画
像の垂直方向のフィルタを構成するものである。例え
ば、前記フィルタは、３Ｈ（Ｈは１水平同期信号期間）
の信号を平均化処理し、１Ｈの信号に変換して水平のラ
イン数を１／３にする。FIG. 2 shows a video signal processing circuit having such a bit number conversion function. An A / D converter (1) converts an input signal into a 6-bit digital signal and outputs a video signal. The RAM (2) takes in a 4-bit digital signal in parallel. The linear video signal from the input terminal (3) is converted into a 6-bit digital video signal by the A / D converter (1). The sampling signal to the A / D converter (1) is supplied from the PLL circuit (4) synchronized with the synchronizing signal of the video signal. PL
In addition to this, the L circuit (4) generates a timing signal for controlling the timing of the entire circuit of FIG. The arithmetic circuit (5), the first and second line memories (6) and (7), and the first and second selection circuits (8) and (9) constitute a filter in the vertical direction of the image. For example, the filter is 3H (H is one horizontal sync signal period)
Signal is averaged and converted into a 1H signal to reduce the number of horizontal lines to 1/3.
【０００４】今、第１選択回路（８）が第１ラインメモ
リ（６）の出力信号を選択し、第２選択回路（９）が第
２ラインメモリ（７）の出力信号を選択しているとす
る。第１及び第２ラインメモリ（６）及び（７）は、１
Ｈ分のビデオ信号を記憶するもので、パラレル入力の６
ビットデータを２５６段で保持するものである。この場
合、演算回路（５）、第１ラインメモリ（６）及び第１
選択回路（８）は、ループを構成し、第１ラインメモリ
（６）に蓄えられた１Ｈ分のデータを第１選択回路
（８）を介して演算回路（５）に印加し、次の１Ｈ分の
データとある比で加算する。加算されたデータは、順次
第１ラインメモリ（６）に印加され、１Ｈ分が第１ライ
ンメモリ（６）に蓄積されると再び前述と同様にループ
による帰還が行なわれる。その結果、第１ラインメモリ
（６）には３Ｈ期間のデータが１Ｈ期間に圧縮され、平
均化されたデータが蓄積される。Now, the first selection circuit (8) selects the output signal of the first line memory (6), and the second selection circuit (9) selects the output signal of the second line memory (7). And 1st and 2nd line memories (6) and (7)
It stores video signals for H, and has 6 parallel inputs.
The bit data is held in 256 stages. In this case, the arithmetic circuit (5), the first line memory (6) and the first line memory (6)
The selection circuit (8) forms a loop and applies 1H worth of data stored in the first line memory (6) to the arithmetic circuit (5) via the first selection circuit (8), and the next 1H Add a certain ratio to the minute data. The added data is sequentially applied to the first line memory (6), and when 1H is stored in the first line memory (6), the loop feedback is performed again as described above. As a result, the data of the 3H period is compressed in the 1H period in the first line memory (6), and the averaged data is accumulated.
【０００５】一方、第２ラインメモリ（７）は、演算回
路（５）及び第１選択回路（８）と共にループを構成
し、前述の動作を実行済である為、すでに圧縮、平均さ
れたデータを有している。そこで、第１ラインメモリ
（６）の演算期間中に、第２ラインメモリ（７）は、そ
の出力を第２選択回路（９）を介して６ビットパラレル
シフトレジスタ（１０）に印加する。６ビットパラレル
シフトレジスタ（１０）は、４段構成となっており、最
初の入力を（ａ1，ｂ1，ｃ1，ｄ1，ｅ1，ｆ1）とすると
４回目の入力は（ａ4，ｂ4，ｃ4，ｄ4，ｅ4，ｆ4）とな
り図示の如き順次で記憶される。６ビットパラレルシフ
トレジスタ（１０）は、４段のデータを全て取り込む
と、最もＬＳＢ側の４つの出力（ｆ1，ｆ2，ｆ3，ｆ4）
をパラレルに４ビットパラレルシフトレジスタ（１１）
に印加する。その次には２番目にＬＳＢ側に近い４つの
出力（ｅ1，ｅ2，ｅ3，ｅ4）が４ビットパラレルシフト
レジスタ（１１）に印加され、同様に全てのデータが６
ビットパラレルシフトレジスタ（１０）から４ビットパ
ラレルシフトレジスタ（１１）に印加される。On the other hand, the second line memory (7) forms a loop together with the arithmetic circuit (5) and the first selection circuit (8), and since the above-mentioned operation has been executed, the compressed and averaged data has already been obtained. have. Therefore, during the calculation period of the first line memory (6), the second line memory (7) applies its output to the 6-bit parallel shift register (10) via the second selection circuit (9). The 6-bit parallel shift register (10) has a four-stage configuration, and if the first input is (a 1 , b 1 , c 1 , d 1 , e 1 , f 1 ), the fourth input is (a 4, b 4, c 4, d 4, e 4, f 4) , such as next shown sequentially stored in. The 6-bit parallel shift register (10), when all four stages of data are fetched, has four outputs (f 1 , f 2 , f 3 , f 4 ) on the most LSB side.
Parallel to 4-bit parallel shift register (11)
Apply to. Its the next is applied four output closer to the LSB side to the second (e 1, e 2, e 3, e 4) are the 4-bit parallel shift register (11), as well as all the data is 6
It is applied from the bit parallel shift register (10) to the 4-bit parallel shift register (11).
【０００６】その結果、４ビットパラレルシフトレジス
タ（１１）からビデオＲＡＭ（２）へ４ビットのデータ
を転送できる。ビデオＲＡＭ（２）からデータを読み出
す時は、図２の６ビットパラレルシフトレジスタ（１
０）と４ビットパラレルシフトレジスタ（１１）の動作
と逆の動作を行なわせ、４ビットから元の６ビットに戻
した後、出力させる。As a result, 4-bit data can be transferred from the 4-bit parallel shift register (11) to the video RAM (2). When reading data from the video RAM (2), the 6-bit parallel shift register (1
0) and the operation of the 4-bit parallel shift register (11) are performed in the reverse order, and after returning from 4 bits to the original 6 bits, they are output.
【０００７】従って、図２の回路に依ればビット変換を
行なうことができる。Therefore, bit conversion can be performed by the circuit shown in FIG.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、図２の
回路ではビット変換の為だけに多くのフリップフロップ
が必要になるという問題があった。即ち、図２の６ビッ
トパラレルシフトレジスタ（１０）は６×４＝２４段の
Ｄ−ＦＦ（Ｄ型フリップフロップ）を必要とし、４ビッ
トパラレルシフトレジスタ（１１）も同数だけ必要とす
る為、合計で４８個もＤ−ＦＦが必要になるという問題
があった。又、これらのＤ−ＦＦは、全てＰＬＬ回路
（４）からのクロックに基づいて動作している為、多く
のクロックが必要となり回路設計が複雑になる、という
問題もあった。However, the circuit of FIG. 2 has a problem that many flip-flops are required only for bit conversion. That is, the 6-bit parallel shift register (10) of FIG. 2 requires 6 × 4 = 24 stages of D-FFs (D-type flip-flops) and the same number of 4-bit parallel shift registers (11). There was a problem that a total of 48 D-FFs were required. Further, since all of these D-FFs operate based on the clock from the PLL circuit (4), many clocks are required and the circuit design becomes complicated.
【０００９】[0009]
【課題を解決するための手段】本発明は上述の点に鑑み
成されたもので、ｍビット幅のデジタルビデオ信号をｎ
（但し、ｍ＞ｎ）ビット幅のデータ入力可能なメモリへ
記憶させるためのビデオ信号処理回路であって、前記ｍ
ビット幅のデジタルビデオ信号を複数段のフリップフロ
ップで記憶するパラレルシフトレジスタと、該パラレル
シフトレジスタの最終段のフリップフロップの出力であ
る（ｍ−ｎ）ビットのデータを前記パラレルシフトレジ
スタの初段のフリップフロップの（ｍ−ｎ）個の入力端
子に印加する手段と、前記パラレルシフトレジスタの中
段のフリップフロップの（ｍ−ｎ）ビットのデータを前
記パラレルシフトレジスタの初段のフリップフロップの
（ｍ−ｎ）個の入力端子に印加する手段と、前記パラレ
ルシフトレジスタの最終段のフリップフロップのｎビッ
ト幅のデータを前記メモリへ印加する手段とを備える。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and an n-bit digital video signal having an n-bit width is transmitted.
A video signal processing circuit for storing in a memory capable of inputting data having a bit width (m> n), wherein m
A parallel shift register for storing a digital video signal having a bit width in a plurality of stages of flip-flops, and (mn) -bit data output from the final stage flip-flop of the parallel shift register are stored in the first stage of the parallel shift register. Means for applying to (mn) input terminals of the flip-flop, and (m-n) -bit data of the middle-stage flip-flop of the parallel shift register (m-n) of the first-stage flip-flop of the parallel shift register. n) means for applying to the input terminals, and means for applying the data of n-bit width of the final stage flip-flop of the parallel shift register to the memory.
【００１０】[0010]
【作用】本発明に依れば、垂直フィルタ用の１Ｈのライ
ンメモリを利用し、該ラインメモリからビデオメモリの
入力ビット数と等しいビット数のデータを取り出すよう
にしている。According to the present invention, the 1H line memory for the vertical filter is used, and the data of the bit number equal to the input bit number of the video memory is taken out from the line memory.
【００１１】[0011]
【実施例】図１は、本発明の一実施例を示すブロック図
で、（１２）は６ビットの入力データの取り込み時は、
６ビット幅で長さが２５６段のパラレルシフトレジスタ
として動作し、取り込んだデータの出力時は、４ビット
幅で長さが３８４段のパラレルシフトレジスタとして動
作する第１ラインメモリ、（１３）は前記第１ラインメ
モリ（１２）と同様の構成及び動作である第２ラインメ
モリである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram showing an embodiment of the present invention. (12) shows the case of inputting 6-bit input data.
The first line memory (13), which operates as a parallel shift register having a 6-bit width and a length of 256 stages, operates as a parallel shift register having a 4-bit width and a length of 384 stages when the fetched data is output. A second line memory having the same configuration and operation as the first line memory (12).
【００１２】尚、図１において、図２と同一の回路素子
については同一の符号を付し、説明を省略する。第１及
び第２ラインメモリ（１２）及び（１３）は、互いに一
方が演算中であれば、他方はデータ出力中でありこの関
係は、図２と同一である。図１では第１ラインメモリ
（１２）が演算動作中で、第２ラインメモリ（１３）が
データ出力中の場合を示している。In FIG. 1, the same circuit elements as those in FIG. 2 are designated by the same reference numerals and the description thereof will be omitted. When one of the first and second line memories (12) and (13) is in operation, the other is outputting data, and this relationship is the same as in FIG. FIG. 1 shows a case where the first line memory (12) is in the arithmetic operation and the second line memory (13) is outputting the data.
【００１３】第２ラインメモリ（１３）は、ＰＬＬ回路
（４）からのタイミング信号に応じてＭＳＢ側の４ビッ
トの終段（２５６段目）のデータを発生し選択回路
（９）を介してビデオＲＡＭ（２）に印加する。前記Ｍ
ＳＢ側の４ビットのデータ転送と同時に、前記終段デー
タのＬＳＢ側の２ビットのデータと、中段（１２８段
目）のデータのＬＳＢ側２ビットのデータを、初段の６
ビットのＤ−ＦＦのＭＳＢ側の４つの端子に順次記憶さ
せていく。すると、第２ラインメモリ（１３）は、実質
的に４ビット幅で長さが３８４段のパラレルシフトレジ
スタとなり、１ライン分の全てのデータを４ビットの型
でビデオＲＡＭ（２）に記憶させることができる。The second line memory (13) generates 4-bit final stage data (256th stage) on the MSB side in response to the timing signal from the PLL circuit (4) and outputs the data through the selection circuit (9). Apply to video RAM (2). The M
Simultaneously with the 4-bit data transfer on the SB side, the 2-bit data on the LSB side of the final stage data and the 2-bit data on the LSB side of the middle stage (128th stage) data are transferred to the 6-stage data of the first stage.
Bits D-FF are sequentially stored in four terminals on the MSB side. Then, the second line memory (13) substantially becomes a parallel shift register having a width of 4 bits and a length of 384 stages, and all data for one line is stored in the video RAM (2) in a 4-bit type. be able to.
【００１４】ビデオＲＡＭ（２）に記憶された子画面の
画像データは、書き込み時の４ビットへの変換に起因し
てデータの書き込み順序がバラバになっている。そこ
で、ビデオＲＡＭ（２）からの読み出し時に、再び一旦
ラインメモリに１ライン分記憶させデータの復調が可能
な型にしてから６ビットに戻している。ビデオＲＡＭ
（２）から第３ラインメモリ（１４）及びＤ／Ａ変換器
（１５）へのデータ転送は、親画面の映像信号中の同期
信号にロックしているＰＬＬ回路（１６）からのクロッ
クにより行なわれる。第３ラインメモリ（１４）は、ビ
デオＲＡＭ（２）の遅い読み出しスピードに対して、実
際のＴＶ画面にリアルスピードで表示する為に要求され
る速いスピードとの調整用のものであり、従来より存在
するものである。尚、子画面の画像は、通常親画面の画
像の一部であり、子の画像信号の発生期間は、親の１Ｈ
期間の例えば１／３である。そこで、親の２Ｈ／３期間
を利用して、第３ラインメモリ（１４）に子のデータを
ビデオＲＡＭ（２）のクロックで記憶させ、親の残りの
Ｈ／３期間を利用して速いクロック（リアルスピード）
で出力させている。従って、書き込み時と異なり、ライ
ンメモリは、第３ラインメモリ（１４）のみで良い。The image data of the child screen stored in the video RAM (2) has a different writing order due to the conversion into 4 bits at the time of writing. Therefore, at the time of reading from the video RAM (2), the line memory is once again stored for one line so that the data can be demodulated and then restored to 6 bits. Video ram
The data transfer from (2) to the third line memory (14) and the D / A converter (15) is performed by the clock from the PLL circuit (16) locked to the synchronizing signal in the video signal of the parent screen. Be done. The third line memory (14) is for adjusting the slow read speed of the video RAM (2) to the fast speed required for displaying at real speed on an actual TV screen, It exists. The image of the child screen is usually a part of the image of the parent screen, and the generation period of the image signal of the child is 1H of the parent.
It is, for example, 1/3 of the period. Therefore, the parent's 2H / 3 period is used to store the child's data in the third line memory (14) with the clock of the video RAM (2), and the parent's remaining H / 3 period is used to obtain a fast clock. (Real speed)
Is output at. Therefore, unlike the case of writing, the line memory is only the third line memory (14).
【００１５】第３ラインメモリは、図３（ａ）に示す如
く、４ビット幅で長さが３８４段のパラレルシフトレジ
スタを構成している。その為、ビデオＲＡＭ（２）から
の４ビットのデータは、そのまま第３ラインメモリ（１
４）に印加できる。そして、第３ラインメモリ（１４）
のデータ読み出し時には、図３（ｂ）に示す如く終段
（３８４段目）の４ビットデータとともに該４ビットデ
ータのＬＳＢ側２ビットに対応する１２８段目のＭＳＢ
側２ビットのデータを同時に読み出す。又、このデータ
転送開始と同時に前記１２８段目のＬＳＢ側の２ビット
のデータを初段のＭＳＢ側２ビットのＤ−ＦＦに順次印
加する。その結果、第３ラインメモリ（１４）より６ビ
ット幅で長さが２５６段のデータが出力されることにな
り、元のデータに戻ったことが明らかである。As shown in FIG. 3A, the third line memory constitutes a parallel shift register having a 4-bit width and a length of 384 stages. Therefore, the 4-bit data from the video RAM (2) remains unchanged from the third line memory (1
4) can be applied. And the third line memory (14)
At the time of reading the data, the 128th MSB corresponding to 2 bits on the LSB side of the 4th bit data of the last stage (384th stage) as shown in FIG. 3B.
Side 2-bit data is read simultaneously. Simultaneously with the start of this data transfer, the 2-bit data on the LSB side of the 128th stage is sequentially applied to the 2-bit D-FF on the MSB side of the first stage. As a result, data having a width of 6 bits and a length of 256 stages is output from the third line memory (14), and it is apparent that the original data is restored.
【００１６】図４は、図１の第１及び第２ラインメモリ
（１２）及び（１３）の具体回路図であり、端子（１
７）乃至（２３）に演算回路（５）からの６ビットのデ
ータが印加される。制御端子（２３）にはラインメモリ
が演算中であれば「Ｈ」レベルの信号が印加され、逆に
前記ラインメモリが出力中であれば「Ｌ」レベルの信号
が印加される。前記制御端子（２３）からの制御信号に
応じてパラレルシフトレジスタは、６ビット幅の入力状
態と４ビット幅の出力状態を切換える。FIG. 4 is a detailed circuit diagram of the first and second line memories (12) and (13) of FIG.
6-bit data from the arithmetic circuit (5) is applied to 7) to (23). An "H" level signal is applied to the control terminal (23) when the line memory is in operation, and conversely, an "L" level signal is applied when the line memory is outputting. The parallel shift register switches between a 6-bit width input state and a 4-bit width output state in response to a control signal from the control terminal (23).
【００１７】尚、図１の実施例においては、６ビット幅
のデータを４ビット幅のデータに変換する場合について
説明したが本発明はこれに限定されるものではなく、ｍ
ビット幅のデータを任意のｎビット（但し、ｍ＞ｎ）幅
に変換することができる。更に、本実施例では、６ビッ
ト幅のデータのＭＳＢ側から４ビット幅のデータを抽出
したが、これはＬＳＢ側からでも、中央部分でも両わき
でも良く、任意の箇所から取り出すようにして良い。In the embodiment of FIG. 1, the case where 6-bit width data is converted to 4-bit width data has been described, but the present invention is not limited to this.
It is possible to convert bit-width data into an arbitrary n-bit (m> n) width. Further, in the present embodiment, the 4-bit width data is extracted from the MSB side of the 6-bit width data, but this may be extracted from the LSB side, the central portion or both sides, or may be taken out from any place. .
【００１８】[0018]
【発明の効果】以上述べた如く、本発明に依ればｍビッ
ト幅のデジタル信号をｎビット幅（但し、ｍ＞ｎ）のデ
ータ入力可能なメモリに書き込み、読み出して元のｍビ
ット幅のデジタル信号に戻すことができる。特に本発明
に依れば、ビット幅の変換をビデオＲＡＭの前後に配置
される１Ｈラインメモリを利用して行なうことができる
ので、素子数とクロックの増加がほとんどない、という
利点を有する。As described above, according to the present invention, an m-bit wide digital signal is written in and read from an n-bit width (where m> n) data inputtable memory and the original m-bit width of the original m-bit width is read. Can be converted back to digital signal. In particular, according to the present invention, since the conversion of the bit width can be performed by using the 1H line memories arranged before and after the video RAM, there is an advantage that the number of elements and the clock hardly increase.
【図１】本発明のビデオ信号処理回路のブロック図であ
る。FIG. 1 is a block diagram of a video signal processing circuit of the present invention.
【図２】従来のビデオ信号処理回路のブロック図であ
る。FIG. 2 is a block diagram of a conventional video signal processing circuit.
【図３】図１の説明に供する為のブロック図である。FIG. 3 is a block diagram for explanation of FIG.
【図４】図１のラインメモリの具体回路図である。4 is a specific circuit diagram of the line memory of FIG.
（２） ビデオＲＡＭ （１２） 第１ラインメモリ （１３） 第２ラインメモリ (2) Video RAM (12) First line memory (13) Second line memory
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/907 Ｂ 7916−5Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H04N 5/907 B 7916-5C
Claims (3)
（但し、ｍ＞ｎ）ビット幅のデータ入力可能なメモリへ
記憶させるためのビデオ信号処理回路であって、 前記ｍビット幅のデジタルビデオ信号を複数段のフリッ
プフロップで記憶するパラレルシフトレジスタと、 該パラレルシフトレジスタの最終段のフリップフロップ
の出力である（ｍ−ｎ）ビットのデータを前記パラレル
シフトレジスタの初段のフリップフロップの（ｍ−ｎ）
個の入力端子に印加する手段と、 前記パラレルシフトレジスタの中段のフリップフロップ
の（ｍ−ｎ）ビットのデータを前記パラレルシフトレジ
スタの初段のフリップフロップの（ｍ−ｎ）個の入力端
子に印加する手段と、 前記パラレルシフトレジスタの最終段のフリップフロッ
プのｎビット幅のデータを前記メモリへ印加する手段
と、 を備えることを特徴とするビデオ信号処理回路。1. An n-bit digital video signal having an m-bit width
A video signal processing circuit for storing in a memory capable of inputting data having a bit width (m> n), the parallel shift register storing the digital video signal having an m bit width by a plurality of flip-flops. The (m-n) -bit data output from the final stage flip-flop of the parallel shift register is converted into the (mn) bit of the first stage flip-flop of the parallel shift register.
Means for applying to the input terminals, and (m-n) -bit data of the middle-stage flip-flop of the parallel shift register is applied to the (mn) input terminals of the first-stage flip-flop of the parallel shift register. Means for applying the data of n-bit width of the flip-flop at the final stage of the parallel shift register to the memory, and the video signal processing circuit.
（但し、ｍ＞ｎ）ビット幅のデータ取り込みの可能なメ
モリへ記憶させるためのビデオ信号処理回路であって、 前記ｍビット幅のデジタルビデオ信号を複数段のフリッ
プフロップで記憶するパラレルシフトレジスタと、 該パラレルシフトレジスタの最終段のフリップフロップ
のＬＳＢ側出力である（ｍ−ｎ）個のデータを前記パラ
レルシフトレジスタの初段のフリップフロップのＭＳＢ
側である（ｍ−ｎ）個の入力端子に印加する手段と、 前記パラレルシフトレジスタの中段のフリップフロップ
のＬＳＢ側出力である（ｍ−ｎ）個のデータを前記パラ
レルシフトレジスタの初段のフリップフロップのＭＳＢ
側である（ｍ−ｎ）個の入力端子に印加する手段と、 前記パラレルシフトレジスタの最終段のフリップフロッ
プのＭＳＢ側出力であるｎビット幅のデータを前記メモ
リへ印加する手段と、 を備えることを特徴とするビデオ信号処理回路。2. An n-bit digital video signal having an m-bit width
A video signal processing circuit for storing in a memory capable of fetching data having a bit width (m> n), the parallel shift register storing the digital video signal having an m bit width by a plurality of flip-flops. , (M−n) pieces of data, which are the LSB side outputs of the final stage flip-flop of the parallel shift register, are transferred to the MSB of the first stage flip-flop of the parallel shift register.
Means for applying to the (mn) input terminals on the side, and (mn) data on the LSB side output of the middle stage flip-flop of the parallel shift register, to the first stage flip-flop of the parallel shift register. MSB
Means for applying to the (mn) input terminals on the side, and means for applying to the memory n-bit wide data which is the MSB side output of the final stage flip-flop of the parallel shift register. A video signal processing circuit characterized by the above.
複数段のフリップフロップで記憶するパラレルシフトレ
ジスタと、 該パラレルシフトレジスタの最終段のフリップフロップ
の出力であるｎビットのデータと、前記パラレルシフト
レジスタの入力段側のフリップフロップの出力であり前
記ｎビットのデータの一部に対応する（ｍ−ｎ）ビット
のデータとを同時にｍビットのデジタルビデオ信号とし
て発生させる手段と、 前記（ｍ−ｎ）ビットのデータのＭＳＢ側又はＬＳＢ側
の（ｍ−ｎ）ビットのデータを前記パラレルシフトレジ
スタの初段のフリップフロップの（ｍ−ｎ）個の入力端
子に印加する手段と、 を備えることを特徴とする請求項１記載のビデオ信号処
理回路。3. A parallel shift register for storing n-bit width data from the memory in a plurality of stages of flip-flops, n-bit data output from the final stage flip-flop of the parallel shift register, and the parallel shift register. Means for simultaneously generating (m-n) -bit data corresponding to a part of the n-bit data, which is the output of the flip-flop on the input stage side of the shift register, as an m-bit digital video signal; -N) means for applying (m-n) -bit data on the MSB side or LSB side of the data to the (m-n) input terminals of the first stage flip-flop of the parallel shift register; The video signal processing circuit according to claim 1, wherein
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100727410B1 (en) * | 2006-02-14 | 2007-06-13 | 한양대학교 산학협력단 | Digital to analog converting circuit and method for driving a flat display panel using multi ramp signals |
| WO2011145361A1 (en) * | 2010-05-19 | 2011-11-24 | 三菱電機株式会社 | Data output device, display device, method of display and remote control device |
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1992
- 1992-12-28 JP JP34889192A patent/JP3234318B2/en not_active Expired - Fee Related
Cited By (4)
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| KR100727410B1 (en) * | 2006-02-14 | 2007-06-13 | 한양대학교 산학협력단 | Digital to analog converting circuit and method for driving a flat display panel using multi ramp signals |
| US8686977B2 (en) | 2006-11-23 | 2014-04-01 | Samsung Display Co., Ltd. | Display apparatus having a timing controller and method of driving the timing controller |
| WO2011145361A1 (en) * | 2010-05-19 | 2011-11-24 | 三菱電機株式会社 | Data output device, display device, method of display and remote control device |
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