JPH06203580A - コンテントアドレサブルメモリセル - Google Patents
コンテントアドレサブルメモリセルInfo
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- JPH06203580A JPH06203580A JP17637393A JP17637393A JPH06203580A JP H06203580 A JPH06203580 A JP H06203580A JP 17637393 A JP17637393 A JP 17637393A JP 17637393 A JP17637393 A JP 17637393A JP H06203580 A JPH06203580 A JP H06203580A
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- memory cell
- line
- inverter
- transistor
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Abstract
(57)【要約】
【目的】 突き合わせ操作及び読み出し／書き込み操作
を同じクロックサイクルで実行可能なコンテントアドレ
サブルメモリセルを提供すること 【構成】 記憶セルと、突き合わせ論理回路と、アクセ
スゲートと、ビットラインと、突き合わせラインとを備
えたコンテントアドレサブルメモリセルである。前記ビ
ットライン及び突き合わせラインは、別個に設けられ、
互いに独立して動作する。これにより、突き合わせ動作
と同じクロックサイクルで読み出し／書き込み動作を行
うことが可能となる。この動作により、コンテントアド
レサブルメモリを用いた高速な検証突き合わせ動作が促
進される。
を同じクロックサイクルで実行可能なコンテントアドレ
サブルメモリセルを提供すること 【構成】 記憶セルと、突き合わせ論理回路と、アクセ
スゲートと、ビットラインと、突き合わせラインとを備
えたコンテントアドレサブルメモリセルである。前記ビ
ットライン及び突き合わせラインは、別個に設けられ、
互いに独立して動作する。これにより、突き合わせ動作
と同じクロックサイクルで読み出し／書き込み動作を行
うことが可能となる。この動作により、コンテントアド
レサブルメモリを用いた高速な検証突き合わせ動作が促
進される。
Description
【０００１】
【産業上の利用分野】本発明は、一般にコンテントアド
レサブルメモリセルに関し、特に突き合わせ操作及び読
み出し／書き込み操作を同じクロックサイクルで実行可
能なコンテントアドレサブルメモリセルに関する。
レサブルメモリセルに関し、特に突き合わせ操作及び読
み出し／書き込み操作を同じクロックサイクルで実行可
能なコンテントアドレサブルメモリセルに関する。
【０００２】
【従来の技術】コンテントアドレサブルメモリセル（Ｃ
ＡＭ）は、探索ワードを１セットの既格納ワードと比較
する。その探索ワードが既格納ワードと一致するか否か
の指示が、各々の既記憶ワード毎に生成される。ＣＡＭ
の明確な特徴は、各々の既格納ワードがそのワード自体
の内容に基づいて一意に識別されることにあり、従来の
デジタルメモリの場合のように、メモリアレイにおける
そのワードのアドレスにより識別されるものではない。
ＡＭ）は、探索ワードを１セットの既格納ワードと比較
する。その探索ワードが既格納ワードと一致するか否か
の指示が、各々の既記憶ワード毎に生成される。ＣＡＭ
の明確な特徴は、各々の既格納ワードがそのワード自体
の内容に基づいて一意に識別されることにあり、従来の
デジタルメモリの場合のように、メモリアレイにおける
そのワードのアドレスにより識別されるものではない。
【０００３】ＣＡＭは、行及び列からなるマトリクスに
配列された一連のメモリセルを含むものである。その各
メモリセルは、単一ビットのデジタル情報を格納する。
１行のメモリセル中に格納されているビットは、格納さ
れた１ワードを構成する。突き合わせ操作中には、入力
データの探索ワードが前記の行の全てに加えられ、その
各行に格納されているワードと前記探索ワードとが一致
するか否かについての指示が各行毎に生成される。
配列された一連のメモリセルを含むものである。その各
メモリセルは、単一ビットのデジタル情報を格納する。
１行のメモリセル中に格納されているビットは、格納さ
れた１ワードを構成する。突き合わせ操作中には、入力
データの探索ワードが前記の行の全てに加えられ、その
各行に格納されているワードと前記探索ワードとが一致
するか否かについての指示が各行毎に生成される。
【０００４】ここで図１を参照する。同図には、従来技
術による突き合わせ論理回路を備えた従来のＣＡＭセル
が示されている。各ＣＡＭセルは、１つの既格納ワード
内に１ビットのデータを格納している。このＣＡＭセル
において、記憶セル101は、フリップフロップを形成す
るように接続された２つのインバータ101a,101bからな
る。また図２は、２つのｎ型トランジスタ201b,201d及
び２つのｐ型トランジスタ201a,201cを用いたフリップ
フロップの典型的な具体例を示すものである。
術による突き合わせ論理回路を備えた従来のＣＡＭセル
が示されている。各ＣＡＭセルは、１つの既格納ワード
内に１ビットのデータを格納している。このＣＡＭセル
において、記憶セル101は、フリップフロップを形成す
るように接続された２つのインバータ101a,101bからな
る。また図２は、２つのｎ型トランジスタ201b,201d及
び２つのｐ型トランジスタ201a,201cを用いたフリップ
フロップの典型的な具体例を示すものである。
【０００５】そのフリップフロップは２つの状態を有
し、即ち、その１つの状態では、信号「ａ」が高レベル
となり、もう１つの状態では低レベルとなる。また、信
号「ｂ」は常に「ａ」の補数となる。ビットラインBL,
バーBLは、トランジスタ103,104で示すアクセスゲート
を介して記憶セル101に接続される。Wで示すワードライ
ンは、各アクセストランジスタのゲート端子に接続さ
れ、同じワード行における他の記憶セルへと延びる。突
き合わせ論理回路102は、記憶セルへ及びビットライン
へと接続される。この突き合わせ論理回路102は、MVで
示す出力を有し、この出力MVは一致が存在するか否かを
示す。
し、即ち、その１つの状態では、信号「ａ」が高レベル
となり、もう１つの状態では低レベルとなる。また、信
号「ｂ」は常に「ａ」の補数となる。ビットラインBL,
バーBLは、トランジスタ103,104で示すアクセスゲート
を介して記憶セル101に接続される。Wで示すワードライ
ンは、各アクセストランジスタのゲート端子に接続さ
れ、同じワード行における他の記憶セルへと延びる。突
き合わせ論理回路102は、記憶セルへ及びビットライン
へと接続される。この突き合わせ論理回路102は、MVで
示す出力を有し、この出力MVは一致が存在するか否かを
示す。
【０００６】図１の従来のＣＡＭの動作を以下で説明す
る。ビットラインBL,バーBLは２つの機能、即ち読み出
し／書き込み機能と突き合わせ機能とを有している。読
み出し／書き込み機能を実行するために、ワードライン
Wを用いてアクセストランジスタ103,104が活動状態にさ
れる。このため、ビットラインBL,バーBLと記憶セル101
の２つの端子との間で電気的接続が達成される。この接
続が確立されると、ビットラインは、記憶セルの状態の
読み出しまたは記憶セルへの状態の書き込みを行うこと
が可能となる。
る。ビットラインBL,バーBLは２つの機能、即ち読み出
し／書き込み機能と突き合わせ機能とを有している。読
み出し／書き込み機能を実行するために、ワードライン
Wを用いてアクセストランジスタ103,104が活動状態にさ
れる。このため、ビットラインBL,バーBLと記憶セル101
の２つの端子との間で電気的接続が達成される。この接
続が確立されると、ビットラインは、記憶セルの状態の
読み出しまたは記憶セルへの状態の書き込みを行うこと
が可能となる。
【０００７】アクセストランジスタ103,104が非活動状
態になると、記憶セル101は、ビットラインBL,バーBLか
ら絶縁される。この状況で、ビットラインBL,バーBL
は、突き合わせ機能の実行に使用することができる。状
態はビットラインの内の１つに表明され、その補数がも
う１つのビットラインに表明される。ビットラインバー
BLの状態が信号「ａ」の状態と一致する場合、信号MVは
フロート状態となり、その一致が存在しない場合には、
信号MVは低レベルにプルダウンされることになる。例え
ば、信号「ａ」が高レベルである場合をチェックしたい
場合を考える。高レベル信号がビットラインバーBL上に
置かれ、低レベル信号がビットラインBL上に置かれる。
「ａ」が高レベルである場合には、トランジスタ102bが
オン、トランジスタ102aがオフとなり（ビットラインBL
が低レベルであるため）、トランジスタ102dがオフとな
り（「ｂ」が低レベルであるため）、トランジスタ102c
がオフとなる（そのソース端子がフロート状態であるた
め）。従って、MVはフロート状態となり、これにより一
致の存在が指示される。また、「ａ」が低レベルである
場合には、トランジスタ102b,102aがオフとなり、トラ
ンジスタ102d,102cがオンとなる（ビットラインバーBL
及び「ｂ」が両方とも高レベルであるため）。従って、
MVは低レベルにプルダウンされ、これにより一致の不存
在が指示される。
態になると、記憶セル101は、ビットラインBL,バーBLか
ら絶縁される。この状況で、ビットラインBL,バーBL
は、突き合わせ機能の実行に使用することができる。状
態はビットラインの内の１つに表明され、その補数がも
う１つのビットラインに表明される。ビットラインバー
BLの状態が信号「ａ」の状態と一致する場合、信号MVは
フロート状態となり、その一致が存在しない場合には、
信号MVは低レベルにプルダウンされることになる。例え
ば、信号「ａ」が高レベルである場合をチェックしたい
場合を考える。高レベル信号がビットラインバーBL上に
置かれ、低レベル信号がビットラインBL上に置かれる。
「ａ」が高レベルである場合には、トランジスタ102bが
オン、トランジスタ102aがオフとなり（ビットラインBL
が低レベルであるため）、トランジスタ102dがオフとな
り（「ｂ」が低レベルであるため）、トランジスタ102c
がオフとなる（そのソース端子がフロート状態であるた
め）。従って、MVはフロート状態となり、これにより一
致の存在が指示される。また、「ａ」が低レベルである
場合には、トランジスタ102b,102aがオフとなり、トラ
ンジスタ102d,102cがオンとなる（ビットラインバーBL
及び「ｂ」が両方とも高レベルであるため）。従って、
MVは低レベルにプルダウンされ、これにより一致の不存
在が指示される。
【０００８】上述より分かるように、アクセストランジ
スタ103,104がオフになり、記憶セル101がビットライン
から絶縁された際に、突き合わせ論理回路102は、ビッ
トラインと記憶セル中に格納されているデータとの間の
一致をチェックするために使用することができる。しか
し、読み出し／書き込み動作がその記憶セル又は同じ行
における他の記憶セルについて行われている際に同じク
ロックサイクルで突き合わせ動作を実行することは不可
能である。これは、読み出し／書き込み動作を行うよう
にワードラインが表明された際に、ビットラインBL,バ
ーBL上に表明された突き合わせデータが記憶セル中に書
き込まれて既記憶データが改悪されることになる場合が
あるからである。
スタ103,104がオフになり、記憶セル101がビットライン
から絶縁された際に、突き合わせ論理回路102は、ビッ
トラインと記憶セル中に格納されているデータとの間の
一致をチェックするために使用することができる。しか
し、読み出し／書き込み動作がその記憶セル又は同じ行
における他の記憶セルについて行われている際に同じク
ロックサイクルで突き合わせ動作を実行することは不可
能である。これは、読み出し／書き込み動作を行うよう
にワードラインが表明された際に、ビットラインBL,バ
ーBL上に表明された突き合わせデータが記憶セル中に書
き込まれて既記憶データが改悪されることになる場合が
あるからである。
【０００９】ＣＡＭを用いた多くの用途において、一致
したデータビットは、その有効性を確実化するために検
証される。典型的には、その検証は、ＣＡＭが一致を信
号で知らせた後に直ちに行われる。読み出し動作は一致
した記憶場所について行われ、その内容が元の突き合わ
せデータに対してチェックされる。
したデータビットは、その有効性を確実化するために検
証される。典型的には、その検証は、ＣＡＭが一致を信
号で知らせた後に直ちに行われる。読み出し動作は一致
した記憶場所について行われ、その内容が元の突き合わ
せデータに対してチェックされる。
【００１０】従来のＣＡＭでは、その検証動作は、突き
合わせ動作と同じクロックサイクル中で行うことはでき
ない。これは、その動作に読み出し動作と突き合わせ動
作とが同時に含まれることになるからである。従って、
検証は、突き合わせ動作が完了した後であってビットラ
イン上に全くデータが表明されていない状態においてそ
の次のクロックサイクルで行われなければならない。換
言すれば、従来のＣＡＭでは、突き合わせ及び検証を行
うために常に２つのクロックサイクルが必要となる。
合わせ動作と同じクロックサイクル中で行うことはでき
ない。これは、その動作に読み出し動作と突き合わせ動
作とが同時に含まれることになるからである。従って、
検証は、突き合わせ動作が完了した後であってビットラ
イン上に全くデータが表明されていない状態においてそ
の次のクロックサイクルで行われなければならない。換
言すれば、従来のＣＡＭでは、突き合わせ及び検証を行
うために常に２つのクロックサイクルが必要となる。
【００１１】
【発明が解決しようとする課題】本発明によれば、同じ
セルまたは同じワード行における他のセルについて突き
合わせ動作が行われている際に同じクロックサイクルで
読み出し／書き込み動作を行うことが可能なコンテント
アドレサブルメモリセルが提供される。
セルまたは同じワード行における他のセルについて突き
合わせ動作が行われている際に同じクロックサイクルで
読み出し／書き込み動作を行うことが可能なコンテント
アドレサブルメモリセルが提供される。
【００１２】
【課題を解決するための手段】これは、突き合わせ論理
回路に接続された別の一対のラインを設けることにより
達成される。ビットラインではなく、これらの新規のラ
インを介してＣＡＭに突き合わせパラメータが与えられ
る。２つの機能用に別個のラインを用いることにより、
読み出し／書き込み動作と同じクロックサイクルで突き
合わせ動作を行うことが可能になる。
回路に接続された別の一対のラインを設けることにより
達成される。ビットラインではなく、これらの新規のラ
インを介してＣＡＭに突き合わせパラメータが与えられ
る。２つの機能用に別個のラインを用いることにより、
読み出し／書き込み動作と同じクロックサイクルで突き
合わせ動作を行うことが可能になる。
【００１３】検証が行われる際には、本発明により、同
じワードライン上の１ビットデータの読み出し動作と同
じクロックサイクルで別の１ビットデータの検証を発生
させることが可能となる。従って、一連の突き合わせ及
び検証を、従来技術に従って行った場合よりも少ない時
間で行うことができる。
じワードライン上の１ビットデータの読み出し動作と同
じクロックサイクルで別の１ビットデータの検証を発生
させることが可能となる。従って、一連の突き合わせ及
び検証を、従来技術に従って行った場合よりも少ない時
間で行うことができる。
【００１４】本明細書に記載の特徴及び利点は、全てを
含むものではないが、特に、それらとは別の本発明の多
数の特徴及び利点は、当業者であれば、図面、発明の詳
細な説明、及び特許請求の範囲を参照することにより自
明となるであろう。更に、本明細書中で使用する用語
は、主に読み易さ及び教示を目的として選択されたもの
であり、本発明の要旨を決定するのに必要な請求項に従
って本発明の要旨の厳密なる描写または制限を行うため
に選択されたものではない、ということに留意された
い。
含むものではないが、特に、それらとは別の本発明の多
数の特徴及び利点は、当業者であれば、図面、発明の詳
細な説明、及び特許請求の範囲を参照することにより自
明となるであろう。更に、本明細書中で使用する用語
は、主に読み易さ及び教示を目的として選択されたもの
であり、本発明の要旨を決定するのに必要な請求項に従
って本発明の要旨の厳密なる描写または制限を行うため
に選択されたものではない、ということに留意された
い。
【００１５】
【実施例】図３を参照する。同図は、例示のみを目的と
した本発明の好適実施例を示すものである。当業者であ
れば以下の説明から容易に理解されるように、ここで説
明する本発明の原理から逸脱することなく、ここで例示
する構成及び方法の代替策を実施することが可能であ
る。
した本発明の好適実施例を示すものである。当業者であ
れば以下の説明から容易に理解されるように、ここで説
明する本発明の原理から逸脱することなく、ここで例示
する構成及び方法の代替策を実施することが可能であ
る。
【００１６】２つのインバータ101a,101bからなる記憶
セル101を示したが、任意の記憶セルを使用することが
可能である。図２に示す回路は、４つのトランジスタを
用いた記憶セルの典型例である。
セル101を示したが、任意の記憶セルを使用することが
可能である。図２に示す回路は、４つのトランジスタを
用いた記憶セルの典型例である。
【００１７】上述のように、記憶セル101は、２つの信
号「ａ」及び「ｂ」を生成し、それらの信号は、互いに
補数関係にあり、記憶セル101の状態を表すものであ
る。ビットラインBL,バーBLは、アクセストランジスタ1
03,104を介して記憶セル101に接続され、ワードラインW
は、それらのアクセストランジスタ103,104のゲート端
子に接続される。突き合わせ論理回路102は、記憶セル1
01には接続されるが、ビットラインには接続されない。
２つの別のラインML,バーMLが存在し、それらのライン
は突き合わせ論理回路102に接続される。突き合わせ論
理回路102は出力MVを有し、その出力により一致が存在
するかどうかが指示される。
号「ａ」及び「ｂ」を生成し、それらの信号は、互いに
補数関係にあり、記憶セル101の状態を表すものであ
る。ビットラインBL,バーBLは、アクセストランジスタ1
03,104を介して記憶セル101に接続され、ワードラインW
は、それらのアクセストランジスタ103,104のゲート端
子に接続される。突き合わせ論理回路102は、記憶セル1
01には接続されるが、ビットラインには接続されない。
２つの別のラインML,バーMLが存在し、それらのライン
は突き合わせ論理回路102に接続される。突き合わせ論
理回路102は出力MVを有し、その出力により一致が存在
するかどうかが指示される。
【００１８】ビットラインBL,バーBLは、この場合には
突き合わせ機能は行わず、読み出し及び書き込み動作専
用のものとなる。その読み出し／書き込み機能は、図１
の従来技術に関して説明したものと全く同様に発生する
ものである。
突き合わせ機能は行わず、読み出し及び書き込み動作専
用のものとなる。その読み出し／書き込み機能は、図１
の従来技術に関して説明したものと全く同様に発生する
ものである。
【００１９】図３の回路は以下に示す通り動作する。突
き合わせ機能が実行されると、突き合わせデータがライ
ンML上に表明され、その補数がラインバーML上に置かれ
る。ラインMLの状態が信号「ａ」の状態に一致する場
合、信号MVはフロート状態となり、また、ラインMLの状
態が信号「ａ」の状態に一致しない場合には、信号MVは
低レベルにプルダウンされることになる。例えば、信号
「ａ」が高レベルであるかどうかをチェックしたい場合
を考える。高レベル信号がラインML上に置かれ、低レベ
ル信号がラインバーML上に置かれる。信号「ａ」が高レ
ベルである場合、トランジスタ102bはオンとなり、トラ
ンジスタ102aはオフとなり（ラインバーMLが低レベルで
あるため）、トランジスタ102dはオフとなり（信号
「ｂ」が低レベルであるため）、トランジスタ102cはオ
フとなる（そのソース端子がフロート状態であるた
め）。従って、信号MVはフロート状態となり、これによ
り一致の存在が指示される。また、信号「ａ」が低レベ
ルである場合には、トランジスタ102b,102aがオフとな
り、トランジスタ102d,102cがオンとなる（ラインML及
び信号「ｂ」が両方とも高レベルであるため）。従っ
て、MVは低レベルにプルダウンされ、これにより一致の
不存在が指示される。
き合わせ機能が実行されると、突き合わせデータがライ
ンML上に表明され、その補数がラインバーML上に置かれ
る。ラインMLの状態が信号「ａ」の状態に一致する場
合、信号MVはフロート状態となり、また、ラインMLの状
態が信号「ａ」の状態に一致しない場合には、信号MVは
低レベルにプルダウンされることになる。例えば、信号
「ａ」が高レベルであるかどうかをチェックしたい場合
を考える。高レベル信号がラインML上に置かれ、低レベ
ル信号がラインバーML上に置かれる。信号「ａ」が高レ
ベルである場合、トランジスタ102bはオンとなり、トラ
ンジスタ102aはオフとなり（ラインバーMLが低レベルで
あるため）、トランジスタ102dはオフとなり（信号
「ｂ」が低レベルであるため）、トランジスタ102cはオ
フとなる（そのソース端子がフロート状態であるた
め）。従って、信号MVはフロート状態となり、これによ
り一致の存在が指示される。また、信号「ａ」が低レベ
ルである場合には、トランジスタ102b,102aがオフとな
り、トランジスタ102d,102cがオンとなる（ラインML及
び信号「ｂ」が両方とも高レベルであるため）。従っ
て、MVは低レベルにプルダウンされ、これにより一致の
不存在が指示される。
【００２０】突き合わせラインML,バーMLがビットライ
ンバーBL,BLとは別に存在するので、上述の突き合わせ
動作を読み出し／書き込み動作と同じクロックサイクル
で行うことができる。ラインML,バーMLが記憶セルに直
接接続されていないので、突き合わせライン上に表明さ
れた突き合わせデータが既格納データを改悪するという
ことはない。
ンバーBL,BLとは別に存在するので、上述の突き合わせ
動作を読み出し／書き込み動作と同じクロックサイクル
で行うことができる。ラインML,バーMLが記憶セルに直
接接続されていないので、突き合わせライン上に表明さ
れた突き合わせデータが既格納データを改悪するという
ことはない。
【００２１】本発明は、以下に示すように、より高速な
改善された検証突き合わせ動作に備えるものである。ま
ず、第１グループのセルについて突き合わせ動作を行う
ことができる。次いで、前記第１グループの内で一致の
存在が指示されたセルについて、そのセルの内容を検証
するために、読み出し動作を行うことができる。この読
み出し動作と同じクロックサイクルにおいて、別の突き
合わせ動作が進行可能である。必要とあらば、その第２
の検証動作を、検証されているセルと全く同じセルにつ
いて、または同じワード行における他のセルについて行
うことが可能である。この突き合わせ動作は、読み出し
動作とは異なるラインを使用するので、アクセスゲート
が活動状態になった際に突き合わせ動作が既格納データ
を改悪するという危険性は一切存在しない。
改善された検証突き合わせ動作に備えるものである。ま
ず、第１グループのセルについて突き合わせ動作を行う
ことができる。次いで、前記第１グループの内で一致の
存在が指示されたセルについて、そのセルの内容を検証
するために、読み出し動作を行うことができる。この読
み出し動作と同じクロックサイクルにおいて、別の突き
合わせ動作が進行可能である。必要とあらば、その第２
の検証動作を、検証されているセルと全く同じセルにつ
いて、または同じワード行における他のセルについて行
うことが可能である。この突き合わせ動作は、読み出し
動作とは異なるラインを使用するので、アクセスゲート
が活動状態になった際に突き合わせ動作が既格納データ
を改悪するという危険性は一切存在しない。
【００２２】各々の検証の読み出し動作と同じクロック
サイクルで新規の突き合わせ動作を行うことにより、反
復検証突き合わせ動作をその各動作のために２つのクロ
ックサイクルを必要とする従来のＣＡＭより遥かに迅速
に進行させることができる。
サイクルで新規の突き合わせ動作を行うことにより、反
復検証突き合わせ動作をその各動作のために２つのクロ
ックサイクルを必要とする従来のＣＡＭより遥かに迅速
に進行させることができる。
【００２３】また、本発明は、書き込み動作の能率化に
も有用なものである。ＣＡＭに対して書き込みを行う際
に、その書き込み動作と同じクロックサイクルで突き合
わせ動作を行うことができる（但し、その突き合わせ動
作がそのクロックサイクルにおいて適当に時間設定され
ている場合に限る）。例えば、書き込み動作をそのクロ
ックサイクルの前半で発生させ、その後半で突き合わせ
動作を発生させることができる（その逆もまた同様）、
といった具合である。
も有用なものである。ＣＡＭに対して書き込みを行う際
に、その書き込み動作と同じクロックサイクルで突き合
わせ動作を行うことができる（但し、その突き合わせ動
作がそのクロックサイクルにおいて適当に時間設定され
ている場合に限る）。例えば、書き込み動作をそのクロ
ックサイクルの前半で発生させ、その後半で突き合わせ
動作を発生させることができる（その逆もまた同様）、
といった具合である。
【００２４】上記の説明から、ここに開示の本発明によ
ってコンテントアドレサブルメモリセル用の新規で有利
な設計が提供される、ということは明白である。上述の
論考は、本発明の典型的な方法及び具体例を単に説明及
び開示したものである。本発明は、その思想及び基本的
な特徴から逸脱することなく、他の特定形態で実施可能
であるということが当業者に理解されよう。例えば、他
の形態の記憶セル、アクセスゲート、または突き合わせ
論理回路を、上記で説明したのものの代わりに使用する
ことが可能である。従って、本発明の開示は、特許請求
の範囲に記載の本発明の範囲を例示するものであって、
決してその範囲に制限を加えるものではない、というこ
とを意図している。
ってコンテントアドレサブルメモリセル用の新規で有利
な設計が提供される、ということは明白である。上述の
論考は、本発明の典型的な方法及び具体例を単に説明及
び開示したものである。本発明は、その思想及び基本的
な特徴から逸脱することなく、他の特定形態で実施可能
であるということが当業者に理解されよう。例えば、他
の形態の記憶セル、アクセスゲート、または突き合わせ
論理回路を、上記で説明したのものの代わりに使用する
ことが可能である。従って、本発明の開示は、特許請求
の範囲に記載の本発明の範囲を例示するものであって、
決してその範囲に制限を加えるものではない、というこ
とを意図している。
【００２５】
【発明の効果】本発明は上述のように、突き合わせ論理
回路に接続された別の一対のラインを設け、ビットライ
ンではなく、その新規のラインを介してＣＡＭに突き合
わせパラメータを与える。即ち、２つの機能用に別個の
ラインを用いることにより、読み出し／書き込み動作と
同じクロックサイクルで突き合わせ動作を行うことを可
能とした。また、検証を行う際には、同じワードライン
上の１ビットデータの読み出し動作と同じクロックサイ
クルで別の１ビットデータの検証を発生させることが可
能となる。従って、一連の突き合わせ及び検証を、従来
より少ない時間で行うことが可能となる。
回路に接続された別の一対のラインを設け、ビットライ
ンではなく、その新規のラインを介してＣＡＭに突き合
わせパラメータを与える。即ち、２つの機能用に別個の
ラインを用いることにより、読み出し／書き込み動作と
同じクロックサイクルで突き合わせ動作を行うことを可
能とした。また、検証を行う際には、同じワードライン
上の１ビットデータの読み出し動作と同じクロックサイ
クルで別の１ビットデータの検証を発生させることが可
能となる。従って、一連の突き合わせ及び検証を、従来
より少ない時間で行うことが可能となる。
【図１】突き合わせ論理回路を備えた従来のコンテント
アドレサブルメモリ（ＣＡＭ）セルを示す回路図であ
る。
アドレサブルメモリ（ＣＡＭ）セルを示す回路図であ
る。
【図２】従来のフリップフロップ記憶セルを示す回路図
である。
である。
【図３】個別のビットライン及び突き合わせラインを備
えた本発明によるＣＡＭセルを示す回路図である。
えた本発明によるＣＡＭセルを示す回路図である。
101 記憶セル 102 突き合わせ論理回路 103,104 アクセストランジスタ BL,バーBL ビットライン ML,バーML 突き合わせライン W ワードライン
Claims (15)
- 【請求項１】データを格納するための記憶手段と、 その記憶手段との間で読み出し及び書き込みを行うため
の読み出し／書き込み手段と、 その読み出し／書き込み手段とは別個に設けられた、突
き合わせデータを受信するための手段と、 既格納データと前記突き合わせデータとの間の一致を検
出して信号で知らせるための一致検出器ととからなるこ
とを特徴とする、コンテントアドレサブルメモリセル。 - 【請求項２】前記記憶手段が記憶セルからなることを特
徴とする、請求項１記載のコンテントアドレサブルメモ
リセル。 - 【請求項３】前記記憶セルに選択的にアクセスするため
のアクセス手段を更に含み、 前記読み出し／書き込み手段が、前記アクセス手段に接
続されたビットラインからなることを特徴とする、請求
項２記載のコンテントアドレサブルメモリセル。 - 【請求項４】前記アクセス手段が少なくとも１つのアク
セスゲートからなることを特徴とする、請求項３記載の
コンテントアドレサブルメモリセル。 - 【請求項５】前記の突き合わせデータを受信するための
手段が、前記ビットラインとは別個の突き合わせライン
からなることを特徴とする、請求項４記載のコンテント
アドレサブルメモリセル。 - 【請求項６】前記記憶セルが、 入力及び出力を有する第１インバータと、 その第１インバータの出力に接続された入力と前記第１
インバータの入力に接続された出力とを有する第２イン
バータとからなることを特徴とする、請求項５記載のコ
ンテントアドレサブルメモリセル。 - 【請求項７】前記一致検出器に接続された反転された突
き合わせラインを更に含むことを特徴とする、請求項６
記載のコンテントアドレサブルメモリセル。 - 【請求項８】前記一致検出器が、 一致を信号で知らせるための一致有効ラインと、 前記反転された突き合わせラインに接続されたゲート端
子と、ソース端子と、前記一致有効ラインに接続された
ドレーン端子とを有する第１トランジスタと、 前記第１インバータの出力に接続されたゲート端子と、
接地されたソース端子と、前記第１トランジスタのソー
ス端子に接続されたドレーン端子とを有する第２トラン
ジスタと、 前記突き合わせラインに接続されたゲート端子と、ソー
ス端子と、前記一致有効ラインに接続されたドレーン端
子とを有する第３トランジスタと、 前記第２インバータの出力に接続されたゲート端子と、
接地されたソース端子と、前記第３トランジスタのソー
ス端子に接続されたドレーン端子とを有する第４トラン
ジスタとからなることを特徴とする、請求項７記載のコ
ンテントアドレサブルメモリセル。 - 【請求項９】データを格納するための記憶セルと、 その記憶セルに選択的にアクセスするための少なくとも
１つのアクセスゲートと、 前記記憶セルとの間で読み出し及び書き込みを行うため
の、前記アクセスゲートに接続されたビットラインと、 突き合わせデータを受信するための、前記ビットライン
とは別個の突き合わせラインと、 既格納データと突き合わせデータとの間の一致を検出し
て信号で知らせるための、前記突き合わせライン及び前
記記憶セルに接続された一致検出器ととからなることを
特徴とする、コンテントアドレサブルメモリセル。 - 【請求項１０】前記記憶セルが、 入力及び出力を有する第１インバータと、 その第１インバータの出力に接続された入力と前記第１
インバータの入力に接続された出力とを有する第２イン
バータととからなることを特徴とする、請求項９記載の
コンテントアドレサブルメモリセル。 - 【請求項１１】前記一致検出器に接続された反転された
突き合わせラインを更に含むことを特徴とする、請求項
１０記載のコンテントアドレサブルメモリセル。 - 【請求項１２】前記一致検出器が、 一致を信号で知らせるための一致有効ラインと、 前記反転された突き合わせラインに接続されたゲート端
子と、ソース端子と、前記一致有効ラインに接続された
ドレーン端子とを有する第１トランジスタと、 前記第１インバータの出力に接続されたゲート端子と、
接地されたソース端子と、前記第１トランジスタのソー
ス端子に接続されたドレーン端子とを有する第２トラン
ジスタと、 前記突き合わせラインに接続されたゲート端子と、ソー
ス端子と、前記一致有効ラインに接続されたドレーン端
子とを有する第３トランジスタと、 前記第２インバータの出力に接続されたゲート端子と、
接地されたソース端子と、前記第３トランジスタのソー
ス端子に接続されたドレーン端子とを有する第４トラン
ジスタとからなることを特徴とする、請求項１１記載の
コンテントアドレサブルメモリセル。 - 【請求項１３】特定の突き合わせデータとビットライン
を有するメモリセルの内容との間の一致をチェックする
ための方法であって、この方法が、 前記ビットラインとは別個の突き合わせライン上に突き
合わせデータを表明し、 その突き合わせデータが前記メモリセルの内容と一致す
るか否かを指示する一致有効信号を生成するというステ
ップからなることを特徴とする、前記チェック方法。 - 【請求項１４】前記一致有効信号が一致を指示した場合
にその一致したメモリセルの内容をビットラインを用い
て読み出し、 そのメモリセルの内容の有効性を検証するというステッ
プを更に含むことを特徴とする、請求項１３記載のチェ
ック方法。 - 【請求項１５】特定の突き合わせデータとビットライン
を各々が有する複数のメモリセルの内容との間の一致の
チェック及び検証方法であって、この方法が、 第１メモリセルのビットラインとは別個の前記第１メモ
リセルの突き合わせライン上に第１突き合わせデータを
表明し、 その第１突き合わせデータが前記第１メモリセルの内容
と一致するか否かを指示する第１一致有効信号を生成
し、 第２メモリセルのビットラインとは別個の前記第２メモ
リセルの突き合わせライン上に第２突き合わせデータを
表明すると共に、前記第１一致有効信号が一致を指示す
る場合に前記第１メモリセルのビットラインを用いてそ
の第１メモリセルの内容を同時に読み出し、 第１メモリセルの内容の有効性を検証するというステッ
プからなることを特徴とする、前記チェック方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US91507592A | 1992-07-16 | 1992-07-16 | |
| US915075 | 1992-07-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203580A true JPH06203580A (ja) | 1994-07-22 |
Family
ID=25435173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17637393A Pending JPH06203580A (ja) | 1992-07-16 | 1993-07-16 | コンテントアドレサブルメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06203580A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660332B1 (en) * | 1992-12-04 | 2000-02-16 | Hal Computer Systems, Inc. | Method and apparatus for storing "Don't Care" in a content addressable memory cell |
| JP2003525512A (ja) * | 2000-03-03 | 2003-08-26 | モサイド・テクノロジーズ・インコーポレイテッド | 改良された高密度メモリセル |
-
1993
- 1993-07-16 JP JP17637393A patent/JPH06203580A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0660332B1 (en) * | 1992-12-04 | 2000-02-16 | Hal Computer Systems, Inc. | Method and apparatus for storing "Don't Care" in a content addressable memory cell |
| JP2003525512A (ja) * | 2000-03-03 | 2003-08-26 | モサイド・テクノロジーズ・インコーポレイテッド | 改良された高密度メモリセル |
| JP4903338B2 (ja) * | 2000-03-03 | 2012-03-28 | トレイス・ステップ・ホールディングス・リミテッド・ライアビリティ・カンパニー | 改良された高密度メモリセル |
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