JPH06188743A - Variable length code generating device - Google Patents
Variable length code generating deviceInfo
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- JPH06188743A JPH06188743A JP33917092A JP33917092A JPH06188743A JP H06188743 A JPH06188743 A JP H06188743A JP 33917092 A JP33917092 A JP 33917092A JP 33917092 A JP33917092 A JP 33917092A JP H06188743 A JPH06188743 A JP H06188743A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、画像データ圧縮等に用
いられる可変長コード（符号）を生成する可変長コード
生成装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable length code generator for generating a variable length code (code) used for image data compression or the like.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献１；INTERNATIONAL STANDARD DIS １０９１８−１
（１９９１）CCITT RECOMMENDATION T．８１ 文献２；インターフェース（１９９１−１２）ＣＱ出
版、Ｐ．１６０−１８２図２は従来の配列Ｌ（ｎ），Ｖ
（ｉ）の構成例を示す図、及び図３はその配列Ｌ
（ｎ），Ｖ（ｉ）から生成されるコード配列の例を示す
図である。 従来の可変長コード生成装置は、例えば、データを格納
するシステムメモリと、それを制御する中央処理装置
（以下、ＣＰＵという）とで構成されている。この可変
長コード生成装置では、予め与えられた図２の配列Ｌ
（ｎ），Ｖ（ｉ）から、前記文献１に記載された２段式
の生成アルゴリズムに基づくソフトウェアで、図３に示
すような可変長コードＣＣ及びコードサイズ（コード
長）ＣＳといったコード配列を生成していた。2. Description of the Related Art Conventionally, as a technique in such a field,
For example, some documents were described in the following documents. Reference 1; INTERNATIONAL STANDARD DIS 10918-1
(1991) CCITT RECOMMENDATION T. 81 Reference 2; Interface (1991-12) CQ Publishing, p. 160-182 FIG. 2 shows a conventional array L (n), V
The figure which shows the structural example of (i), and FIG.
It is a figure which shows the example of the code sequence produced | generated from (n) and V (i). A conventional variable length code generation device is composed of, for example, a system memory that stores data and a central processing unit (hereinafter, referred to as CPU) that controls the system memory. In this variable length code generation device, the array L of FIG.
From (n) and V (i), software based on the two-stage generation algorithm described in Document 1 is used to generate code sequences such as a variable length code CC and a code size (code length) CS as shown in FIG. Was being generated.
【０００３】前記文献２に記載されているように、図２
のＬ（ｎ）は何ビットのコードを幾つ持つかという情報
を示す１６個の値群、Ｖ（ｉ）はコード長の短いものか
ら順に、どの数値を表すコードであるかの情報を示す値
群である。また、図３のコードサイズＣＳは、可変長コ
ードＣＣの有効ビット数を表す情報を示すものである。As described in the above-mentioned reference 2, FIG.
L (n) of 16 is a group of 16 values indicating information of how many bits of code, and V (i) is a value indicating information of which numerical value represents a code in ascending order of code length. It is a group. Further, the code size CS of FIG. 3 indicates information indicating the number of effective bits of the variable length code CC.
【０００４】前記文献１に記載された２段式の生成アル
ゴリズムでは、図２の配列Ｌ（ｎ）に従って、順序よ
く、可変長コードＣＣを生成していき、その可変長コー
ドＣＣとコードサイズＣＳをそれぞれHUFFSIZE(k）とHU
FFCODE(k）というバッファに一時格納する。その後、改
めて、図２の配列Ｖ（ｉ）の指し示すアドレスに従っ
て、最終的なコードバッファに格納するようになってい
る。In the two-stage generation algorithm described in Document 1, variable length codes CC are generated in order according to the array L (n) of FIG. 2, and the variable length codes CC and code size CS are obtained. HUFFSIZE (k) and HU respectively
It is temporarily stored in a buffer called FFCODE (k). After that, the data is finally stored in the final code buffer according to the address indicated by the array V (i) in FIG.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、従来の
可変長コード生成装置では、次のような問題があった。
従来の可変長コード生成装置では、２段式の生成アルゴ
リズムに基づくソフトウェアで可変長コードを生成して
いる。このようにソフトウェアで処理すると、ＣＰＵの
性能、システムメモリの介在、及びプログラミング手法
等、様々な要素によってその処理時間が異なり、一般的
には処理時間が長くかかるのが常であった。本発明は、
前記従来技術が持っていた課題として、処理時間が長い
（遅い）という点について解決するため、従来の２段式
の生成アルゴリズムをハードウェアで実現すべく、アル
ゴリズムの最適化（１段のアルゴリズム）を行い、この
最適化されたアルゴリズムに基づいてハードウェアを構
成し、処理時間の短い性能の優れた可変長コード生成装
置を提供するものである。However, the conventional variable length code generation device has the following problems.
In the conventional variable length code generation device, the variable length code is generated by software based on a two-stage generation algorithm. When the processing is performed by software as described above, the processing time varies depending on various factors such as the performance of the CPU, the interposition of the system memory, and the programming method, and generally the processing time is usually long. The present invention is
In order to solve the problem that the conventional technique has a long (slow) processing time, the algorithm is optimized to realize the conventional two-stage generation algorithm by hardware (one-stage algorithm). The hardware is configured based on this optimized algorithm to provide a variable-length code generation device with a short processing time and excellent performance.
【０００６】[0006]
【課題を解決するための手段】本発明は、前記課題を解
決するために、何ビットのコードを何種類持つかという
情報を示す配列Ｌ（ｎ）と、コード長の短い順にそのコ
ードがどの数値に対応するのかの情報を示す配列Ｖ
（ｉ）とに基づき、画像データ圧縮等で用いる可変長コ
ードを生成する可変長コード生成装置において、次のよ
うな回路を備えている。即ち、本発明の可変長コード生
成装置では、前記配列Ｌ（ｎ）を記憶する第１の記憶回
路と、前記配列Ｖ（ｉ）を記憶する第２の記憶回路と、
コード生成途中のコードを保持し、また必要に応じて左
へ１ビットシフトを実行するようなシフトレジスタと、
前記コード生成途中のコードに１を加算する加算回路
と、生成されていくコードとその有効ビット数とを順次
記憶していく第３の記憶回路と、前記第１、第２、第３
の記憶回路及びシフトレジスタを制御する制御部とを、
備えている。According to the present invention, in order to solve the above-mentioned problems, an array L (n) indicating information of how many kinds of codes of which bits are provided and which code is selected in the order of shorter code length. Array V that indicates the information that corresponds to the numerical value
Based on (i), a variable length code generation device for generating a variable length code used for image data compression or the like is provided with the following circuit. That is, in the variable-length code generation device of the present invention, a first memory circuit that stores the array L (n) and a second memory circuit that stores the array V (i),
A shift register that holds the code that is in the process of code generation and that performs 1-bit shift to the left when necessary,
An adding circuit for adding 1 to the code in the middle of code generation, a third memory circuit for sequentially storing the generated code and the number of effective bits thereof, the first, second and third codes
And a control unit for controlling the memory circuit and the shift register of
I have it.
【０００７】[0007]
【作用】本発明によれば、以上のように可変長コード生
成装置を構成したので、制御部の制御に基づき、第１の
記憶回路から配列Ｌ（ｎ）が読み出され、その配列Ｌ
（ｎ）に基づきシフトレジスタがコード生成途中のコー
ドを保持し、また必要に応じて左へ１ビットシフトを行
う。シフトレジスタに保持されたコード生成途中のコー
ドは加算回路で１を加算されて該シフトレジスタに保持
される。シフトレジスタに保持されたコードとその有効
ビット数とは、第２の記憶回路から読み出された配列Ｌ
（ｎ）をアドレスとして、順次第３の記憶回路に記憶さ
れていく。そのため、アドレスによって第３の記憶回路
から可変長コードの読み出しが行える。従って、前記課
題を解決できるのである。According to the present invention, since the variable length code generation device is configured as described above, the array L (n) is read from the first memory circuit under the control of the control unit and the array L
Based on (n), the shift register holds the code in the middle of code generation, and shifts to the left by 1 bit if necessary. The code in the middle of code generation held in the shift register is incremented by 1 in the adder circuit and held in the shift register. The code held in the shift register and the number of effective bits are the array L read from the second memory circuit.
The data is sequentially stored in the third memory circuit using (n) as an address. Therefore, the variable length code can be read from the third memory circuit by the address. Therefore, the above problem can be solved.
【０００８】[0008]
【実施例】図１は本発明の実施例を示す可変長コード生
成装置の構成ブロック図、及び図４は本実施例で用いら
れる１段のアルゴリズムのフローチャートである。本実
施例では、従来の２段式の生成アルゴリズムをハードウ
ェアで実現すべく、その２段式の生成アルゴリズムをモ
ディファイして最適化を行い、図４のような１段のアル
ゴリズムを作成し、可変長コード生成装置をハードウェ
ア化する場合に、より簡素な構成になるような工夫を施
したものである。従って、図１の可変長コード生成装置
の構成を説明する前に、まず、図４に示す１段のアルゴ
リズムについて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram showing the configuration of a variable-length code generator showing an embodiment of the present invention, and FIG. 4 is a flow chart of a one-stage algorithm used in this embodiment. In the present embodiment, in order to realize the conventional two-stage generation algorithm by hardware, the two-stage generation algorithm is modified and optimized to create a one-stage algorithm as shown in FIG. When the variable-length code generation device is implemented as hardware, it is devised so as to have a simpler configuration. Therefore, before describing the configuration of the variable-length code generation device of FIG. 1, first, the one-stage algorithm shown in FIG. 4 will be described.
【０００９】図４に示す１段のアルゴリズムでは、ステ
ップＳ１において、図２の配列Ｌ（ｎ）の数値ｎ、配列
Ｖ（ｉ）の数値ｉ、及びコードｃｏｄｅを０に初期化
し、さらにステップＳ２において、カウンタのカウント
値ｍを０に初期化する。そして、ステップＳ３におい
て、カウント値ｍが配列Ｌ（ｎ）よりも小さいか否かを
判定し、小さいときには、ステップＳ４へ進む。ステッ
プＳ４では、配列Ｖ（ｉ）の値によって可変長コードＣ
Ｃ（Ｖ（ｉ))＝ｃｏｄｅを設定し、そのコードｃｏｄｅ
に１を加算し、さらに配列Ｖ（ｉ）の値によってコード
サイズＣＳ（Ｖ（ｉ))＝ｎ＋１を設定する。そして、配
列Ｖ（ｉ）の数値ｉを１加算すると共に、カウント値ｍ
を１加算し、ステップＳ３へ戻り、カウント値ｍが配列
Ｌ（ｎ）以上になるまで繰り返す。ステップＳ３で、カ
ウント値ｍが配列Ｌ（ｎ）以上になると、ステップＳ５
へ進み、配列Ｌ（ｎ）の数値ｎを１加算する。ステップ
Ｓ６で、数値ｎが配列Ｌ（ｎ）の最大個数１６よりも小
さいか否かを判定し、小さいときにはステップＳ２へ戻
り、前記の動作を繰り返す。数値ｎが配列Ｌ（ｎ）の最
大個数１６以上になると、可変長コード生成処理を終了
する。In the one-stage algorithm shown in FIG. 4, the numerical value n of the array L (n), the numerical value i of the array V (i), and the code code of FIG. 2 are initialized to 0 in step S1, and further step S2 is performed. In, the count value m of the counter is initialized to 0. Then, in step S3, it is determined whether or not the count value m is smaller than the array L (n), and when it is smaller, the process proceeds to step S4. In step S4, the variable length code C is changed according to the value of the array V (i).
C (V (i)) = code is set, and its code code
Is incremented by 1, and the code size CS (V (i)) = n + 1 is set according to the value of the array V (i). Then, the value i of the array V (i) is incremented by 1, and the count value m
Is incremented by 1, and the process returns to step S3 and is repeated until the count value m becomes equal to or larger than the array L (n). When the count value m becomes equal to or larger than the array L (n) in step S3, step S5
Then, the process proceeds to and the numerical value n of the array L (n) is incremented by 1. In step S6, it is determined whether or not the numerical value n is smaller than the maximum number 16 of the array L (n). When the numerical value n reaches 16 or more, which is the maximum number of the array L (n), the variable length code generation process is terminated.
【００１０】次に、図４に示す１段のアルゴリズムに基
づいて構成された図１の可変長コード生成装置について
説明する。図１の可変長コード生成装置は、図４の１段
のアルゴリズムを実行するために装置全体を制御する制
御部１を備えている。この制御部１は、内部カウンタ１
ａによってカウント動作等を行う機能を有し、リセット
信号ＲＴを入力するリセット端子Ｒ、データ入力端子Ｂ
Ｑ、アドレス出力端子ＡＡ，ＢＡ、書き込み許可出力端
子ＣＷＥ、コード長出力端子ＣＷＤ、及びシフト／ロー
ド出力端子ＳＬを有している。制御部１のアドレス出力
端子ＢＡには、第１の記憶回路（例えば、ランダム・ア
クセス・メモリ（以下、ＲＡＭという）で構成されたコ
ード長ＲＡＭ）２のアドレス入力端子Ａが接続され、さ
らに該制御部１のアドレス出力端子ＡＡに、第２の記憶
回路（例えば、コード値ＲＡＭ）３のアドレス入力端子
Ａが接続されている。コード長ＲＡＭ２は、図２の配列
Ｌ（ｎ）を記憶する回路であり、そのデータ出力端子Ｑ
が制御部１のデータ入力端子ＢＱに接続されている。コ
ード値ＲＡＭ３は、図２の配列Ｖ（ｉ）を記憶する回路
であり、そのデータ出力端子Ｑが、信号選択用のマルチ
プレクサ５を介して第３の記憶回路（例えば、コードＲ
ＡＭ）４のアドレス入力端子Ａに接続されている。Next, the variable length code generator of FIG. 1 constructed based on the one-stage algorithm shown in FIG. 4 will be described. The variable-length code generation device of FIG. 1 includes a control unit 1 that controls the entire device to execute the one-stage algorithm of FIG. The control unit 1 includes an internal counter 1
a reset terminal R for inputting a reset signal RT and a data input terminal B having a function of performing a count operation etc. by a
It has a Q, an address output terminal AA, BA, a write enable output terminal CWE, a code length output terminal CWD, and a shift / load output terminal SL. The address output terminal BA of the control unit 1 is connected to the address input terminal A of a first storage circuit (for example, a code length RAM constituted by a random access memory (hereinafter referred to as RAM)) 2 and further, The address input terminal A of the second storage circuit (for example, code value RAM) 3 is connected to the address output terminal AA of the controller 1. The code length RAM 2 is a circuit for storing the array L (n) of FIG. 2, and its data output terminal Q
Are connected to the data input terminal BQ of the control unit 1. The code value RAM 3 is a circuit for storing the array V (i) of FIG. 2, and its data output terminal Q has a third storage circuit (for example, code R) via the multiplexer 5 for signal selection.
AM) 4 address input terminal A.
【００１１】マルチプレクサ５は、コード値ＲＡＭ３の
データ出力端子Ｑの出力と、外部から与えられる図３の
アドレスＡＤとの、いずれか一方を選択してコードＲＡ
Ｍ４のアドレス入力端子Ａへ入力する回路である。コー
ドＲＡＭ４は、図３の可変長コードＣＣ及びコードサイ
ズＣＳを記憶する回路であり、アドレス入力端子Ａ、コ
ード入力端子Ｄ、ライトイネーブル入力端子ＷＥ- 、及
びデータ出力端子Ｑを有している。このコードＲＡＭ４
のアドレス入力端子Ａは、マルチプレクサ５の出力端子
に接続され、ライトイネーブル入力端子ＷＥ- は制御部
１の書き込み許可出力端子ＣＷＥに接続され、さらにコ
ード入力端子Ｄが、該制御部１のコード長出力端子ＣＷ
Ｄに接続されると共に、シフトレジスタ６のデータ出力
端子Ｑに接続されている。シフトレジスタ６は、コード
生成途中のコードｃｏｄｅを保持し、また必要に応じて
それを左へ１ビットシフトする回路であり、リセット信
号ＲＴが入力されるリセット端子Ｒ、制御部１のシフト
／ロード出力端子ＳＬに接続されたシフト／ロード入力
端子ＳＬ- 、クロックＣＫが入力されるクロック入力端
子Ｃ、コードＲＡＭ４のコード入力端子Ｄに接続された
データ出力端子Ｑ、及びデータ入力端子Ｄを有してい
る。インクリメンタ７は、シフトレジスタ６のデータ出
力端子Ｑから出力されるデータに１を加算して該シフト
レジスタ６のデータ入力端子Ｄに入力する回路であり、
該シフトレジスタ６のデータ出力端子Ｑに接続されたデ
ータ入力端子Ｄ、及び該シフトレジスタ６のデータ入力
端子Ｄに接続されたデータ出力端子Ｑを有している。以
上のように構成される図１の可変長コード生成装置の動
作（１）〜（４）を図４のアルゴリズムを参照しつつ説
明する。The multiplexer 5 selects either the output of the data output terminal Q of the code value RAM 3 or the address AD of FIG. 3 given from the outside to select the code RA.
This is a circuit for inputting to the address input terminal A of M4. The code RAM 4 is a circuit for storing the variable length code CC and the code size CS of FIG. 3, and has an address input terminal A, a code input terminal D, a write enable input terminal WE − , and a data output terminal Q. This code RAM4
Address input terminal A is connected to the output terminal of the multiplexer 5, the write enable input terminal WE − is connected to the write enable output terminal CWE of the controller 1, and the code input terminal D is connected to the code length of the controller 1. Output terminal CW
It is also connected to D and the data output terminal Q of the shift register 6. The shift register 6 is a circuit that holds a code code in the middle of code generation and shifts it by 1 bit to the left as needed. The shift register 6 is a reset terminal R to which a reset signal RT is input, and shift / load of the control unit 1. output terminal SL connected to shift / load input terminal SL -, a clock input terminal clock CK is input C, the code input terminal D connected to the data output terminal Q of the code RAM 4, and the data input terminal D ing. The incrementer 7 is a circuit that adds 1 to the data output from the data output terminal Q of the shift register 6 and inputs the data to the data input terminal D of the shift register 6,
It has a data input terminal D connected to the data output terminal Q of the shift register 6 and a data output terminal Q connected to the data input terminal D of the shift register 6. The operations (1) to (4) of the variable length code generation device of FIG. 1 configured as above will be described with reference to the algorithm of FIG.
【００１２】（１） 処理１ 図１のコード長ＲＡＭ２には図２に示す配列Ｌ（ｎ）に
属する数値ｎが記憶されており、さらにコード値ＲＡＭ
３には配列Ｖ（ｉ）に属する数値ｉが記憶されている。
そこで、制御部１及びシフトレジスタ６の各リセット端
子Ｒに入力されるリセット信号ＲＴをアクティブにして
それらをリセットすると、図４のステップＳ１，Ｓ２に
示すように、配列Ｌ（ｎ）の数値ｎ、配列Ｖ（ｉ）の数
値ｉ、コードｃｏｄｅ、及び内部カウンタ１ａのカウン
ト値ｍがそれぞれ０に初期化される。その後、リセット
信号ＲＴがノンアクティブに変化した後から、コード生
成の動作が開始される。(1) Process 1 The code length RAM 2 of FIG. 1 stores the numerical value n belonging to the array L (n) shown in FIG.
Numerical value i belonging to array V (i) is stored in 3.
Therefore, when the reset signal RT input to each reset terminal R of the control unit 1 and the shift register 6 is activated and reset, the numerical values n of the array L (n) are set as shown in steps S1 and S2 of FIG. , The numerical value i of the array V (i), the code code, and the count value m of the internal counter 1a are initialized to 0, respectively. After that, the code generation operation is started after the reset signal RT changes to non-active.
【００１３】（２） 処理２ 制御部１のアドレス出力端子ＢＡからアドレスが出力さ
れ、コード長ＲＡＭ２のアドレス入力端子Ａへ入力され
る。すると、コード長ＲＡＭ２から入力アドレスに対す
る記憶データが出力され、制御部１のデータ入力端子Ｂ
Ｑに入力される。リセット直後は、制御部１から出力さ
れるアドレスは０であり、その後順次、１ずつ増加して
いく。制御部１から出力されるアドレスが、図４のステ
ップＳ６において、コード長ＲＡＭ２の持つ最大アドレ
スを越えてしまっているときは、可変長コードの生成処
理を終了する。(2) Process 2 An address is output from the address output terminal BA of the control unit 1 and input to the address input terminal A of the code length RAM 2. Then, the stored data corresponding to the input address is output from the code length RAM 2 and the data input terminal B of the control unit 1 is output.
Input to Q. Immediately after the reset, the address output from the control unit 1 is 0, and then the address is sequentially incremented by 1. If the address output from the control unit 1 exceeds the maximum address held by the code length RAM 2 in step S6 of FIG. 4, the variable length code generation processing ends.
【００１４】（３） 処理３ 制御部１は、コード長ＲＡＭ２のデータ出力端子Ｑから
のデータをデータ入力端子ＢＱで受け取り、内部カウン
タ１ａにロードする。制御部１では、コード長ＲＡＭ２
から受け取ったデータが０であれば、シフト／ロード出
力端子ＳＬから、シフトレジスタ６のシフト／ロード入
力端子ＳＬ- を介して該シフトレジスタ６に、シフトを
指示する。シフトレジスタ６は、保持している数値を左
へ１ビットシフトし、その値を保持する。また、このと
き処理２へ移る。(3) Process 3 The control unit 1 receives the data from the data output terminal Q of the code length RAM 2 at the data input terminal BQ and loads it into the internal counter 1a. In the control unit 1, the code length RAM 2
If the data is 0 received from the shift / load output terminal SL, of the shift register 6 shifts / load input terminal SL - in the shift register 6 via a instructs the shift. The shift register 6 shifts the held numerical value to the left by 1 bit and holds the value. Further, at this time, the process 2 is performed.
【００１５】（４） 処理４ 制御部１は、コード長ＲＡＭ２からのデータを受け取
り、それを内部カウンタ１ａにロードした数値の回数だ
け、図４のステップＳ３，Ｓ４に従い、次のような処理
（ａ）〜（ｄ）を実行する。 （ａ） 制御部１はコード値ＲＡＭ３を順序よく読み出
すために、アドレス出力端子ＡＡからアドレスを出力
し、該コード値ＲＡＭ３のアドレス入力端子Ａへ送る。
コード値ＲＡＭ３は、入力されたアドレスに対応するデ
ータを、コードＲＡＭ４のアドレスとしてデータ出力端
子Ｑから出力する。データ出力端子Ｑから出力されたデ
ータは、マルチプレクサ５を介してコードＲＡＭ４のア
ドレス入力端子Ａへ送られる。 （ｂ） 制御部１は、書き込み許可出力端子ＣＷＥから
書き込み許可信号を出力し、それをコードＲＡＭ４のラ
イトイネーブル入力端子ＷＥ- へ送り、該コードＲＡＭ
４を書き込み可能なアクティブ状態にする。 （ｃ） コードＲＡＭ４は、前記（ａ）の動作によって
コード値ＲＡＭ３から出力されたアドレスの示す番地
に、シフトレジスタ６のデータ出力端子Ｑから出力され
たコードｃｏｄｅと、制御部１のコード長出力端子ＣＷ
Ｄから出力されたコード長ＣＳとを、コード入力端子Ｄ
を介して書き込む。 （ｄ） 制御部１は、シフト／ロード出力端子ＳＬから
出力し、シフトレジスタ６のシフト／ロード入力端子Ｓ
Ｌ- を介してロードを指示する。シフトレジスタ６のデ
ータ出力端子Ｑから出力されるコードｃｏｄｅは、イン
クリメンタ７で１が加算され、該インクリメンタ７のデ
ータ出力端子Ｑから出力された加算結果が、再びシフト
レジスタ６のデータ入力端子Ｄを介して該シフトレジス
タ６にロードされる。(4) Process 4 The control unit 1 receives the data from the code length RAM 2 and executes the following process according to steps S3 and S4 of FIG. Execute a) to (d). (A) The control unit 1 outputs an address from the address output terminal AA and sends it to the address input terminal A of the code value RAM 3 in order to read the code value RAM 3 in order.
The code value RAM 3 outputs the data corresponding to the input address from the data output terminal Q as the address of the code RAM 4. The data output from the data output terminal Q is sent to the address input terminal A of the code RAM 4 via the multiplexer 5. (B) The control unit 1 outputs a write enable signal from the write enable output terminal CWE and sends it to the write enable input terminal WE − of the code RAM 4 to send it to the code RAM.
4 is set to the writable active state. (C) The code RAM 4 outputs the code code output from the data output terminal Q of the shift register 6 and the code length output of the control unit 1 at the address indicated by the address output from the code value RAM 3 by the operation (a). Terminal CW
The code length CS output from D and the code input terminal D
Write through. (D) The control unit 1 outputs from the shift / load output terminal SL, and shift / load input terminal S of the shift register 6
L - indicates the load through. The code code output from the data output terminal Q of the shift register 6 is incremented by 1 in the incrementer 7, and the addition result output from the data output terminal Q of the incrementer 7 is again input to the data input terminal of the shift register 6. It is loaded into the shift register 6 via D.
【００１６】以上の（ａ）〜（ｄ）の動作を制御部１の
内部カウンタ１ａの回数（ｍ）だけ繰り返したら、図４
のステップＳ５へ進む。制御部１は、シフト／ロード出
力端子ＳＬから出力し、シフトレジスタ６のシフト／ロ
ード入力端子ＳＬ- を介して該シフトレジスタ６に対し
てシフトを指示する。シフトレジスタ６は、保持してい
る数値を左へ１ビットシフトし、その値を保持する。そ
して、図４のステップＳ６からＳ２へ、つまり処理２へ
戻る。以上のように、本実施例では、図４のようにアル
ゴリズムの最適化を行い、この最適化されたアルゴリズ
ムに基づいて可変長コード生成装置を構成したので、可
変長コードの生成処理時間が短くなり、性能の優れた装
置を提供できる。なお、本発明は、上記実施例に限定さ
れず、例えば、コード長ＲＡＭ２、コード値ＲＡＭ３、
及びコードＲＡＭ４を他の記憶回路で構成したり、ある
いは図４のアルゴリズムを他の処理手順に変更する等、
種々の変形が可能である。When the above-mentioned operations (a) to (d) are repeated for the number of times (m) of the internal counter 1a of the control unit 1, FIG.
To step S5. The control unit 1 outputs from the shift / load output terminal SL and instructs the shift register 6 to shift via the shift / load input terminal SL − of the shift register 6. The shift register 6 shifts the held numerical value to the left by 1 bit and holds the value. Then, the process returns from step S6 of FIG. 4 to S2, that is, the process 2. As described above, in the present embodiment, the algorithm is optimized as shown in FIG. 4 and the variable length code generation device is configured based on this optimized algorithm, so that the variable length code generation processing time is short. Therefore, a device with excellent performance can be provided. The present invention is not limited to the above-mentioned embodiment, and for example, the code length RAM2, the code value RAM3,
And configuring the code RAM 4 with another storage circuit, or changing the algorithm of FIG. 4 to another processing procedure, etc.
Various modifications are possible.
【００１７】[0017]
【発明の効果】以上詳細に説明したように、本発明によ
れば、アルゴリズムの最適化を行い、この最適化された
アルゴリズムに基づいて可変長コード生成装置を構成し
のたので、従来のような２段式の生成アルゴリズムに基
づくソフトウェアによる可変長コード生成処理に比べ、
処理速度を速くでき、可変長コード生成装置の性能を向
上できる。As described above in detail, according to the present invention, the algorithm is optimized, and the variable length code generation device is constructed based on this optimized algorithm. Compared to the variable length code generation processing by software based on a simple two-stage generation algorithm,
The processing speed can be increased and the performance of the variable length code generation device can be improved.
【図１】本発明の実施例を示す可変長コード生成装置の
構成ブロック図である。FIG. 1 is a configuration block diagram of a variable length code generation device according to an embodiment of the present invention.
【図２】配列Ｌ（ｎ），Ｖ（ｉ）の構成例を示す図であ
る。FIG. 2 is a diagram showing a configuration example of arrays L (n) and V (i).
【図３】図２から生成されるコード配列の例を示す図で
ある。FIG. 3 is a diagram showing an example of a code array generated from FIG.
【図４】本発明の実施例を示す１段のアルゴリズムのフ
ローチャートである。FIG. 4 is a flow chart of a one-stage algorithm showing an embodiment of the present invention.
１ 制御部 １ａ 内部カウンタ ２ コード長ＲＡＭ ３ コード値ＲＡＭ ４ コードＲＡＭ ５ マルチプレクサ ６ シフトレジスタ ７ インクリメンタ 1 Control Unit 1a Internal Counter 2 Code Length RAM 3 Code Value RAM 4 Code RAM 5 Multiplexer 6 Shift Register 7 Incrementer
Claims (1)
情報を示す配列Ｌ（ｎ）と、コード長の短い順にそのコ
ードがどの数値に対応するのかの情報を示す配列Ｖ
（ｉ）とに基づき、可変長コードを生成する可変長コー
ド生成装置において、 前記配列Ｌ（ｎ）を記憶する第１の記憶回路と、 前記配列Ｖ（ｉ）を記憶する第２の記憶回路と、 コード生成途中のコードを保持し、また必要に応じて左
へ１ビットシフトを実行するようなシフトレジスタと、 前記コード生成途中のコードに１を加算する加算回路
と、 生成されていくコードとその有効ビット数とを順次記憶
していく第３の記憶回路と、 前記第１、第２、第３の記憶回路及びシフトレジスタを
制御する制御部とを、 備えたことを特徴とする可変長コード生成装置。1. An array L (n) showing information on how many kinds of bit codes there are, and an array V showing information on which numerical value the code corresponds to in order of increasing code length.
A variable-length code generation device that generates a variable-length code based on (i), a first storage circuit that stores the array L (n), and a second storage circuit that stores the array V (i). And a shift register that holds the code that is in the middle of code generation and that shifts one bit to the left as needed, an adder circuit that adds 1 to the code that is in the middle of code generation, and a code that is being generated And a number of effective bits thereof are sequentially stored, and a third storage circuit, and a control unit for controlling the first, second and third storage circuits and the shift register are provided. Long code generator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33917092A JP3078138B2 (en) | 1992-12-18 | 1992-12-18 | Variable length code generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33917092A JP3078138B2 (en) | 1992-12-18 | 1992-12-18 | Variable length code generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188743A true JPH06188743A (en) | 1994-07-08 |
| JP3078138B2 JP3078138B2 (en) | 2000-08-21 |
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ID=18324906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33917092A Expired - Fee Related JP3078138B2 (en) | 1992-12-18 | 1992-12-18 | Variable length code generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3078138B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100968808B1 (en) * | 2007-11-30 | 2010-07-08 | 한국전자통신연구원 | Variable length code decoding system and decoding method thereof |
-
1992
- 1992-12-18 JP JP33917092A patent/JP3078138B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100968808B1 (en) * | 2007-11-30 | 2010-07-08 | 한국전자통신연구원 | Variable length code decoding system and decoding method thereof |
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| Publication number | Publication date |
|---|---|
| JP3078138B2 (en) | 2000-08-21 |
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