JPH06187457A - 図形表示装置 - Google Patents
図形表示装置Info
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- JPH06187457A JPH06187457A JP4339972A JP33997292A JPH06187457A JP H06187457 A JPH06187457 A JP H06187457A JP 4339972 A JP4339972 A JP 4339972A JP 33997292 A JP33997292 A JP 33997292A JP H06187457 A JPH06187457 A JP H06187457A
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- JP
- Japan
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- image
- cpu
- display device
- processing
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Abstract
(57)【要約】
【目的】簡素なハードウェアで幅広い表示機能を高速に
実現すること。 【構成】ＣＰＵ内に基本図形の画像生成機構を設け、生
成画像を主メモリ上に記憶する。主メモリ上に生成され
た画像を表示装置に送ることより表示する。画像生成機
構を使用できる場合は、画像生成機構を用いて描画し、
画像生成機構を使用できない場合は、本来のＣＰＵ処理
で描画する。 【効果】画像生成機構の制御やメモリインタフェースが
ＣＰＵと共有化されるため、コンパクトなハードウェア
で高速な表示を実現可能。また、ＣＰＵで描画処理を行
なう場合でも高速な画素描画が行なる。
実現すること。 【構成】ＣＰＵ内に基本図形の画像生成機構を設け、生
成画像を主メモリ上に記憶する。主メモリ上に生成され
た画像を表示装置に送ることより表示する。画像生成機
構を使用できる場合は、画像生成機構を用いて描画し、
画像生成機構を使用できない場合は、本来のＣＰＵ処理
で描画する。 【効果】画像生成機構の制御やメモリインタフェースが
ＣＰＵと共有化されるため、コンパクトなハードウェア
で高速な表示を実現可能。また、ＣＰＵで描画処理を行
なう場合でも高速な画素描画が行なる。
Description
【０００１】
【産業上の利用分野】本発明は図形の表示に係わり、特
に、簡素なハードウェア構成で、高速な表示を実現する
図形表示装置に関する。
に、簡素なハードウェア構成で、高速な表示を実現する
図形表示装置に関する。
【０００２】
【従来の技術】従来の図形表示装置例として図２にワー
クステーションのシステム構成を示す。これは次の部分
より構成される、すなわち、アプリケーションプロググ
ラムおよびシステムプログラムが動作するＣＰＵ１、主
メモリ４上の情報のアクセスを高速化するための二次キ
ャッシュメモリ２、主メモリ４のアクセス制御およびシ
ステムバス５の制御を行なうメモリ・バス制御３、プロ
グラムおよびデータを記憶する主メモリ４、ＣＰＵ１や
主メモリ４とグラフィックプロセッサ６とその他入出力
装置や補助記憶装置（図示せず）を接続するシステムバ
ス５、ＣＰＵ１からの図形情報により、フレームメモリ
７上に図形の画像を生成するグラフィックスプロセッサ
６、表示図形の画像情報を記憶するフレームメモリ７、
フレームメモリ７上のデジタル情報である画像情報をア
ナログ情報に変換してモニタ９に送るＤＡＣ（Digital
to Analog Convertor)７および実際の表示を行なうモニ
タ９より構成される。
クステーションのシステム構成を示す。これは次の部分
より構成される、すなわち、アプリケーションプロググ
ラムおよびシステムプログラムが動作するＣＰＵ１、主
メモリ４上の情報のアクセスを高速化するための二次キ
ャッシュメモリ２、主メモリ４のアクセス制御およびシ
ステムバス５の制御を行なうメモリ・バス制御３、プロ
グラムおよびデータを記憶する主メモリ４、ＣＰＵ１や
主メモリ４とグラフィックプロセッサ６とその他入出力
装置や補助記憶装置（図示せず）を接続するシステムバ
ス５、ＣＰＵ１からの図形情報により、フレームメモリ
７上に図形の画像を生成するグラフィックスプロセッサ
６、表示図形の画像情報を記憶するフレームメモリ７、
フレームメモリ７上のデジタル情報である画像情報をア
ナログ情報に変換してモニタ９に送るＤＡＣ（Digital
to Analog Convertor)７および実際の表示を行なうモニ
タ９より構成される。
【０００３】図形表示処理は次のように行なわれる。ま
ず、ＣＰＵ１で、図形を取り扱うアプリケーションプロ
グラムが動作しており、システムプログラムに図形表示
を依頼したとする。システムプログラムによりＣＰＵ１
は、アプリケーションプログラムより受け取った図形情
報に対して、座標変換処理、表示範囲外の図形を切り取
るクリッピング処理、およびシェーディング表示のため
の光源情報を用いた輝度計算処理などの数値演算処理を
行ない、また、線分やポリゴン（多角形）など、グラフ
ィックスプロセッサ６が取り扱える基本的な図形、基本
図形に変換して、結果をシステムバス５経由でグラフィ
ックスプロセッサ６に送る。グラフィックスプロセッサ
６はこの情報をもとに、フレームメモリ７上に与えられ
た図形の画像を生成する。フレームメモリ上の画像情報
（デジタル情報）は、ＤＡＣ８によりアナログデータに
変換され、モニタ９に送られ表示される。
ず、ＣＰＵ１で、図形を取り扱うアプリケーションプロ
グラムが動作しており、システムプログラムに図形表示
を依頼したとする。システムプログラムによりＣＰＵ１
は、アプリケーションプログラムより受け取った図形情
報に対して、座標変換処理、表示範囲外の図形を切り取
るクリッピング処理、およびシェーディング表示のため
の光源情報を用いた輝度計算処理などの数値演算処理を
行ない、また、線分やポリゴン（多角形）など、グラフ
ィックスプロセッサ６が取り扱える基本的な図形、基本
図形に変換して、結果をシステムバス５経由でグラフィ
ックスプロセッサ６に送る。グラフィックスプロセッサ
６はこの情報をもとに、フレームメモリ７上に与えられ
た図形の画像を生成する。フレームメモリ上の画像情報
（デジタル情報）は、ＤＡＣ８によりアナログデータに
変換され、モニタ９に送られ表示される。
【０００４】なお、図形表示処理についは、フォリー他
著、”コンピュータグラフィックスプリンシパスズ ア
ンド プラクティス”、１９９０年、アディソンーウェ
スリ パブリシング カンパニ刊（Foley: Compter Gra
phics PRINCIPLES ANDPRACTICE”，1990, Addison-Wesl
ey Publising Company）等の著書を参照されたい。
著、”コンピュータグラフィックスプリンシパスズ ア
ンド プラクティス”、１９９０年、アディソンーウェ
スリ パブリシング カンパニ刊（Foley: Compter Gra
phics PRINCIPLES ANDPRACTICE”，1990, Addison-Wesl
ey Publising Company）等の著書を参照されたい。
【０００５】ここで、ＣＰＵ１は整数演算処理やＣＰＵ
全体の制御を行なうＩＰＵ１１と浮動小数点演算処理を
行なうＦＰＵ１２および、主メモリ４上の情報のアクセ
スを高速に行なうための一次キャシュメモリ１３からな
る。主メモリ４上の情報のアクセスの高速化のために、
一次キャッシュメモリ１３や二次キャッシュメモリ２を
用いることは従来より一般に行なわれている手段であ
り、詳しい説明は省略する。
全体の制御を行なうＩＰＵ１１と浮動小数点演算処理を
行なうＦＰＵ１２および、主メモリ４上の情報のアクセ
スを高速に行なうための一次キャシュメモリ１３からな
る。主メモリ４上の情報のアクセスの高速化のために、
一次キャッシュメモリ１３や二次キャッシュメモリ２を
用いることは従来より一般に行なわれている手段であ
り、詳しい説明は省略する。
【０００６】また、グラフィックプロセッサ６は、基本
図形のフレームメモリ７での物理座標の座標情報と輝度
情報を基に該図形の画像を生成する。この処理を高速に
実行するため、基本図形の画像を生成する画像生成機
構、すなわち、線分の画像を生成する線分発生器６１お
よびポリゴンの画像を生成するポリゴン発生器６２を有
する。
図形のフレームメモリ７での物理座標の座標情報と輝度
情報を基に該図形の画像を生成する。この処理を高速に
実行するため、基本図形の画像を生成する画像生成機
構、すなわち、線分の画像を生成する線分発生器６１お
よびポリゴンの画像を生成するポリゴン発生器６２を有
する。
【０００７】なお、他の構成例については、”パーソナ
ル３次元グラフィックスの時代始まる”、日経ＣＧ １
９９２年５月号、pp14−32、日経ＢＰ刊を参照された
い。ＣＰＵで画素描画を行なう方式以外、何れも、基本
図形の画像を生成するハードウェア機構、すなわち、画
像生成機構はＣＰＵとは別に設けられている。
ル３次元グラフィックスの時代始まる”、日経ＣＧ １
９９２年５月号、pp14−32、日経ＢＰ刊を参照された
い。ＣＰＵで画素描画を行なう方式以外、何れも、基本
図形の画像を生成するハードウェア機構、すなわち、画
像生成機構はＣＰＵとは別に設けられている。
【０００８】上記方式では、次の点の問題がある。基本
図形の画像を生成するためには、画像生成機構のみなら
ず、これを制御するためにのシーケンサ等の制御機構が
必要であり、また、ＣＰＵから送られてくる情報を受け
取る機構、すなわち、システムバスのインタフェースや
情報を効率良く取り込むためのＦＩＦＯ等が必要にな
り、ハードウェアの物量が大きくなる問題がある。
図形の画像を生成するためには、画像生成機構のみなら
ず、これを制御するためにのシーケンサ等の制御機構が
必要であり、また、ＣＰＵから送られてくる情報を受け
取る機構、すなわち、システムバスのインタフェースや
情報を効率良く取り込むためのＦＩＦＯ等が必要にな
り、ハードウェアの物量が大きくなる問題がある。
【０００９】この問題は、高度で複雑な表示を行なう場
合に顕著なもとなる。すなわち、画像生成機構に複雑な
機能を盛り込もうとすると、画像生成機構のみならず、
これを制御する機構が大がかりになり、ハードウェアの
物量が膨大なものとなってしまう。これを回避するた
め、画像の生成をＣＰＵで代わりに行なったとしても、
ＣＰＵ１からフレームメモリ７へのアクセスがシステム
バス５経由となるため、このアクスセスに時間がかか
り、高速な表示が行なえない。
合に顕著なもとなる。すなわち、画像生成機構に複雑な
機能を盛り込もうとすると、画像生成機構のみならず、
これを制御する機構が大がかりになり、ハードウェアの
物量が膨大なものとなってしまう。これを回避するた
め、画像の生成をＣＰＵで代わりに行なったとしても、
ＣＰＵ１からフレームメモリ７へのアクセスがシステム
バス５経由となるため、このアクスセスに時間がかか
り、高速な表示が行なえない。
【００１０】
【発明が解決しようとする課題】本発明の目的は、簡素
なハードウェアで、高速でかつ幅広い表示機能を実現す
ることにある。
なハードウェアで、高速でかつ幅広い表示機能を実現す
ることにある。
【００１１】
【課題を解決するための手段】ＣＰＵに基本図形の画像
を生成する機構、すなわち画像生成機構を設け、主メモ
リ上に画像を生成することにより実現される。
を生成する機構、すなわち画像生成機構を設け、主メモ
リ上に画像を生成することにより実現される。
【００１２】
【作用】図形表示処理を行なうシステムプログラムで
は、従来どうり、座標変換やクリッピング、輝度計算
や、基本図形への変換処理を行なう。この後、基本図形
の画像生成処理を行なうわけであるが、グラフィックス
プロセッサの代わりに、ＣＰＵの画像生成機構を用い
て、高速に主メモリ上に画像を生成することができる。
もし、画像生成機構で描画できない場合は、ＣＰＵの本
来の機能で、画像記憶メモリ上に画像を生成することが
できる。主メモリ上に生成された画像を表示装置に送
り、表示することができる。
は、従来どうり、座標変換やクリッピング、輝度計算
や、基本図形への変換処理を行なう。この後、基本図形
の画像生成処理を行なうわけであるが、グラフィックス
プロセッサの代わりに、ＣＰＵの画像生成機構を用い
て、高速に主メモリ上に画像を生成することができる。
もし、画像生成機構で描画できない場合は、ＣＰＵの本
来の機能で、画像記憶メモリ上に画像を生成することが
できる。主メモリ上に生成された画像を表示装置に送
り、表示することができる。
【００１３】このような構成とすることにより、画像生
成機構の制御をＣＰＵの制御機構で、また、キャッシュ
メモリ等、ＣＰＵと主メモリ間の高速なデータ転送機構
を画像生成機構でも利用でき、コンパクトなハードウェ
アで高速な表示が実現できる。また、ＣＰＵのソフトウ
ェアで複雑な描画処理を実現する場合も、画像を主メモ
リ上に生成すれば良く、高速な表示を実現することがで
きる。
成機構の制御をＣＰＵの制御機構で、また、キャッシュ
メモリ等、ＣＰＵと主メモリ間の高速なデータ転送機構
を画像生成機構でも利用でき、コンパクトなハードウェ
アで高速な表示が実現できる。また、ＣＰＵのソフトウ
ェアで複雑な描画処理を実現する場合も、画像を主メモ
リ上に生成すれば良く、高速な表示を実現することがで
きる。
【００１４】
【実施例】以下、本発明の実施例を図１を用いて説明す
る。図１に本発明を実現するシステムの全体構成を示
す。図２に示した従来例とほぼ同一であるが、次の点で
異なる。先に述べたように、ＣＰＵ１には、先に述べた
ように、画像生成機構、すなわち、線分発生器１４およ
びポリゴン発生器１５を設ける。ＦＰＵ１２と同様に内
部バスでＩＰＵ１１に接続される。
る。図１に本発明を実現するシステムの全体構成を示
す。図２に示した従来例とほぼ同一であるが、次の点で
異なる。先に述べたように、ＣＰＵ１には、先に述べた
ように、画像生成機構、すなわち、線分発生器１４およ
びポリゴン発生器１５を設ける。ＦＰＵ１２と同様に内
部バスでＩＰＵ１１に接続される。
【００１５】主メモリ４上にフレームメモリ領域４１を
設け、この領域に画像を生成するようにする。拡張メモ
リ・バス制御３１には、フレームメモリ領域４１上の画
像情報をフレームメモリ７に転送するための画像データ
転送制御３２を設ける。これは、ＣＰＵ１の指示によ
り、フレームメモリ領域４１内の指定矩形領域の画像情
報をフレームメモリ７の指定矩形領域にブロック転送す
る。このようなブロック転送は一般に行なわれており容
易に実現できる。
設け、この領域に画像を生成するようにする。拡張メモ
リ・バス制御３１には、フレームメモリ領域４１上の画
像情報をフレームメモリ７に転送するための画像データ
転送制御３２を設ける。これは、ＣＰＵ１の指示によ
り、フレームメモリ領域４１内の指定矩形領域の画像情
報をフレームメモリ７の指定矩形領域にブロック転送す
る。このようなブロック転送は一般に行なわれており容
易に実現できる。
【００１６】ポリゴンを表示する場合を考えると、ま
ず、ポリゴンの頂点の輝度を計算し、ポリゴン内部の画
素の輝度を頂点の値から補間して表示するグローシェー
ディング表示の場合の処理のフローチャート１００を図
３に示す。ステップ１０１にて、アプリケーションプロ
グラムにより与えられたポリゴンの頂点座標および頂点
法線情報に対して視点位置により決まる座標変換、ビュ
ーイング変換を施す。ステップ１０２にて、該ポリゴン
で、予め指定されている表示範囲の外に出ている部分を
切り取るクリッピング処理を行なう。ステップ１０３に
て、予め指定されている光源の情報、ポリゴンの光の反
射係数と、ビューイング変換された頂点座標と法線から
光の反射式を用いて頂点の輝度を計算する。ステップ１
０４では、ウィンドウービューポート変換、すなわち、
ビューイング座標系からフレームメモリ領域の座標系に
変換する。ステップ１０５でポリゴン発生器１５にポリ
ゴンの描画を依頼する。このようにして、フレームメモ
り領域４１上にポリゴンの画像を生成することができ
る。こうようにして、生成された画像をフレームメモリ
７に画像データ転送部３２を用いて転送し、モニタ９上
に表示することができる。
ず、ポリゴンの頂点の輝度を計算し、ポリゴン内部の画
素の輝度を頂点の値から補間して表示するグローシェー
ディング表示の場合の処理のフローチャート１００を図
３に示す。ステップ１０１にて、アプリケーションプロ
グラムにより与えられたポリゴンの頂点座標および頂点
法線情報に対して視点位置により決まる座標変換、ビュ
ーイング変換を施す。ステップ１０２にて、該ポリゴン
で、予め指定されている表示範囲の外に出ている部分を
切り取るクリッピング処理を行なう。ステップ１０３に
て、予め指定されている光源の情報、ポリゴンの光の反
射係数と、ビューイング変換された頂点座標と法線から
光の反射式を用いて頂点の輝度を計算する。ステップ１
０４では、ウィンドウービューポート変換、すなわち、
ビューイング座標系からフレームメモリ領域の座標系に
変換する。ステップ１０５でポリゴン発生器１５にポリ
ゴンの描画を依頼する。このようにして、フレームメモ
り領域４１上にポリゴンの画像を生成することができ
る。こうようにして、生成された画像をフレームメモリ
７に画像データ転送部３２を用いて転送し、モニタ９上
に表示することができる。
【００１７】一方、フォンシェーディングでポリゴンを
表示することを考える。フォンシェーディングは、頂点
の法線から各画素の法線を補間により計算し、この法線
で輝度計算を行なうものである。処理の手順を図４のフ
ローチャート２００に示す。ステップ２０１にて頂点の
座標および法線のビューイング変換を施し、ステップ２
０２でクリッピング処理を行なう。ステップ２０３では
頂点座標のウィンドウービューポート変換を行なう。ス
テップ２０４からステップ２０７ではポリゴン内の画素
を辿り、全ポイゴン画素の処理が終了するまで繰り返
す。ステップ２０４では該当画素の法線を頂点の値から
補間で求める。ステップ２０５では求めた法線を基に輝
度計算を行なう。ステップ２０６では該画素をフレーム
メモリ領域の該当箇所に書き込む。この時、キャッシュ
メモリ上に書き込めば良く、高速な書き込みが可能であ
る。ステップ２０７ではポリゴンの全画素の処理が終了
したかを判定し、未終了なら、ステップ２０４に戻り処
理を繰り返す。
表示することを考える。フォンシェーディングは、頂点
の法線から各画素の法線を補間により計算し、この法線
で輝度計算を行なうものである。処理の手順を図４のフ
ローチャート２００に示す。ステップ２０１にて頂点の
座標および法線のビューイング変換を施し、ステップ２
０２でクリッピング処理を行なう。ステップ２０３では
頂点座標のウィンドウービューポート変換を行なう。ス
テップ２０４からステップ２０７ではポリゴン内の画素
を辿り、全ポイゴン画素の処理が終了するまで繰り返
す。ステップ２０４では該当画素の法線を頂点の値から
補間で求める。ステップ２０５では求めた法線を基に輝
度計算を行なう。ステップ２０６では該画素をフレーム
メモリ領域の該当箇所に書き込む。この時、キャッシュ
メモリ上に書き込めば良く、高速な書き込みが可能であ
る。ステップ２０７ではポリゴンの全画素の処理が終了
したかを判定し、未終了なら、ステップ２０４に戻り処
理を繰り返す。
【００１８】なお、ポリゴン内の画素の辿り方は、一般
にスキャンコンバーションとして知られているように、
ポリゴンの上端あるいは下端の水平線上の画素を沿り、
順次１画素下あるいは上の水平線に移って、この水平線
上の画素を辿り、この処理をポリゴンに交差する全水平
線に対して、繰返えせば良い。
にスキャンコンバーションとして知られているように、
ポリゴンの上端あるいは下端の水平線上の画素を沿り、
順次１画素下あるいは上の水平線に移って、この水平線
上の画素を辿り、この処理をポリゴンに交差する全水平
線に対して、繰返えせば良い。
【００１９】このようにしてフォンシェーディングを高
速に実現することができる。
速に実現することができる。
【００２０】なお、ポリゴン発生器１５や線分を描画す
る線分発生器１４についは、従来より実現されており、
前記フォリー他著書の第１８章を参照されたし。
る線分発生器１４についは、従来より実現されており、
前記フォリー他著書の第１８章を参照されたし。
【００２１】前記ポリゴン発生器１５の処理には時間が
かかるため、この処理が終了まで通常のＣＰＵ処理、す
なわち、ＩＰＵ１１やＦＰＵ１２の処理を待たせること
は、処理の効率を著しく低下させる。このため、通常の
ＣＰＵ処理を実行しても、画像生成に影響がない場合
は、ＣＰＵの処理を進める。影響のでる場合とは、ポリ
ゴン発生器１５を起動しようとすることおよび、本来ポ
リゴン発生器が画像を作成後にＣＰＵ、具体的にはＩＰ
Ｕ１１が画素を上塗りするのが、ＩＰＵ１１処理が先行
し、ＩＰＵ１１が画素を描画後、ポリゴン発生器１５が
その画素を描画する場合である。
かかるため、この処理が終了まで通常のＣＰＵ処理、す
なわち、ＩＰＵ１１やＦＰＵ１２の処理を待たせること
は、処理の効率を著しく低下させる。このため、通常の
ＣＰＵ処理を実行しても、画像生成に影響がない場合
は、ＣＰＵの処理を進める。影響のでる場合とは、ポリ
ゴン発生器１５を起動しようとすることおよび、本来ポ
リゴン発生器が画像を作成後にＣＰＵ、具体的にはＩＰ
Ｕ１１が画素を上塗りするのが、ＩＰＵ１１処理が先行
し、ＩＰＵ１１が画素を描画後、ポリゴン発生器１５が
その画素を描画する場合である。
【００２２】この問題を防ぐため、ＣＰＵ１は、図５の
ＣＰＵ処理フローチャート３００示したように処理を進
める。すなわち、ステップ３０１で画像生成機構、すな
わち、ポリゴン発生器１５および線分発生器１４が動作
中であるか判定し、動作中でない場合は、ステップ３０
４へ飛び、命令本来の処理を行なう。動作中の場合、ス
テップ３０２にて、画像生成機構の起動処理でないこと
を判定する。起動処理の場合は、ステップ３０１に戻
り、画像生成機構の処理が終了するまで待つ。ステップ
３０３では、ＣＰＵがフレームメモリ領域４１をアクセ
スしようとしているかを判定し、アクセスしようとして
いる場合は、ステップ３０１に戻る。そうでない場合は
ステップ３０４で本来の命令の処理を行なう。このよう
に制御することにより、画像生成機構と本来のＣＰＵの
処理、すなわち、ＩＰＵ１１あるいはＦＰＵ１２の処理
が並列に動作し、画像生成機構のためにＣＰＵ本来の処
理性能が低下することは、一次キャッシュメモリ、二次
キャッシュメモリ、主メモリ、システムバスのデータバ
ンド幅が確保されている限りない。
ＣＰＵ処理フローチャート３００示したように処理を進
める。すなわち、ステップ３０１で画像生成機構、すな
わち、ポリゴン発生器１５および線分発生器１４が動作
中であるか判定し、動作中でない場合は、ステップ３０
４へ飛び、命令本来の処理を行なう。動作中の場合、ス
テップ３０２にて、画像生成機構の起動処理でないこと
を判定する。起動処理の場合は、ステップ３０１に戻
り、画像生成機構の処理が終了するまで待つ。ステップ
３０３では、ＣＰＵがフレームメモリ領域４１をアクセ
スしようとしているかを判定し、アクセスしようとして
いる場合は、ステップ３０１に戻る。そうでない場合は
ステップ３０４で本来の命令の処理を行なう。このよう
に制御することにより、画像生成機構と本来のＣＰＵの
処理、すなわち、ＩＰＵ１１あるいはＦＰＵ１２の処理
が並列に動作し、画像生成機構のためにＣＰＵ本来の処
理性能が低下することは、一次キャッシュメモリ、二次
キャッシュメモリ、主メモリ、システムバスのデータバ
ンド幅が確保されている限りない。
【００２３】また、図形表示装置がマルチタスク方式を
採用している場合、タスクスイッチが発生し、仮想記憶
方式を採用している場合はさらにページフォールトが発
生する。このようにＣＰＵが一連の図形表示処理を実行
中に、処理を中断して、他の処理を行なわなければなら
ない場合が発生する。画像生成機構が動作中にタスクス
イッチが発生した場合は、画像生成機構の動作は続行し
たままとし、切り替わったタスクが画像生成機構を使用
しようとした場合は、画像生成機構の動作が終了するま
で、画像生成機構の使用を待たせる。また、ＩＰＵ１１
あるいはＦＰＵ１２がページフォールトを発生させた場
合は、いわゆるページジング処理を実行するが、画像生
成機構の動作はそのまま続行する。もし、画像生成機構
がフレームメモリ領域でページフォールトを発生した場
合は、画素生成機構の動作を止め、ページング処理を行
なう。これらページング処理では、画像生成機構の内部
状態を破壊せず、そのまま保存する。このようにするこ
とにより、画像生成機構の内部状態情報の退避回復処理
を不要とする。
採用している場合、タスクスイッチが発生し、仮想記憶
方式を採用している場合はさらにページフォールトが発
生する。このようにＣＰＵが一連の図形表示処理を実行
中に、処理を中断して、他の処理を行なわなければなら
ない場合が発生する。画像生成機構が動作中にタスクス
イッチが発生した場合は、画像生成機構の動作は続行し
たままとし、切り替わったタスクが画像生成機構を使用
しようとした場合は、画像生成機構の動作が終了するま
で、画像生成機構の使用を待たせる。また、ＩＰＵ１１
あるいはＦＰＵ１２がページフォールトを発生させた場
合は、いわゆるページジング処理を実行するが、画像生
成機構の動作はそのまま続行する。もし、画像生成機構
がフレームメモリ領域でページフォールトを発生した場
合は、画素生成機構の動作を止め、ページング処理を行
なう。これらページング処理では、画像生成機構の内部
状態を破壊せず、そのまま保存する。このようにするこ
とにより、画像生成機構の内部状態情報の退避回復処理
を不要とする。
【００２４】この他、割込みが発生した場合でも、画像
生成機構の動作は続行させる。割込み処理で、画像生成
機構を使用する場合は、動作が終了するまで待つ。
生成機構の動作は続行させる。割込み処理で、画像生成
機構を使用する場合は、動作が終了するまで待つ。
【００２５】マルチタスク方式、仮想記憶方式および割
込み処理については、レファラ著、ザ デザイン アンド
インプリメンテーション オブ ザ ４．３ＢＳＤ ＵＮ
ＩＸオペレーティングシステム”、１９８９年、アデソ
ンーウエスリ パブリッシング カンパニ刊（Leffle
r：”The Design and Implementation of the 4.3 BSDU
NIX Operating System ”，1989, Addison-Wesley Publ
ising Company）を参照されたい。
込み処理については、レファラ著、ザ デザイン アンド
インプリメンテーション オブ ザ ４．３ＢＳＤ ＵＮ
ＩＸオペレーティングシステム”、１９８９年、アデソ
ンーウエスリ パブリッシング カンパニ刊（Leffle
r：”The Design and Implementation of the 4.3 BSDU
NIX Operating System ”，1989, Addison-Wesley Publ
ising Company）を参照されたい。
【００２６】
【発明の効果】本発明により、ＣＰＵの制御機構および
メモリアクセス機構を表示ハードウェアにも共用するこ
とができ、較的小規模なハードウェアで、高速な図形表
示を行なうことが可能となる。また、複雑な画素描画処
理のため、プログラムにより画像生成を行なう場合も高
速な表示が可能となる。
メモリアクセス機構を表示ハードウェアにも共用するこ
とができ、較的小規模なハードウェアで、高速な図形表
示を行なうことが可能となる。また、複雑な画素描画処
理のため、プログラムにより画像生成を行なう場合も高
速な表示が可能となる。
【図１】本発明の図形表示装置例の全体構成図である。
【図２】従来の図形表示装置の全体構成図である。
【図３】本発明におけるポリゴンのグローシェディング
表示処理手順を示すフローチャートである。
表示処理手順を示すフローチャートである。
【図４】本発明におけるポリゴンのフォンシェディング
表示処理手順を示すフローチャートである。
表示処理手順を示すフローチャートである。
【図５】本発明におけるＣＰＵの命令処理を示すフロー
チャートである。
チャートである。
１…ＣＰＵ、 ２…二次キャッシュメモリ、 ３…メモリ・バス制御、 ３１…拡張メモリ・バス制御、 ４…主メモリ、 ５…システムバス、 ６…グラフィックプロセッサ、 ７…フレームバッファ、 ８…ＤＡＣ、 ９…モニタ。
Claims (3)
- 【請求項１】ＣＰＵ、このプログラムおよびデータを記
憶する主メモリ、基本図形の画像生成機構および表示装
置を含み、図形情報からこの画像情報生成し、表示装置
上に表示する図形表示装置において、前記画像生成機構
をＣＰＵ内に配置し、通常のＣＰＵ処理にて、表示対象
図形を前記基本図形に変換可能な場合は変換し、この結
果を前記画像生成機構に送り、前記画像生成機構より前
記主メモリ上に画像を生成し、変換不可の場合は、通常
のＣＰＵ処理により画像を前記主メモリ上に生成し、こ
れを表示装置に送り表示を行なうことを特徴とする図形
表示装置。 - 【請求項２】主メモリを画像を生成する領域と残りの領
域すなわち、ＣＰＵのプログラムと一般のデータを記憶
する領域とに分割し、もし、前記画像生成機構が画像を
生成中の場合は、通常のＣＰＵ処理で画像を生成する領
域をアクセスしなければ、前記画像生成機構が動作中で
もＣＰＵの処理を先に進めることを特徴とする請求項１
記載の図形表示装置。 - 【請求項３】マルチタスク方式におけるタスク切り替
え、あるいは仮想記憶方式におけるページフォールト等
により、ＣＰＵの一連の処理が中断する場合において
は、前記画像生成機構が動作中で処理続行可能な場合は
処理をそのまま続行させ、この際、他のタスクが前記画
像生成機構を使用しようとした時は、動作が終了するま
で待たせ、画像生成機構の動作を中断せざるを得ない場
合は、画像生成機構の内部状態を破壊しないようにし
て、ページフォールト処理等の一連の処理以外の処理を
行なった後、画像生成機構の動作を再開することを特徴
とする請求項１記載の図形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4339972A JPH06187457A (ja) | 1992-12-21 | 1992-12-21 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4339972A JPH06187457A (ja) | 1992-12-21 | 1992-12-21 | 図形表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187457A true JPH06187457A (ja) | 1994-07-08 |
Family
ID=18332518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4339972A Pending JPH06187457A (ja) | 1992-12-21 | 1992-12-21 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006123546A1 (ja) * | 2005-05-20 | 2006-11-23 | Sony Computer Entertainment Inc. | グラフィックプロセッサ、情報処理装置 |
-
1992
- 1992-12-21 JP JP4339972A patent/JPH06187457A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006123546A1 (ja) * | 2005-05-20 | 2006-11-23 | Sony Computer Entertainment Inc. | グラフィックプロセッサ、情報処理装置 |
| US8368704B2 (en) | 2005-05-20 | 2013-02-05 | Sony Computer Entertainment Inc. | Graphic processor and information processing device |
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