JPH06187281A - Microcomputer and data transfer control circuit between data input/output device - Google Patents
Microcomputer and data transfer control circuit between data input/output deviceInfo
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- JPH06187281A JPH06187281A JP35583492A JP35583492A JPH06187281A JP H06187281 A JPH06187281 A JP H06187281A JP 35583492 A JP35583492 A JP 35583492A JP 35583492 A JP35583492 A JP 35583492A JP H06187281 A JPH06187281 A JP H06187281A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はマイクロコンピュータと
データ入出力装置間のインターフェース回路として利用
が可能で、特にプリンタのような駆動速度の遅い装置に
対して有効である。BACKGROUND OF THE INVENTION The present invention can be used as an interface circuit between a microcomputer and a data input / output device, and is particularly effective for a device such as a printer having a slow driving speed.
【0002】[0002]
【従来の技術】従来のデータ入出力装置はCPUに対し
て処理速度が違う為に割り込みやDMAによって処理速
度をずらしたり時分割処理を行ない対応してきている。2. Description of the Related Art Since a conventional data input / output device has a different processing speed from a CPU, the processing speed has been shifted by an interrupt or DMA or time-division processing has been performed.
【0003】[0003]
【発明が解決しようとする課題】従来の割り込みやDM
Aにおいては、CPUに対して負荷を掛けたり又は停止
させる事によって時間的ロスが生じている。即ち、CP
U、DMAのような中枢機能を構成する側が直接に制御
していたために他の処理が実行できなかった。そこで鋭
意研究の結果、CPUに対しデータ入出力装置を複数台
接続しても、ローカルな機能を構成する側で制御を行な
うために回路部が動作中でも内部バスは使用が可能で時
間的ロスや負荷をCPUやDMAの中枢部に掛けないで
データ転送を行なうことを目的としている。[Problems to be Solved by the Invention] Conventional interrupt and DM
In A, a time loss is caused by applying a load to the CPU or stopping it. That is, CP
Other processes could not be executed because the side that forms the central functions such as U and DMA was directly controlled. Therefore, as a result of earnest research, even if a plurality of data input / output devices are connected to the CPU, the internal bus can be used even when the circuit part is operating because the control function is controlled by the side that constitutes the local function, and time loss and The purpose is to transfer data without imposing a load on the central part of the CPU or DMA.
【0004】[0004]
【課題を解決するための手段】上記目的を達成するため
に本発明では、タイミング制御回路中に抵抗とコンデン
サーを設けることによりデータ入出力装置(データ入出
力装置とは、データバスとデータ転送制御に必要なハン
ドシェーク信号、即ちデータを送信するタイミング信号
であるSTROBE信号〔以下STBと略す〕と受信の
完了を示す信号ACKNOWLEDGE信号〔以下AC
Kと略す〕を有し、データの入出力を行なう装置でセン
トロニクス仕様のプリンタ等がこれに該当し、その他デ
ータバスのパラレルインターフェース等の回路にも広く
一般に活用されているものも含む。)からのアクノリッ
ジ信号を遅延させてストローブ信号として出力し、デー
タ入出力装置から第2回目のアクノリッジ信号を返送さ
す手段を設ける。In order to achieve the above object, the present invention provides a data input / output device (a data input / output device means a data bus and a data transfer control) by providing a resistor and a capacitor in a timing control circuit. A handshake signal required for transmission, that is, a STROBE signal [hereinafter abbreviated as STB] which is a timing signal for transmitting data and a signal ACKNOWLEDGE signal [hereinafter AC
Abbreviated as K], which is a device for inputting / outputting data and corresponds to a printer or the like of the Centronics specification, and also includes those widely used in other circuits such as a parallel interface of a data bus. Means for delaying the acknowledge signal from (1) and outputting it as a strobe signal, and for returning the second acknowledge signal from the data input / output device.
【0005】[0005]
【作用】タイミング制御回路中に設けられたコンデンサ
ーと抵抗により、データ入出力装置からのアクノリッジ
信号を遅延させてストローブ信号として出力し、データ
入出力装置から第2回目のアクノリッジ信号を返送す
る。The capacitor and the resistor provided in the timing control circuit delays the acknowledge signal from the data input / output device and outputs it as a strobe signal, and returns the second acknowledge signal from the data input / output device.
【0006】[0006]
【実施例】本発明は、メモリ部、カウンタ部、タ
イミング部、コントロール部、転送データ設定部に
分類される。以下ブロック図、各部の機能説明、外部と
の接続、制御手順、フローチャートを順次図面に基づい
て説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention is classified into a memory section, a counter section, a timing section, a control section, and a transfer data setting section. Hereinafter, a block diagram, a functional description of each unit, an external connection, a control procedure, and a flowchart will be sequentially described with reference to the drawings.
【0007】図1は本発明のメモリ部を説明するメモリ
マップを図示するものであり、メモリ部はデータ入出力
装置に対する転送の為データを格納し、CPUによりデ
ータの読み出し、書き込みを行なう。FIG. 1 shows a memory map for explaining the memory section of the present invention. The memory section stores data for transfer to a data input / output device, and the CPU reads and writes the data.
【外1】 レスを移動させる事で、CPUのメモリアクセス空間内
での配置の選択を行なう、その場合0H番地からFFF
FH番地にオフセットアドレスを加算した値がCPUに
対するメモリアドレスとなる。[Outer 1] The location of the CPU in the memory access space is selected by moving the address. In that case, from address 0H to FFF.
The value obtained by adding the offset address to the FH address becomes the memory address for the CPU.
【外2】 (0V)にし、オフセットを設定している場合には上記
番地に加算する。[Outside 2] (0V), and when an offset is set, it is added to the above address.
【0008】図2はカウンタ部を示す図であり、カウン
タ部はメモリ部に格納されたデータを順次入出力するた
めの格納場所(アドレス)を選択する。タイミング制御
で発生したクロック信号によりアドレスをカウントアッ
プして転送データ設定部で設定されたアドレスまで加算
される。また、インターフェース部のスタート信号によ
りカウントを開始し、リセット信号によりカウントゼロ
に戻る。図2においてA0〜A15のアドレスがカウン
トアップする事によりメモリに格納されたデータが選択
される。FIG. 2 is a diagram showing the counter section, and the counter section selects a storage location (address) for sequentially inputting and outputting the data stored in the memory section. The address is counted up by the clock signal generated by the timing control and added up to the address set by the transfer data setting unit. Also, counting is started by the start signal of the interface section, and the count is returned to zero by the reset signal. In FIG. 2, the data stored in the memory is selected by counting up the addresses A0 to A15.
【0009】タイミング制御部はデータ転送においてデ
ータ入出力装置の処理速度に応じてデータの受渡しを行
ない(ハンドシェーク制御)カウンタ部にデータ選択の
タイミングを与える。データ転送ではストローブ信号
(STB)に同期してデータをデータバスに出力し、デ
ータ入出力装置がデータを受けるとアクノリッジ信号
(ACK)を返すことによって、その信号を元に次のス
トローブ信号を発生させる。つまりアクノリッジ信号を
ループバックさせてストローブ信号を返すことにより同
期を取りながら設定値まで繰り返される。これを更に図
3に基づいてデータ転送の出力について詳細に述べる
と、にハンドシェーク開始のための1パルス信号を入
力するとストローブ信号(STB)としてデータ入出力
装置に対してデータの送出を行い、データ入出力装置は
データを受け取るとアクノリッジ信号(ACK)を返送
し、ゲートBに戻る。はデータ転送許可信号でこの信
号がONの時、ACK信号はゲートAに戻ると再度ST
B信号として出力される。この時、抵抗1とコンデンサ
ー2による時定数により信号が遅れ、データ入出力装置
の処理遅延に対応する、上記ACK信号とSTB信号の
やり取りが繰り返され転送データ数がCPUによって設
定された値になるとがOFFされてデータ転送が終了
する。In the data transfer, the timing control section transfers data according to the processing speed of the data input / output device (handshake control) and gives the timing of data selection to the counter section. In the data transfer, the data is output to the data bus in synchronization with the strobe signal (STB), and when the data input / output device receives the data, the acknowledge signal (ACK) is returned to generate the next strobe signal based on the signal. Let That is, the acknowledge signal is looped back and the strobe signal is returned, so that the setting value is repeated while synchronizing. The output of the data transfer will be described in more detail with reference to FIG. 3. When one pulse signal for starting the handshake is input, the data is sent to the data input / output device as a strobe signal (STB), and the data is transmitted. When the input / output device receives the data, it returns an acknowledge signal (ACK) and returns to the gate B. Is a data transfer enable signal, and when this signal is ON, the ACK signal returns to gate A and ST
It is output as a B signal. At this time, the signal is delayed due to the time constant of the resistor 1 and the capacitor 2, and when the exchange of the ACK signal and the STB signal corresponding to the processing delay of the data input / output device is repeated and the number of transfer data becomes the value set by the CPU. Is turned off and the data transfer ends.
【0010】尚、図3に示すタイミング制御部をタイミ
ング的に考察すると図4のようになる。また、データの
入力時には、データ入出力装置からSTB信号が出力さ
れるためにタイミング制御部はそのSTB信号に同期し
てデータの入力を行いタイミング的には図5に示すよう
になる。The timing control section shown in FIG. 3 is considered as shown in FIG. Further, at the time of data input, the STB signal is output from the data input / output device, so that the timing control unit inputs data in synchronization with the STB signal and the timing is as shown in FIG.
【0011】インターフェース部は図6に示す如くCP
Uにより本発明の回路部を制御するための各コマンドと
各ステータスを有する。コマンドにデータ転送を開始さ
せるスタート信号(STR)とデータ転送終了時にカウ
ンタをゼロにするリセット信号(CRS)が有り、ステ
ータスには現在データ転送中であるか否かを示す転送中
信号(BSY)が用意されている。コマンドは8ビット
レジスタで構成され書き込み専用で、ステータスも8ビ
ットレジスタで構成され読み出し専用である。The interface unit is a CP as shown in FIG.
U has each command and each status for controlling the circuit unit of the present invention. The command has a start signal (STR) to start data transfer and a reset signal (CRS) to zero the counter at the end of data transfer, and the status is a transfer signal (BSY) indicating whether or not data transfer is currently in progress. Is prepared. The command is composed of 8-bit registers and is write-only, and the status is also composed of 8-bit registers and is read-only.
【外3】 ベルにして0H番地にコマンド、1H番地にステータス
を割り当てる。また、オフセットを設定した場合上記番
地に加算する。[Outside 3] Make a bell and assign a command to address 0H and status to address 1H. When an offset is set, it is added to the above address.
【0012】転送データ設定部を図7に基づいて説明す
ると、転送データ設定部は転送すべきデータ数を16進
数に変換して、下位8ビットを設定値1に、上位8ビッ
トを設定値2に設定する。設定範囲は0H〜FFFFH
まで可能である。The transfer data setting unit will be described with reference to FIG. 7. The transfer data setting unit converts the number of data to be transferred into a hexadecimal number, and sets the lower 8 bits to the set value 1 and the upper 8 bits to the set value 2. Set to. Setting range is 0H to FFFFH
It is possible up to.
【外4】 値1(下位バイト)、3H番地が設定値2(上位バイ
ト)に割り当てる。また、オフセットを設定した場合、
上記番地に加算する。[Outside 4] Value 1 (lower byte) and address 3H are assigned to setting value 2 (upper byte). If you set an offset,
Add to the above address.
【0013】CPUによる本発明の回路部の制御手順を
次に詳細に述べると、 I) データ入出力装置へデータを出力する場合 1.CPUによりインターフェース部のステータスを読
み出してbit0(BSY)が0であることを確認す
る。 〔データ転送回路待機中〕 2.本発明回路部が動作中(BSY=1)でなければ、
送信するデータのバイト数を転送データ設定部に出力す
る。 〔送信バイト数の設定〕 3.CPUによりインターフェース部のコマンドのBI
T1(CRS)に0、1、0を書き込む。 〔カウンタ部のリセット(ゼロクリア)〕The control procedure of the circuit section of the present invention by the CPU will be described in detail below. I) When outputting data to the data input / output device 1. The CPU reads the status of the interface section and confirms that bit0 (BSY) is 0. [Waiting for data transfer circuit] 2. If the circuit of the present invention is not in operation (BSY = 1),
The number of bytes of data to be transmitted is output to the transfer data setting section. [Setting of number of transmission bytes] 3. BI of interface command by CPU
Write 0, 1, 0 to T1 (CRS). [Reset counter (zero clear)]
【外5】 を書き込む。 〔データ転送入出力切替を出力に設定〕 5.CPUによりインターフェース部のコマンドのBI
T0(STR)に1を書き込む。 〔データ入出力装置へのデータ出力開始〕 6.CPUによりインターフェース部のステータスを読
み出して、bit0(BSY)が1であることを確認す
る。 〔データ転送終了〕 II) データ入出力装置からデータを入力する場合 1.CPUによりインターフェース部のステータスを読
み出して、bit0(BSY)が0であることを確認す
る。 〔データ転送回路待機中〕 2.本発明回路部が動作中(BSY=1)でなければ、
受信するデータのバイト数を転送データ設定部に出力す
る。 〔受信バイト数の設定〕 3.CPUによりインターフェース部のコマンドのBI
T1(CRS)に1、1、0を書き込む。 〔カウンタ部のリセット(ゼロクリア)〕[Outside 5] Write. [Set data transfer input / output switching to output] 5. BI of interface command by CPU
Write 1 to T0 (STR). [Start of data output to data input / output device] 6. The CPU reads the status of the interface section and confirms that bit0 (BSY) is 1. [End of data transfer] II) When inputting data from the data input / output device 1. The CPU reads the status of the interface section and confirms that bit0 (BSY) is 0. [Waiting for data transfer circuit] 2. If the circuit of the present invention is not in operation (BSY = 1),
The number of bytes of the received data is output to the transfer data setting section. [Setting of number of received bytes] 3. BI of interface command by CPU
Write 1, 1, 0 to T1 (CRS). [Reset counter (zero clear)]
【外6】 を書き込む。 〔データ転送入出力切替を入力に設定〕 5.CPUによりインターフェース部のコマンドのBI
T0(STR)に1を書き込む。 〔データ入出力装置からデータ入力開始〕 6.CPUによりインターフェース部のステータスを読
み出して、bit0(BSY)が1であることを確認す
る。 〔データ転送終了〕 7.CPUによりメモリの0H番地から設定番地までの
データを読み出す。[Outside 6] Write. [Set data transfer input / output switching to input] 5. BI of interface command by CPU
Write 1 to T0 (STR). [Starting data input from the data input / output device] 6. The CPU reads the status of the interface section and confirms that bit0 (BSY) is 1. [End of data transfer] 7. The CPU reads the data from the address 0H to the setting address of the memory.
【0014】[0014]
【発明の効果】以上説明したように本発明のデータ転送
制御回路は、アクノリッジ信号をループバックさせて再
度ストローブ信号を返すことによりCPUにデータ入出
力装置を複数台接続しても、時間的ロスや負荷を掛けず
にデータ転送を行うことができる。As described above, the data transfer control circuit of the present invention loops back the acknowledge signal and returns the strobe signal again, so that even if a plurality of data input / output devices are connected to the CPU, a time loss occurs. Data can be transferred without increasing the load.
【図1】本発明のメモリ部を説明するメモリマップであ
る。FIG. 1 is a memory map illustrating a memory unit of the present invention.
【図2】カウンタ部を示すブロック図である。FIG. 2 is a block diagram showing a counter unit.
【図3】ハンドシェーク制御回路を示す略図である。FIG. 3 is a schematic diagram showing a handshake control circuit.
【図4】データの出力時のタイミングチャート図であ
る。FIG. 4 is a timing chart when outputting data.
【図5】データの入力時のタイミングチャート図であ
る。FIG. 5 is a timing chart when inputting data.
【図6】回路制御をするためのワードフォーマットであ
る。FIG. 6 is a word format for circuit control.
【図7】転送データを制限するためのワードフォーマッ
トである。FIG. 7 is a word format for limiting transfer data.
【図8】外部との接続図である。FIG. 8 is a connection diagram with the outside.
【図9】転送データの出力時のフローチャートである。FIG. 9 is a flowchart when outputting transfer data.
【図10】転送データの入力時のフローチャートであ
る。FIG. 10 is a flowchart when inputting transfer data.
【図11】データ転送制御回路図である。FIG. 11 is a data transfer control circuit diagram.
1 抵抗 2 コンデンサー 1 resistor 2 capacitor
フロントページの続き (72)発明者 田村 孝之 兵庫県伊丹市寺本字野末11番の30 株式会 社マイクロシステム内Front Page Continuation (72) Inventor Takayuki Tamura 30 No. 11 Noue, Teramoto, Itami City, Hyogo Pref.
Claims (2)
で、猶、且つ、CPUを停止させることなくハードウェ
ア上でハンドシェーク制御を行ないながら自動的にデー
タの転送を行なう手段を、データ入出力装置と同数採用
してなるマイクロコンピュータとデータ入出力装置間に
おけるデータ転送制御回路。1. The same number of data input / output devices as means for automatically transferring data without performing program control by the CPU and performing handshake control on hardware without suspending the CPU. Data transfer control circuit between the adopted microcomputer and data input / output device.
う手段が、アクノリッジ回路中に抵抗Rとコンデンサー
Cを積分回路として挿入することによりアクノリッジ信
号を遅延させてストローブ回路にフイードバックさせる
ことを特徴とするマイクロコンピュータとデータ入出力
装置間におけるデータ転送制御回路。2. The automatic data transfer means according to claim 1, wherein the resistor R and the capacitor C are inserted as an integrating circuit in the acknowledge circuit to delay the acknowledge signal and feed it back to the strobe circuit. A data transfer control circuit between a characteristic microcomputer and a data input / output device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35583492A JPH06187281A (en) | 1992-12-18 | 1992-12-18 | Microcomputer and data transfer control circuit between data input/output device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35583492A JPH06187281A (en) | 1992-12-18 | 1992-12-18 | Microcomputer and data transfer control circuit between data input/output device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06187281A true JPH06187281A (en) | 1994-07-08 |
Family
ID=18445980
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35583492A Pending JPH06187281A (en) | 1992-12-18 | 1992-12-18 | Microcomputer and data transfer control circuit between data input/output device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06187281A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01293458A (en) * | 1988-05-20 | 1989-11-27 | Sharp Corp | Circuit for securing access cycle in computer system |
-
1992
- 1992-12-18 JP JP35583492A patent/JPH06187281A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01293458A (en) * | 1988-05-20 | 1989-11-27 | Sharp Corp | Circuit for securing access cycle in computer system |
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