JPH06177657A - Power-down circuit - Google Patents
Power-down circuitInfo
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- JPH06177657A JPH06177657A JP4351269A JP35126992A JPH06177657A JP H06177657 A JPH06177657 A JP H06177657A JP 4351269 A JP4351269 A JP 4351269A JP 35126992 A JP35126992 A JP 35126992A JP H06177657 A JPH06177657 A JP H06177657A
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- C04B28/00—Compositions of mortars, concrete or artificial stone, containing inorganic binders or the reaction product of an inorganic and an organic binder, e.g. polycarboxylate cements
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- C04B28/186—Compositions of mortars, concrete or artificial stone, containing inorganic binders or the reaction product of an inorganic and an organic binder, e.g. polycarboxylate cements containing mixtures of the silica-lime type containing formed Ca-silicates before the final hardening step
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Abstract
Description
【０００１】 （目次） 産業上の利用分野 従来の技術（図５） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用 実施例（図２乃至図４） 発明の効果(Table of Contents) Industrial Application Field of the Prior Art (FIG. 5) Problem to be Solved by the Invention Means for Solving the Problem (FIG. 1) Action Example (FIGS. 2 to 4) Effect of the Invention
【０００２】[0002]
【産業上の利用分野】本発明は、回路内の全電流を抑え
るパワーダウン機能を実現するパワーダウン回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power down circuit which realizes a power down function for suppressing all currents in the circuit.
【０００３】近年、電子機器はＬＳＩを用い、一段と小
型化される傾向にある。加えて装置の消費電力を抑える
ためにＬＳＩ内にパワーダウン回路を付加することが行
われている。同時にこのパワーダウン回路も、他の回路
構成と対応して経済的な構成であることが望まれてい
る。In recent years, electronic devices are using LSIs and tend to be further miniaturized. In addition, a power down circuit has been added in the LSI in order to suppress the power consumption of the device. At the same time, it is desired that this power down circuit also has an economical structure corresponding to other circuit structures.
【０００４】[0004]
【従来の技術】図５は、従来例を説明する図である。図
５（１）において、１はバンドギャップ電流源回路であ
る。このバンドギャップ電流源回路の特徴は、温度係数
が熱電圧ＶT に比例するため同じ種類の抵抗を負荷とす
る増幅回路に用いるとその増幅回路の利得の温度係数が
０になるという点にある。2. Description of the Related Art FIG. 5 is a diagram for explaining a conventional example. In FIG. 5A, 1 is a bandgap current source circuit. The characteristic of this bandgap current source circuit is that the temperature coefficient of the gain of the amplifier circuit becomes 0 when it is used in the amplifier circuit using the same type of resistance as a load because the temperature coefficient is proportional to the thermal voltage V T. .
【０００５】パワーダウン被制御回路４内にあるＭＯＳ
トランジスター３０、３１は、例えば差動増幅回路の共
通ソースとグランドとの間に備えられ、バイアス電流回
路の一部となる。且つ端子３を介してＭＯＳトランジス
タ２のゲートに接続される。MOS in power down controlled circuit 4
The transistors 30 and 31 are provided, for example, between the common source of the differential amplifier circuit and the ground, and are part of the bias current circuit. Further, it is connected to the gate of the MOS transistor 2 via the terminal 3.
【０００６】２は、ＭＯＳトランジスタであり、後に説
明するようにパワーダウン被制御回路４のＭＯＳトラン
ジスタ３０、３１と一体でカレントミラー回路を構成し
ている。Reference numeral 2 denotes a MOS transistor, which forms a current mirror circuit integrally with the MOS transistors 30 and 31 of the power-down controlled circuit 4 as described later.
【０００７】ここでカレントミラー回路の特徴により、
ＭＯＳトランジスタ２のゲートと共通に接続されるＭＯ
Ｓトランジスタ３０又は３１のドレインは、ＭＯＳトラ
ンジスタのドレイン電流ＩO に等しくなる。Due to the characteristics of the current mirror circuit,
MO connected in common with the gate of the MOS transistor 2
The drain of the S transistor 30 or 31 becomes equal to the drain current I O of the MOS transistor.
【０００８】従って、定電流源１から供給される電流Ｉ
0 に等しい電流Ｉ1 、Ｉ2 がＭＯＳトランジスタ３０、
３１を通して流れる。Therefore, the current I supplied from the constant current source 1
Currents I 1 and I 2 equal to 0 are applied to the MOS transistor 30,
Flowing through 31.
【０００９】このような従来の回路において、図５
（２）のようなパワーダウン回路が想定される。すなわ
ち図５（２）において、ＭＯＳトランジスタ２のドレイ
ンとゲートとの間にＭＯＳトランジスタ６が並列接続さ
れる。更にＭＯＳトランジスタ２のゲートとソースとの
間にはＭＯＳトランジスタ７が並列接続される。In such a conventional circuit, as shown in FIG.
A power down circuit such as (2) is assumed. That is, in FIG. 5B, the MOS transistor 6 is connected in parallel between the drain and the gate of the MOS transistor 2. Further, a MOS transistor 7 is connected in parallel between the gate and the source of the MOS transistor 2.
【００１０】又、ＭＯＳトランジスタ６のゲートは、イ
ンバータ５を介し、一方ＭＯＳトランジスタ７のゲート
は、直接にそれぞれ端子ＰＤに接続されている。なお図
５（２）においては、図示省略されているが、図５
（１）に示されるように端子３は、パワーダウン被制御
回路４の各ＭＯＳトランジスタ３０、３１のゲートに接
続されている。The gate of the MOS transistor 6 is connected via the inverter 5, while the gate of the MOS transistor 7 is directly connected to the terminal PD. It is to be noted that although not shown in FIG.
As shown in (1), the terminal 3 is connected to the gates of the MOS transistors 30 and 31 of the power-down controlled circuit 4.
【００１１】今、パワーダウン被制御回路４をパワーダ
ウンさせる場合を考えると、通常時は端子ＰＤが、低論
理レベル“Ｌ”にあるが、ここに高レベル“Ｈ”に対応
するパワーダウン制御信号ＰＤが与えられる。Now, considering the case where the power down controlled circuit 4 is powered down, the terminal PD is normally at the low logic level "L", but here the power down control corresponding to the high level "H" is made. Signal PD is provided.
【００１２】従って、この場合、ＭＯＳトランジスタ７
は、ＯＮ状態となり、且つＭＯＳトランジスタ６は、Ｏ
ＦＦ状態となる。更に、ＭＯＳトランジスタ２も同様に
ＯＦＦ状態とされる。これにより定電流源１からの電流
Ｉ0 は、端子３には供給されない。Therefore, in this case, the MOS transistor 7
Is turned on, and the MOS transistor 6 is turned on.
The state becomes FF. Further, the MOS transistor 2 is similarly turned off. As a result, the current I 0 from the constant current source 1 is not supplied to the terminal 3.
【００１３】パワーダウン被制御回路４のＭＯＳトラン
ジスタ３０、３１によって流される電流Ｉ1 及びＩ2 も
０となる。これによりパワーダウン被制御回路４は、パ
ワーダウンされる。The currents I 1 and I 2 passed by the MOS transistors 30 and 31 of the power-down controlled circuit 4 are also zero. As a result, the power-down controlled circuit 4 is powered down.
【００１４】[0014]
【発明が解決しようとする課題】このような従来の回路
では、パワーダウン被制御回路４が複数ある場合、ある
いはパワーダウン被制御回路４内に複数のパワーダウン
させるべき増幅器等がある場合は、そのパワーダウン被
制御回路ごとに、あるいは増幅器ごとにパワーダウン用
トランジスタとなるＭＯＳトランジスタ６及び７、更に
インバータ５を接続する必要がある。In such a conventional circuit, when there are a plurality of power down controlled circuits 4 or when there are a plurality of amplifiers or the like to be powered down in the power down controlled circuit 4, It is necessary to connect the MOS transistors 6 and 7 as power-down transistors and the inverter 5 for each power-down controlled circuit or each amplifier.
【００１５】従って、複数のパワーダウン被制御回路あ
るいはパワーダウン被制御回路内にパワーダウンさせる
べき複数の増幅器等を有する大規模な回路においては、
パワーダウン機能を実現するために回路規模の点で不利
となるという問題がある。Therefore, in a large-scale circuit having a plurality of power-down controlled circuits or a plurality of amplifiers to be powered down in the power-down controlled circuits,
There is a problem in that the circuit size is disadvantageous for realizing the power-down function.
【００１６】かかる観点から本発明は構成の簡単なパワ
ーダウン回路を提供することを目的とする。From this point of view, it is an object of the present invention to provide a power down circuit having a simple structure.
【課題を解決するための手段】図１は、本発明の原理図
である。FIG. 1 shows the principle of the present invention.
【００１７】図において、１は電流源であり、例えば図
５で説明したバンドギャップ電流源回路が用いられる。
４は、この電流源１からの基準電流が供給されるパワー
ダウン被制御回路である。このパワーダウン被制御回路
４と電流源１との間に増幅器８が備えられている。In the figure, 1 is a current source, and for example, the bandgap current source circuit described in FIG. 5 is used.
Reference numeral 4 is a power-down controlled circuit to which the reference current from the current source 1 is supplied. An amplifier 8 is provided between the power-down controlled circuit 4 and the current source 1.
【００１８】請求項１の発明では増幅器８はパワーダウ
ン制御信号ＰＤによりその出力電位がグランドレベルに
なるように制御される。これにより電流源１からの基準
電流のパワーダウン被制御回路４への供給が停止する。In the first aspect of the present invention, the amplifier 8 is controlled by the power-down control signal PD so that its output potential becomes the ground level. As a result, the supply of the reference current from the current source 1 to the power-down controlled circuit 4 is stopped.
【００１９】請求項２の発明ではパワーダウン被制御回
路４中のＭＯＳトランジスタ４１は、カレントミラー回
路の一部を構成し、増幅器８は、パワーダウン被制御回
路４のカレントミラー回路に接続される。In the second aspect of the invention, the MOS transistor 41 in the power down controlled circuit 4 constitutes a part of the current mirror circuit, and the amplifier 8 is connected to the current mirror circuit of the power down controlled circuit 4. .
【００２０】更に、請求項３の発明に従えば、パワーダ
ウン被制御回路４は複数の増幅器（ＡＭＰ１乃至４）を
有している。増幅器８の出力はこれら複数の増幅器（Ａ
ＭＰ１乃至４）の各々のバイアス回路にあるカレントミ
ラー回路に並列に接続される。Further, according to the invention of claim 3, the power-down controlled circuit 4 has a plurality of amplifiers (AMP1 to AMP4). The output of the amplifier 8 is the output of these amplifiers (A
MP1 to MP4) are connected in parallel to the current mirror circuit in each bias circuit.
【００２１】[0021]
【作用】請求項１の発明において、増幅器８は電流源１
とパワーダウン被制御回路４との間に接続されている。
更に増幅器８はパワーダウン制御信号ＰＤによりその出
力がグランドレベルにされる。従ってパワーダウン被制
御回路４への電流供給が停止し、パワーダウン被制御回
路４はパワーダウンされる。In the invention of claim 1, the amplifier 8 is the current source 1.
And the power down controlled circuit 4.
Further, the output of the amplifier 8 is set to the ground level by the power down control signal PD. Therefore, the current supply to the power-down controlled circuit 4 is stopped, and the power-down controlled circuit 4 is powered down.
【００２２】請求項２の発明において、増幅器８の出力
がグランドレベルにされると、パワーダウン被制御回路
４内のカレントミラー回路の一部であるＭＯＳトランジ
スタ４１のドレイン側電流が０となる。According to the second aspect of the invention, when the output of the amplifier 8 is set to the ground level, the drain side current of the MOS transistor 41 which is a part of the current mirror circuit in the power down controlled circuit 4 becomes zero.
【００２３】このためＭＯＳトランジスタ４１と対にな
るカレントミラー回路の他方のＭＯＳトランジスタ（図
１では図示していない）のドレイン電流も０となる。こ
れにより被制御回路４はパワーダウンされる。Therefore, the drain current of the other MOS transistor (not shown in FIG. 1) of the current mirror circuit paired with the MOS transistor 41 also becomes zero. As a result, the controlled circuit 4 is powered down.
【００２４】更に、請求項３の発明に従えば、増幅器８
の出力はパワーダウン被制御回路４が複数の増幅器を有
する場合、その複数の増幅器の各々バイアス回路にある
カレントミラー回路に対し並列に接続される。Further, according to the invention of claim 3, the amplifier 8 is provided.
When the power-down controlled circuit 4 has a plurality of amplifiers, the output of is connected in parallel to the current mirror circuit in each bias circuit of the plurality of amplifiers.
【００２５】従って、一つの増幅器８を制御することに
よりパワーダウン被制御回路４の全ての増幅器がパワー
ダウンされる。Therefore, by controlling one amplifier 8, all the amplifiers in the power down controlled circuit 4 are powered down.
【実施例】図２は、本発明に従うパワーダウン回路に用
いられる増幅器８の１実施例である。以下図において、
同一又は類似のものには同一の番号を付してある。FIG. 2 is an embodiment of an amplifier 8 used in a power down circuit according to the present invention. In the figure below,
The same or similar items are given the same numbers.
【００２６】図２において、５１は共通にソースが結合
された一対のＭＯＳトランジスタ５１０、５１１からな
る差動増幅回路を構成する。この一対のＭＯＳトランジ
スタの一方のトランジスタ５１１のゲートは、入力Ｘ
（in）となり、電流源１に接続される。In FIG. 2, reference numeral 51 constitutes a differential amplifier circuit composed of a pair of MOS transistors 510 and 511 whose sources are commonly coupled. The gate of one transistor 511 of the pair of MOS transistors has an input X
(In) and connected to the current source 1.
【００２７】この差動増幅回路５１の外側には更にＰ型
ＭＯＳトランジスタ５２及び５５、更にＮ型ＭＯＳトラ
ンジスタ５３、５４及び５６が図示のように接続されて
いる。ＭＯＳトランジスタ５２のゲートは、インバータ
５７を介し、更にＭＯＳトランジスタ５４のゲートは、
直接に端子ＰＤに接続されている。Outside the differential amplifier circuit 51, P-type MOS transistors 52 and 55 and N-type MOS transistors 53, 54 and 56 are connected as shown. The gate of the MOS transistor 52 is via an inverter 57, and the gate of the MOS transistor 54 is
It is directly connected to the terminal PD.
【００２８】ここでパワーダウン被制御回路４をパワー
ダウンさせる場合を考える。この時、端子ＰＤにはパワ
ーダウン制御信号ＰＤが供給される。パワーダウン制御
信号ＰＤは高レベル論理“Ｈ”であり、従ってＭＯＳト
ランジスタ５３、５４はＯＮ状態となる。Here, consider the case where the power-down controlled circuit 4 is powered down. At this time, the power down control signal PD is supplied to the terminal PD. The power-down control signal PD has a high level logic "H", so that the MOS transistors 53 and 54 are turned on.
【００２９】更に、ＭＯＳトランジスタ５２のゲートは
インバータ５７によりパワーダウン制御信号ＰＤが反転
され、低レベル論理“Ｌ”となる。このためＰ型ＭＯＳ
トランジスタ５２はＯＮ状態となる。Further, the power down control signal PD is inverted by the inverter 57, and the gate of the MOS transistor 52 becomes low level logic "L". Therefore, P-type MOS
The transistor 52 is turned on.
【００３０】一方、ＭＯＳトランジスタ５５及び５６
は、それぞれのゲートが高レベル論理“Ｈ”及び低レベ
ル論理“Ｌ”となり、従ってそれぞれＯＦＦ状態とな
る。この結果、上記の各ＭＯＳトランジスタの論理状態
により出力端子Ｙ(out) の電位はグランドレベルとされ
る。On the other hand, MOS transistors 55 and 56
Has a high level logic "H" and a low level logic "L" at its gates, respectively, and thus is in an OFF state. As a result, the potential of the output terminal Y (out) is set to the ground level depending on the logic state of each MOS transistor.
【００３１】本発明の実施例に従えば、図１に示すよう
にパワーダウン被制御回路４の入力側には、カレントミ
ラー回路が備えられる（図１にはカレントミラー回路の
一部を構成するＭＯＳトランジスタ４１のみを示してあ
る）。According to the embodiment of the present invention, a current mirror circuit is provided on the input side of the power down controlled circuit 4 as shown in FIG. 1 (FIG. 1 constitutes a part of the current mirror circuit). Only the MOS transistor 41 is shown).
【００３２】従って、出力端子Ｙ(out) の電位がグラン
ドレベルとなると、パワーダウン被制御回路４、即ちそ
の入力側にあるカレントミラー回路への基準電流は、０
となる。Therefore, when the potential of the output terminal Y (out) becomes the ground level, the reference current to the power-down controlled circuit 4, that is, the current mirror circuit on its input side becomes 0.
Becomes
【００３３】このためカレントミラー回路を構成するＭ
ＯＳトランジスタ４１（図１参照）と対となるＭＯＳト
ランジスタ（図１では図示していない）のドレイン電流
は０となり、被制御回路４はパワーダウンされる。Therefore, M constituting the current mirror circuit
The drain current of the MOS transistor (not shown in FIG. 1) paired with the OS transistor 41 (see FIG. 1) becomes 0, and the controlled circuit 4 is powered down.
【００３４】図３は、本発明のパワーダウン回路の一適
用例である。ここではパワーダウン被制御回路４は、複
数の増幅器ＡＭＰ１乃至４を有している。そして増幅器
８を通して電流源１からの基準電流が複数の増幅器ＡＭ
Ｐ１乃至４のバイアス回路に並列に接続されている。FIG. 3 shows an application example of the power down circuit of the present invention. Here, the power-down controlled circuit 4 has a plurality of amplifiers AMP1 to AMP4. Then, the reference current from the current source 1 is supplied to the plurality of amplifiers AM through the amplifier 8.
The bias circuits P1 to P4 are connected in parallel.
【００３５】図４は、図３におけるパワーダウン被制御
回路４内の複数の増幅器ＡＭＰ１乃至４の一例である。
今、増幅器ＡＭＰ１を例とするが、その構成は他の増幅
器ＡＭＰ２〜４も同様である。FIG. 4 shows an example of the plurality of amplifiers AMP1 to AMP4 in the power-down controlled circuit 4 shown in FIG.
Now, the amplifier AMP1 is taken as an example, but the configuration is the same for the other amplifiers AMP2 to AMP4.
【００３６】増幅器ＡＭＰ１内には、差動増幅器４０が
あり、同様の差動増幅器が必要な増幅度を得る段数分従
属されている。差動増幅器４０は、それぞれソースを共
通とする一対のＭＯＳトランジスタ４４及び４５、ＭＯ
Ｓトランジスタ４４及び４５のドレイン側に接続される
Ｐ型のＭＯＳトランジスタ４２及び４３、更に共通ソー
スとグランドとの間に備えられるＭＯＳトランジスタ４
６から構成される。In the amplifier AMP1, there is a differential amplifier 40, and similar differential amplifiers are subordinated by the number of stages to obtain the required amplification degree. The differential amplifier 40 includes a pair of MOS transistors 44 and 45 having the same source, and MO.
P-type MOS transistors 42 and 43 connected to the drain sides of the S transistors 44 and 45, and a MOS transistor 4 provided between the common source and the ground.
It consists of 6.
【００３７】更に、増幅器ＡＭＰ１は、ＭＯＳトランジ
スタ４４、４５の共通のソースとグランドとの間に備え
られるＭＯＳトランジスタ４６と一体でカレントミラー
回路を構成するＭＯＳトランジスタ４１を有している。
このカレントミラー回路は、増幅器４０のバイアス回路
となる。Further, the amplifier AMP1 has a MOS transistor 41 which forms a current mirror circuit integrally with the MOS transistor 46 provided between the common source of the MOS transistors 44 and 45 and the ground.
This current mirror circuit serves as a bias circuit for the amplifier 40.
【００３８】ＭＯＳトランジスタ４１は、抵抗を通して
増幅器８の出力に接続されている。従って、増幅器８が
パワーダウン制御信号ＰＤによって制御され、その出力
がグランドレベルとなると、ＭＯＳトランジスタ４１の
ドレイン電流は０となる。The MOS transistor 41 is connected to the output of the amplifier 8 through a resistor. Therefore, when the amplifier 8 is controlled by the power-down control signal PD and its output becomes the ground level, the drain current of the MOS transistor 41 becomes zero.
【００３９】これに対応してカレントミラー回路を構成
する他方のＭＯＳトランジスタ４６のドレイン側すなわ
ち差動増幅器４０を構成する一対のＭＯＳトランジスタ
４４及び４５のバイアス電流も０となる。このため増幅
器ＡＭＰ１はパワーダウンされる。Correspondingly, the bias current of the drain side of the other MOS transistor 46 forming the current mirror circuit, that is, the pair of MOS transistors 44 and 45 forming the differential amplifier 40 also becomes zero. Therefore, the amplifier AMP1 is powered down.
【００４０】この時、増幅器８の出力は、他の増幅器Ａ
ＭＰ２〜４にも共通に並列接続されているので、同時に
これらの増幅器ＡＭＰ２〜４もパワーダウンされる。At this time, the output of the amplifier 8 is the other amplifier A
These amplifiers AMP2-4 are also powered down at the same time because they are commonly connected in parallel to MP2-4.
【００４１】以上、本発明を実施例に従って説明した
が、本発明は、これら実施例に限定されるものではな
く、本発明の主旨の範囲内で種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。Although the present invention has been described above according to the embodiments, the present invention is not limited to these embodiments and various modifications can be made within the scope of the gist of the present invention.
They are not excluded from the scope of the present invention.
【００４２】[0042]
【発明の効果】以上説明したように、本発明によれば、
パワーダウン機能を得るために一つの増幅器８が用いら
れる。これによりパワーダウン被制御回路４が複数の増
幅器を持つ大規模な回路である場合においても、共通に
接続される一つの増幅器８の出力をグランドレベルに落
とすことにより全ての増幅器をパワーダウンさせること
が可能である。As described above, according to the present invention,
One amplifier 8 is used to obtain the power down function. Thus, even when the power-down controlled circuit 4 is a large-scale circuit having a plurality of amplifiers, all the amplifiers are powered down by dropping the output of one commonly connected amplifier 8 to the ground level. Is possible.
【００４３】従って、パワーダウン被制御回路４が複数
ある場合、或いはパワーダウン被制御回路４内に複数の
並列される増幅器がある場合であっても、それぞれに対
してパワーダウン用のトランジスタ等の回路素子を備え
ることが不要となる。Therefore, even when there are a plurality of power-down controlled circuits 4 or when there are a plurality of parallel amplifiers in the power-down controlled circuit 4, a power-down transistor or the like is provided for each. It becomes unnecessary to provide a circuit element.
【００４４】このため本発明により、回路規模及び回路
設計効率の点で従来想定されるパワーダウン回路と比
べ、有利なパワーダウン回路の提供が可能である。Therefore, according to the present invention, it is possible to provide an advantageous power down circuit in terms of circuit scale and circuit design efficiency as compared with the power down circuit conventionally assumed.
【図１】本発明の原理図である。FIG. 1 is a principle diagram of the present invention.
【図２】本発明に従うパワーダウン用増幅器の一構成例
を示す。FIG. 2 shows a configuration example of a power-down amplifier according to the present invention.
【図３】本発明に従うパワーダウン回路の一つの適用例
である。FIG. 3 is one application example of a power down circuit according to the present invention.
【図４】図３におけるパワーダウン被制御回路４中の複
数の増幅器の一構成例である。4 is a configuration example of a plurality of amplifiers in the power-down controlled circuit 4 in FIG.
【図５】図５は、従来の技術を説明する図である。FIG. 5 is a diagram illustrating a conventional technique.
１ 定電流源 ４ パワーダウン被制御回路 41 カレントミラー回路の一部を構成するＭＯＳトラン
ジスタ ８ 増幅器 PD パワーダウン制御信号1 constant current source 4 power down controlled circuit 41 MOS transistor forming part of current mirror circuit 8 amplifier PD power down control signal
Claims (3)
流を供給する電流源（１）と、 該パワーダウン被制御回路（４）と該電流源（１）との
間におかれた増幅器（８）を有し、 該増幅器（８）はパワーダウン制御信号（ＰＤ）により
その出力電位がグランドレベルになるように制御される
ことにより、該電流源（１）からの基準電流の該パワー
ダウン被制御回路（４）への供給を止め、該パワーダウ
ン被制御回路（４）をパワーダウンするようにしたこと
を特徴とするパワーダウン回路。1. A current source (1) for supplying a reference current to a power down controlled circuit (4), and an amplifier arranged between the power down controlled circuit (4) and the current source (1). (8), and the amplifier (8) is controlled by the power-down control signal (PD) so that its output potential becomes the ground level, so that the power of the reference current from the current source (1) is A power down circuit characterized in that the supply to the down controlled circuit (4) is stopped and the power down controlled circuit (4) is powered down.
レントミラー回路を備え、 前記増幅器（８）はパワーダウン制御信号（ＰＤ）によ
りその出力電位がグランドレベルになるように制御され
ることにより、該電流源（１）からの基準電流の該パワ
ーダウン被制御回路（４）の該カレントミラー回路への
供給を止めるようにしたことを特徴とするパワーダウン
回路。2. The power-down controlled circuit (4) according to claim 1, wherein the power-down controlled circuit (4) has a current mirror circuit on its input side, and the output potential of the amplifier (8) is grounded by a power-down control signal (PD). The power is characterized in that the supply of the reference current from the current source (1) to the current mirror circuit of the power-down controlled circuit (4) is stopped by controlling the current to be at a level. Down circuit.
（ＡＭＰ１乃至４）を有し、 該複数の増幅器（ＡＭＰ１乃至４）の各々のバイアス回
路にカレントミラー回路（４１、４６）を備え、 前記増幅器（８）は、パワーダウン制御信号（ＰＡ）に
より、その出力電位がグランドレベルになるように制御
されることにより、該電流源（１）からの基準電流の該
カレントミラー回路（４１、４６）への供給を止めるよ
うにしたことを特徴とするパワーダウン回路。3. The power-down controlled circuit (4) according to claim 1, wherein the power-down controlled circuit (4) has a plurality of amplifiers (AMP1 to 4), and a current mirror is provided in each bias circuit of the plurality of amplifiers (AMP1 to 4). A circuit (41, 46) is provided, and the amplifier (8) is controlled by the power-down control signal (PA) so that its output potential becomes the ground level, so that the reference from the current source (1). A power down circuit characterized in that the supply of current to said current mirror circuit (41, 46) is stopped.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4351269A JPH06177657A (en) | 1992-12-07 | 1992-12-07 | Power-down circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4351269A JPH06177657A (en) | 1992-12-07 | 1992-12-07 | Power-down circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177657A true JPH06177657A (en) | 1994-06-24 |
Family
ID=18416175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4351269A Withdrawn JPH06177657A (en) | 1992-12-07 | 1992-12-07 | Power-down circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177657A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205801B2 (en) * | 2004-10-29 | 2007-04-17 | Nippon Precision Circuits Inc. | Power down circuit capable of a wide rage control signal regardless of the power supply voltage fluction |
-
1992
- 1992-12-07 JP JP4351269A patent/JPH06177657A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205801B2 (en) * | 2004-10-29 | 2007-04-17 | Nippon Precision Circuits Inc. | Power down circuit capable of a wide rage control signal regardless of the power supply voltage fluction |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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