JPH06176494A - 記録装置 - Google Patents
記録装置Info
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- JPH06176494A JPH06176494A JP4321608A JP32160892A JPH06176494A JP H06176494 A JPH06176494 A JP H06176494A JP 4321608 A JP4321608 A JP 4321608A JP 32160892 A JP32160892 A JP 32160892A JP H06176494 A JPH06176494 A JP H06176494A
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- JP
- Japan
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- circuit
- output
- bit
- frequency component
- precoder
- Prior art date
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 回路規模の小さい、ノッチ部およびパイロッ
ト信号生成を行う記録装置を提供する。 【構成】 入力データ系列はビット０挿入回路１、ビッ
ト１挿入回路２に入力され、各々、ｍビット毎にスペシ
ャルビットを０、スペシャルビットを１として挿入す
る。ビット０挿入回路１、ビット１挿入回路２の出力は
各々プリコーダ３、プリコーダ４に入力される。プリコ
ーダ３、プリコーダ４は、所定のプリコードを施し、Ｄ
ＳＶ計算回路５に出力する。ＤＳＶ計算回路５では、プ
リコーダ出力のＤＳＶが計算され、周波数成分抽出回路
７に出力される。周波数成分抽出回路７では、ＤＳＶ計
算回路５、６の出力のｆ１およびｆ２の周波数成分を抽
出し比較回路８に出力する。比較回路８では、スペシャ
ルビットを０としたときとスペシャルビットを１とした
ときの周波数成分を比較して、より所望する周波数特性
に近い方のスペシャルビットを決定し出力選択回路９に
て出力される。
ト信号生成を行う記録装置を提供する。 【構成】 入力データ系列はビット０挿入回路１、ビッ
ト１挿入回路２に入力され、各々、ｍビット毎にスペシ
ャルビットを０、スペシャルビットを１として挿入す
る。ビット０挿入回路１、ビット１挿入回路２の出力は
各々プリコーダ３、プリコーダ４に入力される。プリコ
ーダ３、プリコーダ４は、所定のプリコードを施し、Ｄ
ＳＶ計算回路５に出力する。ＤＳＶ計算回路５では、プ
リコーダ出力のＤＳＶが計算され、周波数成分抽出回路
７に出力される。周波数成分抽出回路７では、ＤＳＶ計
算回路５、６の出力のｆ１およびｆ２の周波数成分を抽
出し比較回路８に出力する。比較回路８では、スペシャ
ルビットを０としたときとスペシャルビットを１とした
ときの周波数成分を比較して、より所望する周波数特性
に近い方のスペシャルビットを決定し出力選択回路９に
て出力される。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルＶＴＲ等の
ディジタル信号を処理する記録装置に関するものであ
る。
ディジタル信号を処理する記録装置に関するものであ
る。
【０００２】
【従来の技術】ＶＴＲ等の磁気記録装置においては、再
生時にヘッドがトラックを外れることにより、ヘッド出
力が低下し、誤りが増加することで正常な画面が再生で
きなくなる。したがってヘッドが目的のトラックを正確
に追従すること、すなわち、ヘッドのトラッキングを保
持することが必要である。特に、家庭用ディジタルＶＴ
Ｒ等では、長時間記録を行うために狭トラック化がなさ
れており、より正確にヘッドのトラッキングを保持する
ことが求められている。
生時にヘッドがトラックを外れることにより、ヘッド出
力が低下し、誤りが増加することで正常な画面が再生で
きなくなる。したがってヘッドが目的のトラックを正確
に追従すること、すなわち、ヘッドのトラッキングを保
持することが必要である。特に、家庭用ディジタルＶＴ
Ｒ等では、長時間記録を行うために狭トラック化がなさ
れており、より正確にヘッドのトラッキングを保持する
ことが求められている。
【０００３】ヘッドのトラッキングのずれを検出する手
段として、各トラックが有するパイロット信号を利用し
て、隣接するトラックからのパイロット信号のクロスト
ークを比較することにより、ヘッドのトラッキングが前
後どちらかにずれているかを検出する手法がある。
段として、各トラックが有するパイロット信号を利用し
て、隣接するトラックからのパイロット信号のクロスト
ークを比較することにより、ヘッドのトラッキングが前
後どちらかにずれているかを検出する手法がある。
【０００４】記録信号が図２に示す３種類のＦ０、Ｆ１
およびＦ２パターンの周波数特性をもつように記録時に
変調を行う。Ｆ０パターンではｆ１およびｆ２の周波数
で周波数成分の少ない部分、すなわちノッチ部をもつ。
Ｆ１パターンでは、ｆ１の周波数で、その周波数成分が
多い部分、すなわちパイロット信号をもち、ｆ２の周波
数でノッチ部をもつ。Ｆ２パターンではｆ１の周波数で
ノッチ部をもち、ｆ２の周波数でパイロット信号をも
つ。
およびＦ２パターンの周波数特性をもつように記録時に
変調を行う。Ｆ０パターンではｆ１およびｆ２の周波数
で周波数成分の少ない部分、すなわちノッチ部をもつ。
Ｆ１パターンでは、ｆ１の周波数で、その周波数成分が
多い部分、すなわちパイロット信号をもち、ｆ２の周波
数でノッチ部をもつ。Ｆ２パターンではｆ１の周波数で
ノッチ部をもち、ｆ２の周波数でパイロット信号をも
つ。
【０００５】記録信号が図３のようにトラック毎に、記
録信号の周波数のパターンがＦ０、Ｆ１、Ｆ０、Ｆ２と
なるように変調し記録する。Ｆ０パターンの再生時に
は、隣接トラックのＦ１およびＦ２パターンからのクロ
ストークにより再生信号のｆ１およびｆ２の周波数にピ
ークをもつ。ヘッドがトラックの中心から外れＦ１パタ
ーンのトラックの側へずれると、Ｆ１パターンのパイロ
ット信号のクロストークがＦ２パターンのパイロット信
号のクロストークより大きくなり、結果として再生信号
のｆ１の周波数成分がｆ２の周波数成分より大きくな
る。このようにしてＦ０パターンの再生信号のｆ１、ｆ
２の周波数成分を比較することによって、ヘッドのトラ
ッキングのずれを検出することができ、正しいトラッキ
ングを実現できる。
録信号の周波数のパターンがＦ０、Ｆ１、Ｆ０、Ｆ２と
なるように変調し記録する。Ｆ０パターンの再生時に
は、隣接トラックのＦ１およびＦ２パターンからのクロ
ストークにより再生信号のｆ１およびｆ２の周波数にピ
ークをもつ。ヘッドがトラックの中心から外れＦ１パタ
ーンのトラックの側へずれると、Ｆ１パターンのパイロ
ット信号のクロストークがＦ２パターンのパイロット信
号のクロストークより大きくなり、結果として再生信号
のｆ１の周波数成分がｆ２の周波数成分より大きくな
る。このようにしてＦ０パターンの再生信号のｆ１、ｆ
２の周波数成分を比較することによって、ヘッドのトラ
ッキングのずれを検出することができ、正しいトラッキ
ングを実現できる。
【０００６】従来、このようなＦ０、Ｆ１およびＦ２パ
ターンの変調は、記録する２値系列における０と１のつ
ながりを制御することにより行っている。以下、この方
法について説明する。入力データ系列に、ｍビット毎に
スペシャルビットと呼ばれるビットを１ビット挿入す
る。スペシャルビットは０あるいは１の任意のビットで
あり、スペシャルビットを０とした時とスペシャルビッ
トを１とした時の出力データ系列の周波数特性を比較
し、より所望する周波数特性に近い方の出力データ系列
を記録信号とすることで所望の周波数特性を持つ記録信
号を生成する。
ターンの変調は、記録する２値系列における０と１のつ
ながりを制御することにより行っている。以下、この方
法について説明する。入力データ系列に、ｍビット毎に
スペシャルビットと呼ばれるビットを１ビット挿入す
る。スペシャルビットは０あるいは１の任意のビットで
あり、スペシャルビットを０とした時とスペシャルビッ
トを１とした時の出力データ系列の周波数特性を比較
し、より所望する周波数特性に近い方の出力データ系列
を記録信号とすることで所望の周波数特性を持つ記録信
号を生成する。
【０００７】まず、入力データのｍビット毎にスペシャ
ルビットとして０を挿入して図４のプリコーダに入力し
プリコードを施す。また一方で、入力データ系列のｍビ
ット毎にスペシャルビットを１として挿入して図４のプ
リコーダに入力しプリコードを施す。プリコーダの特性
は（数１）で表され、復号時に公知のパーシャルレスポ
ンス検出を行うために用いられる。ここで、｛ａ｝はプ
リコーダ入力系列であり、｛ｂ｝はプリコーダ出力系列
である。プリコーダの出力系列はそれぞれフーリエ変換
回路に入力されｆ１およびｆ２の周波数の周波数成分が
抽出される。それぞれの周波数成分は比較回路に入力さ
れ、所望する周波数成分に近い方のプリコーダ出力系列
のスペシャルビットを決定する。出力選択回路では、決
定されたスペシャルビットの方のプリコードされたデー
タを記録信号として出力する。このようにして、プリコ
ーダ出力系列の周波数成分を比較し選択することによっ
て、出力データ系列の周波数成分を制御し、ノッチ部お
よびパイロット信号をもつ記録信号を生成することがで
きる。
ルビットとして０を挿入して図４のプリコーダに入力し
プリコードを施す。また一方で、入力データ系列のｍビ
ット毎にスペシャルビットを１として挿入して図４のプ
リコーダに入力しプリコードを施す。プリコーダの特性
は（数１）で表され、復号時に公知のパーシャルレスポ
ンス検出を行うために用いられる。ここで、｛ａ｝はプ
リコーダ入力系列であり、｛ｂ｝はプリコーダ出力系列
である。プリコーダの出力系列はそれぞれフーリエ変換
回路に入力されｆ１およびｆ２の周波数の周波数成分が
抽出される。それぞれの周波数成分は比較回路に入力さ
れ、所望する周波数成分に近い方のプリコーダ出力系列
のスペシャルビットを決定する。出力選択回路では、決
定されたスペシャルビットの方のプリコードされたデー
タを記録信号として出力する。このようにして、プリコ
ーダ出力系列の周波数成分を比較し選択することによっ
て、出力データ系列の周波数成分を制御し、ノッチ部お
よびパイロット信号をもつ記録信号を生成することがで
きる。
【０００８】
【数１】
【０００９】図９に従来の記録装置のブロック図を示
す。入力データ系列はビット０挿入回路１０１に入力さ
れ、ｍビット毎に０がスペシャルビットとして挿入され
る。ビット０挿入回路１０１の出力はプリコーダ１０２
に入力され（数１）で表されるプリコードが施される。
同様に入力データ系列はビット１挿入回路１０３に入力
され、ｍビット毎にスペシャルビットとして挿入され
る。ビット１挿入回路１０３の出力はプリコーダ１０４
に入力され（数１）で表されるプリコードが施される。
プリコーダ１０２とプリコーダ１０４の出力は周波数成
分抽出回路１０５に入力される。周波数成分抽出回路１
０５では、ｆ１とｆ２の周波数成分を抽出する。これら
の周波数成分は比較回路１０６に入力される。比較回路
１０６では入力された周波数成分の大小により、スペシ
ャルビットを決定する。比較回路１０６の出力は出力選
択回路１０７に入力され、決定されたスペシャルビット
の方のプリコーダ出力系列を記録信号として出力する。
す。入力データ系列はビット０挿入回路１０１に入力さ
れ、ｍビット毎に０がスペシャルビットとして挿入され
る。ビット０挿入回路１０１の出力はプリコーダ１０２
に入力され（数１）で表されるプリコードが施される。
同様に入力データ系列はビット１挿入回路１０３に入力
され、ｍビット毎にスペシャルビットとして挿入され
る。ビット１挿入回路１０３の出力はプリコーダ１０４
に入力され（数１）で表されるプリコードが施される。
プリコーダ１０２とプリコーダ１０４の出力は周波数成
分抽出回路１０５に入力される。周波数成分抽出回路１
０５では、ｆ１とｆ２の周波数成分を抽出する。これら
の周波数成分は比較回路１０６に入力される。比較回路
１０６では入力された周波数成分の大小により、スペシ
ャルビットを決定する。比較回路１０６の出力は出力選
択回路１０７に入力され、決定されたスペシャルビット
の方のプリコーダ出力系列を記録信号として出力する。
【００１０】比較回路１０６のスペシャルビットの決定
方法は例えば、次のとおりである。Ｆ０パターンの時に
は、ｆ１および、ｆ２の周波数成分のより小さいほうの
プリコーダ出力系列を記録信号として出力する。Ｆ１パ
ターンでは、ｆ１の周波数成分が大きく、ｆ２の周波数
成分が小さいほうのプリコーダ出力系列を記録信号とし
て出力する。さらに、Ｆ２パターンの時にはｆ１の周波
数成分が小さく、ｆ２の周波数成分が大きいほうのプリ
コーダ出力系列を記録信号として出力する。
方法は例えば、次のとおりである。Ｆ０パターンの時に
は、ｆ１および、ｆ２の周波数成分のより小さいほうの
プリコーダ出力系列を記録信号として出力する。Ｆ１パ
ターンでは、ｆ１の周波数成分が大きく、ｆ２の周波数
成分が小さいほうのプリコーダ出力系列を記録信号とし
て出力する。さらに、Ｆ２パターンの時にはｆ１の周波
数成分が小さく、ｆ２の周波数成分が大きいほうのプリ
コーダ出力系列を記録信号として出力する。
【００１１】周波数成分抽出回路１０５は図１０に示す
ようにフーリエ変換回路１２１、１２２、１２３および
１２４で構成される。フーリエ変換回路１２１はさらに
図１１の様に構成される。フーリエ変換回路１２１で
は、スペシャルビットを０とした時のプリコーダ出力の
周波数ｆ１の周波数成分が計算される。フーリエ変換回
路１２１に入力されたプリコーダ出力は乗算器１３１に
入力され、サイン波形発生器１３８の出力と乗算され
る。サイン波形発生器１３８では、周期が２πｆ１のサ
イン波形を発生する。乗算器１３１の出力は累積加算器
１３２に入力され、区間の間の総和を求められる。累積
加算器１３２の出力は、２乗回路１３３に入力され、２
乗される。
ようにフーリエ変換回路１２１、１２２、１２３および
１２４で構成される。フーリエ変換回路１２１はさらに
図１１の様に構成される。フーリエ変換回路１２１で
は、スペシャルビットを０とした時のプリコーダ出力の
周波数ｆ１の周波数成分が計算される。フーリエ変換回
路１２１に入力されたプリコーダ出力は乗算器１３１に
入力され、サイン波形発生器１３８の出力と乗算され
る。サイン波形発生器１３８では、周期が２πｆ１のサ
イン波形を発生する。乗算器１３１の出力は累積加算器
１３２に入力され、区間の間の総和を求められる。累積
加算器１３２の出力は、２乗回路１３３に入力され、２
乗される。
【００１２】同様に入力されたデータ系列は乗算器１３
４に入力され、コサイン波形発生器１３９の出力と乗算
される。コサイン波形発生器１３９では、周期が２πｆ
１のコサイン波形を発生する。乗算器１３４の出力は累
積加算器１３５に入力され、区間の間の総和を求められ
る。累積加算器１３５の出力は２乗回路１３６に入力さ
れ、２乗される。２乗回路１３３と２乗回路１３６の出
力は加算器１３７に入力され加算される。この加算器１
３７の出力がスペシャルビットを０とした時のプリコー
ダ出力のｆ１における周波数成分である。また、フーリ
エ変換回路１２２はフーリエ変換回路１２１と同じもの
であり、スペシャルビットを１とした時のプリコーダ出
力のｆ１における周波数成分を抽出する。フーリエ変換
回路１２３、１２４はフーリエ変換回路１２１のサイン
波形発生器、コサイン波形発生器の出力するサイン波形
およびコサイン波形の周期を２πｆ２とすることでスペ
シャルビットを０とした時と１とした時のｆ２の周波数
成分をそれぞれ抽出する。
４に入力され、コサイン波形発生器１３９の出力と乗算
される。コサイン波形発生器１３９では、周期が２πｆ
１のコサイン波形を発生する。乗算器１３４の出力は累
積加算器１３５に入力され、区間の間の総和を求められ
る。累積加算器１３５の出力は２乗回路１３６に入力さ
れ、２乗される。２乗回路１３３と２乗回路１３６の出
力は加算器１３７に入力され加算される。この加算器１
３７の出力がスペシャルビットを０とした時のプリコー
ダ出力のｆ１における周波数成分である。また、フーリ
エ変換回路１２２はフーリエ変換回路１２１と同じもの
であり、スペシャルビットを１とした時のプリコーダ出
力のｆ１における周波数成分を抽出する。フーリエ変換
回路１２３、１２４はフーリエ変換回路１２１のサイン
波形発生器、コサイン波形発生器の出力するサイン波形
およびコサイン波形の周期を２πｆ２とすることでスペ
シャルビットを０とした時と１とした時のｆ２の周波数
成分をそれぞれ抽出する。
【００１３】以上のようにして、出力データの０と１の
つながりを制御し、ノッチ部およびパイロット信号を持
つ記録信号を生成する。
つながりを制御し、ノッチ部およびパイロット信号を持
つ記録信号を生成する。
【００１４】
【発明が解決しようとする課題】しかしながら、前記の
フーリエ変換を用いて周波数成分を計算する方法は多数
の乗算を行わなければならないことが知られている。ま
た、このような回路を高速に作動させるためには、回路
規模が大きくなることは避けられず、実用上の問題とな
っている。
フーリエ変換を用いて周波数成分を計算する方法は多数
の乗算を行わなければならないことが知られている。ま
た、このような回路を高速に作動させるためには、回路
規模が大きくなることは避けられず、実用上の問題とな
っている。
【００１５】本発明は、上記従来の課題を解決すること
を目的とし、回路規模の小さい、ノッチ部およびパイロ
ット信号生成を行う記録装置を提供することを目的とす
る。
を目的とし、回路規模の小さい、ノッチ部およびパイロ
ット信号生成を行う記録装置を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】本発明は、上記目的を達
成するため、入力データ系列のｍビット毎に１ビットの
０を付加しインターリーブドＮＲＺＩ変調を施す０プリ
コード手段と、前記入力データ系列のｍビット毎に１ビ
ットの１を付加しインターリーブドＮＲＺＩ変調を施す
１プリコード手段と、前記０プリコード手段の出力と前
記１プリコード手段の出力の２系列の代表値を生成する
代表値生成手段と、前記代表値生成手段の出力により前
記０プリコード手段の出力と前記１プリコード手段の出
力の２系列の周波数成分を抽出する周波数成分抽出手段
と、少なくともこれらの抽出成分に基づいて前記周波数
成分がより大きく増減するほうの前記２系列の内の１系
列を選択して出力データ系列として出力する出力選択手
段とを備えた構成としている。
成するため、入力データ系列のｍビット毎に１ビットの
０を付加しインターリーブドＮＲＺＩ変調を施す０プリ
コード手段と、前記入力データ系列のｍビット毎に１ビ
ットの１を付加しインターリーブドＮＲＺＩ変調を施す
１プリコード手段と、前記０プリコード手段の出力と前
記１プリコード手段の出力の２系列の代表値を生成する
代表値生成手段と、前記代表値生成手段の出力により前
記０プリコード手段の出力と前記１プリコード手段の出
力の２系列の周波数成分を抽出する周波数成分抽出手段
と、少なくともこれらの抽出成分に基づいて前記周波数
成分がより大きく増減するほうの前記２系列の内の１系
列を選択して出力データ系列として出力する出力選択手
段とを備えた構成としている。
【００１７】
【作用】本発明は、上記構成によって、入力されたデー
タ系列のｍビット毎にスペシャルビットを挿入し、イン
ターリーブドＮＲＺＩ変調を施し、Ｎ個の周波数成分を
増減させたデータ系列を出力されるように作用する。
タ系列のｍビット毎にスペシャルビットを挿入し、イン
ターリーブドＮＲＺＩ変調を施し、Ｎ個の周波数成分を
増減させたデータ系列を出力されるように作用する。
【００１８】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明の一実施例のブロック図である。入力
データ系列はビット０挿入回路１に入力され、ｍビット
毎に０がスペシャルビットとして挿入される。ビット０
挿入回路１の出力はプリコーダ３に入力される。プリコ
ーダ３では、（数１）で表されるプリコードを施され、
ＤＳＶ計算回路５に出力される。ＤＳＶ計算回路５では
プリコーダ出力のＤＳＶが計算され、周波数成分抽出回
路７に出力される。同様に入力データ系列はビット１挿
入回路２に入力され、ｍビット毎に１がスペシャルビッ
トとして挿入される。ビット１挿入回路２の出力はプリ
コーダ４に入力される。プリコーダ４では（数１）で表
されるプリコードが施され、ＤＳＶ計算回路６に出力さ
れる。ＤＳＶ計算回路６では、プリコーダ出力のＤＳＶ
が計算され周波数成分抽出回路７に入力される。周波数
成分抽出回路７では、ＤＳＶ計算回路５およびＤＳＶ計
算回路６の出力のｆ１およびｆ２の周波数成分を抽出し
比較回路８に出力する。比較回路８では、スペシャルビ
ットを０としたときとスペシャルビットを１としたとき
の周波数成分を比較して、より所望する周波数特性に近
い方のスペシャルビットを決定し出力する。出力選択回
路９では、決定されたスペシャルビットの方のプリコー
ダ出力を記録信号として出力する。
る。図１は本発明の一実施例のブロック図である。入力
データ系列はビット０挿入回路１に入力され、ｍビット
毎に０がスペシャルビットとして挿入される。ビット０
挿入回路１の出力はプリコーダ３に入力される。プリコ
ーダ３では、（数１）で表されるプリコードを施され、
ＤＳＶ計算回路５に出力される。ＤＳＶ計算回路５では
プリコーダ出力のＤＳＶが計算され、周波数成分抽出回
路７に出力される。同様に入力データ系列はビット１挿
入回路２に入力され、ｍビット毎に１がスペシャルビッ
トとして挿入される。ビット１挿入回路２の出力はプリ
コーダ４に入力される。プリコーダ４では（数１）で表
されるプリコードが施され、ＤＳＶ計算回路６に出力さ
れる。ＤＳＶ計算回路６では、プリコーダ出力のＤＳＶ
が計算され周波数成分抽出回路７に入力される。周波数
成分抽出回路７では、ＤＳＶ計算回路５およびＤＳＶ計
算回路６の出力のｆ１およびｆ２の周波数成分を抽出し
比較回路８に出力する。比較回路８では、スペシャルビ
ットを０としたときとスペシャルビットを１としたとき
の周波数成分を比較して、より所望する周波数特性に近
い方のスペシャルビットを決定し出力する。出力選択回
路９では、決定されたスペシャルビットの方のプリコー
ダ出力を記録信号として出力する。
【００１９】入力データ系列と各部の出力系列の関係を
図５に示す。入力データ系列（ａ）はビット０挿入回路
１とビット１挿入回路２に入力される。ビット０挿入回
路１とビット１挿入回路２ではそれぞれｍビットの入力
につき、スペシャルビットを１ビット付加し、（ｍ＋
１）ビットを出力する。また、その（ｍ＋１）ビットの
先頭の１ビットはビット０挿入回路１では０であり、ビ
ット１挿入回路２では１である。残りのｍビットは入力
された入力データ系列をそのまま出力する。これを図５
（ｂ）に示す。ビット０挿入回路１とビット１挿入回路
２の出力はそれぞれ、プリコーダ３とプリコーダ４に入
力され（数１）で表わされるプリコードを施され出力さ
れる。これを図５（ｃ）に示す。プリコーダ３とプリコ
ーダ４の出力はそれぞれＤＳＶ計算回路５およびＤＳＶ
計算回路６に入力される。ＤＳＶ計算回路５およびＤＳ
Ｖ計算回路６では入力された（ｍ＋１）ビットのＤＳＶ
を計算し、代表値として出力する。ＤＳＶ（Ｄｉｇｉｔ
ａｌ Ｓｕｍ Ｖａｒｉａｔｉｏｎ）は、ビット列の０
を−１、１を＋１とした時の総和を表わす。この場合
は、入力された（ｍ＋１）ビットの１の個数と０の個数
の差を求め出力する。これを図５（ｄ）に示す。周波数
成分抽出回路７では、ＤＳＶ計算回路の出力系列のｆ１
およびｆ２の周波数成分を抽出し比較回路８に出力す
る。比較回路８では、スペシャルビットを０としたとき
の周波数成分抽出回路７の出力とスペシャルビットを１
としたときの周波数成分抽出回路７の出力を比較して、
より大きく増減する方のスペシャルビットを決定して出
力選択回路９に出力する。出力選択回路９では、比較回
路９で決定されたスペシャルビットの方のプリコーダ出
力を記録信号として出力する。これを図５（ｅ）に示
す。
図５に示す。入力データ系列（ａ）はビット０挿入回路
１とビット１挿入回路２に入力される。ビット０挿入回
路１とビット１挿入回路２ではそれぞれｍビットの入力
につき、スペシャルビットを１ビット付加し、（ｍ＋
１）ビットを出力する。また、その（ｍ＋１）ビットの
先頭の１ビットはビット０挿入回路１では０であり、ビ
ット１挿入回路２では１である。残りのｍビットは入力
された入力データ系列をそのまま出力する。これを図５
（ｂ）に示す。ビット０挿入回路１とビット１挿入回路
２の出力はそれぞれ、プリコーダ３とプリコーダ４に入
力され（数１）で表わされるプリコードを施され出力さ
れる。これを図５（ｃ）に示す。プリコーダ３とプリコ
ーダ４の出力はそれぞれＤＳＶ計算回路５およびＤＳＶ
計算回路６に入力される。ＤＳＶ計算回路５およびＤＳ
Ｖ計算回路６では入力された（ｍ＋１）ビットのＤＳＶ
を計算し、代表値として出力する。ＤＳＶ（Ｄｉｇｉｔ
ａｌ Ｓｕｍ Ｖａｒｉａｔｉｏｎ）は、ビット列の０
を−１、１を＋１とした時の総和を表わす。この場合
は、入力された（ｍ＋１）ビットの１の個数と０の個数
の差を求め出力する。これを図５（ｄ）に示す。周波数
成分抽出回路７では、ＤＳＶ計算回路の出力系列のｆ１
およびｆ２の周波数成分を抽出し比較回路８に出力す
る。比較回路８では、スペシャルビットを０としたとき
の周波数成分抽出回路７の出力とスペシャルビットを１
としたときの周波数成分抽出回路７の出力を比較して、
より大きく増減する方のスペシャルビットを決定して出
力選択回路９に出力する。出力選択回路９では、比較回
路９で決定されたスペシャルビットの方のプリコーダ出
力を記録信号として出力する。これを図５（ｅ）に示
す。
【００２０】周波数成分抽出回路７のブロック図を図６
に示す。ＤＳＶ計算回路５とＤＳＶ計算回路６の出力
は、ディジタルフィルタ１０およびディジタルフィルタ
１１に入力される。ディジタルフィルタ１０ではｆ１の
周波数成分の抽出が、ディジタルフィルタ１１ではｆ２
の周波数成分の抽出がそれぞれ行なわれる。ディジタル
フィルタ１０及びディジタルフィルタ１１のブロック図
を図７に示す。ＩＩＲ型ディジタルフィルタは一般的に
図１２の構成を持ち、出力系列を遅延回路４１で遅延
し、この出力を乗算器４２で係数を乗じ加算器４０でこ
れらの乗算器の出力と入力データ系列を加算し出力する
ことでフィルタを構成できること、また遅延回路４１の
段数および乗算器４２の係数を適当に選ぶことで任意の
周波数特性を持つフィルタを構成できることが知られて
いる。
に示す。ＤＳＶ計算回路５とＤＳＶ計算回路６の出力
は、ディジタルフィルタ１０およびディジタルフィルタ
１１に入力される。ディジタルフィルタ１０ではｆ１の
周波数成分の抽出が、ディジタルフィルタ１１ではｆ２
の周波数成分の抽出がそれぞれ行なわれる。ディジタル
フィルタ１０及びディジタルフィルタ１１のブロック図
を図７に示す。ＩＩＲ型ディジタルフィルタは一般的に
図１２の構成を持ち、出力系列を遅延回路４１で遅延
し、この出力を乗算器４２で係数を乗じ加算器４０でこ
れらの乗算器の出力と入力データ系列を加算し出力する
ことでフィルタを構成できること、また遅延回路４１の
段数および乗算器４２の係数を適当に選ぶことで任意の
周波数特性を持つフィルタを構成できることが知られて
いる。
【００２１】図７の本実施例のディジタルフィルタ１０
及びディジタルフィルタ１１では、加算器３０にはＤＳ
Ｖ計算回路５の出力が入力され、乗算器３３、遅延回路
３２とともに図１２のディジタルフィルタを構成し、所
望する周波数成分を抽出する。また、加算器３１にはＤ
ＳＶ計算回路６の出力が入力され、乗算器３３、遅延回
路３２とともに図１２のディジタルフィルタを構成し、
所望する周波数成分を抽出する。加算器３０及び加算器
３１の出力はそれぞれ遅延回路３５及び遅延回路３６に
入力される。スイッチ３４では、前回決定されたスペシ
ャルビットの方の遅延されたデータを選択することによ
って、スペシャルビットが０のときの代表値とスペシャ
ルビットが１の時の代表値が別々に入力されるにもかか
わらず、遅延回路の状態は決定されたほうの遅延データ
を保持することを可能とする。また、ディジタルフィル
タ１０およびディジタルフィルタ１１では多くの乗算及
び加算が発生するが図８に示すように乗算器の係数を０
あるいは１とすることで、簡単な構成にすることができ
る。ここでディジタルフィルタ１０の遅延回路５０と遅
延回路５１を足した遅延時間は周波数ｆ１の１周期分の
時間であり、ディジタルフィルタ１１の遅延回路５２と
遅延回路５３の遅延時間を足したものは周波数ｆ２の１
周期分の時間である。以上のようにして、従来と比較
し、簡単な回路で所望の周波数特性を持つ記録信号を得
ることが出来る。
及びディジタルフィルタ１１では、加算器３０にはＤＳ
Ｖ計算回路５の出力が入力され、乗算器３３、遅延回路
３２とともに図１２のディジタルフィルタを構成し、所
望する周波数成分を抽出する。また、加算器３１にはＤ
ＳＶ計算回路６の出力が入力され、乗算器３３、遅延回
路３２とともに図１２のディジタルフィルタを構成し、
所望する周波数成分を抽出する。加算器３０及び加算器
３１の出力はそれぞれ遅延回路３５及び遅延回路３６に
入力される。スイッチ３４では、前回決定されたスペシ
ャルビットの方の遅延されたデータを選択することによ
って、スペシャルビットが０のときの代表値とスペシャ
ルビットが１の時の代表値が別々に入力されるにもかか
わらず、遅延回路の状態は決定されたほうの遅延データ
を保持することを可能とする。また、ディジタルフィル
タ１０およびディジタルフィルタ１１では多くの乗算及
び加算が発生するが図８に示すように乗算器の係数を０
あるいは１とすることで、簡単な構成にすることができ
る。ここでディジタルフィルタ１０の遅延回路５０と遅
延回路５１を足した遅延時間は周波数ｆ１の１周期分の
時間であり、ディジタルフィルタ１１の遅延回路５２と
遅延回路５３の遅延時間を足したものは周波数ｆ２の１
周期分の時間である。以上のようにして、従来と比較
し、簡単な回路で所望の周波数特性を持つ記録信号を得
ることが出来る。
【００２２】なお、以上の説明ではｆ１および、ｆ２の
二つの周波数を用いるトラッキング保持方法における記
録装置について説明したが、他の例えばｎ個の周波数を
用いるトラッキング保持方法では、ディジタルフィルタ
をｎ個並列に構成することで任意の周波数成分を制御す
ることが出来る。
二つの周波数を用いるトラッキング保持方法における記
録装置について説明したが、他の例えばｎ個の周波数を
用いるトラッキング保持方法では、ディジタルフィルタ
をｎ個並列に構成することで任意の周波数成分を制御す
ることが出来る。
【００２３】
【発明の効果】以上のように本発明の記録装置は、入力
データ系列のｍビット毎に１ビットの０を付加しインタ
ーリーブドＮＲＺＩ変調を施す０プリコード手段と、前
記入力データ系列のｍビット毎に１ビットの１を付加し
インターリーブドＮＲＺＩ変調を施す１プリコード手段
と、前記０プリコード手段の出力と前記１プリコード手
段の出力の２系列の代表値を生成する代表値生成手段
と、前記代表値生成手段の出力により前記０プリコード
手段の出力と前記１プリコード手段の出力の２系列の周
波数成分を抽出する周波数成分抽出手段と、少なくとも
これらの抽出成分に基づいて前記周波数成分がより大き
く増減するほうの前記２系列の内の１系列を選択して出
力データ系列として出力する出力選択手段とを備えるこ
とにより、小規模な回路でノッチ及びパイロット信号の
生成を行うことができ、長時間記録のために狭トラック
化が必要な家庭用ディジタルＶＴＲに用いれば大なる効
果を奏するものである。
データ系列のｍビット毎に１ビットの０を付加しインタ
ーリーブドＮＲＺＩ変調を施す０プリコード手段と、前
記入力データ系列のｍビット毎に１ビットの１を付加し
インターリーブドＮＲＺＩ変調を施す１プリコード手段
と、前記０プリコード手段の出力と前記１プリコード手
段の出力の２系列の代表値を生成する代表値生成手段
と、前記代表値生成手段の出力により前記０プリコード
手段の出力と前記１プリコード手段の出力の２系列の周
波数成分を抽出する周波数成分抽出手段と、少なくとも
これらの抽出成分に基づいて前記周波数成分がより大き
く増減するほうの前記２系列の内の１系列を選択して出
力データ系列として出力する出力選択手段とを備えるこ
とにより、小規模な回路でノッチ及びパイロット信号の
生成を行うことができ、長時間記録のために狭トラック
化が必要な家庭用ディジタルＶＴＲに用いれば大なる効
果を奏するものである。
【図１】本発明の一実施例のブロック図
【図２】同記録信号の周波数特性図
【図３】同トラックパターン図
【図４】同プリコーダのブロック図
【図５】同入力データ系列と各部の出力系列の関係図
【図６】同周波数抽出回路のブロック図
【図７】同ディジタルフィルタのブロック図
【図８】同簡単な構成のディジタルフィルタのブロック
図
図
【図９】従来の記録装置のブロック図
【図１０】同周波数抽出回路のブロック図
【図１１】同フーリエ変換回路のブロック図
【図１２】同ＩＩＲ型ディジタルフィルタのブロック図
１ ビット０挿入回路 ２ ビット１挿入回路 ３、４ プリコーダ ５、６ ＤＳＶ抽出回路 ７ 周波数計算回路 ８ 比較回路 ９ 出力選択回路
Claims (2)
- 【請求項１】入力データ系列のｍビット毎に１ビットの
０を付加しインターリーブドＮＲＺＩ変調を施す０プリ
コード手段と、前記入力データ系列のｍビット毎に１ビ
ットの１を付加しインターリーブドＮＲＺＩ変調を施す
１プリコード手段と、前記０プリコード手段の出力と前
記１プリコード手段の出力の２系列の代表値を生成する
代表値生成手段と、前記代表値生成手段の出力により前
記０プリコード手段の出力と前記１プリコード手段の出
力の２系列の周波数成分を抽出する周波数成分抽出手段
と、少なくともこれらの抽出成分に基づいて前記周波数
成分がより大きく増減する方の前記２系列の内の１系列
を選択して出力データ系列として出力する出力選択手段
とを備えてなる記録装置。 - 【請求項２】代表値生成手段はＤＳＶ計算手段で構成さ
れ、周波数成分抽出手段はディジタルフィルタで構成さ
れる請求項１記載の記録装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4321608A JPH06176494A (ja) | 1992-12-01 | 1992-12-01 | 記録装置 |
| DE69322054T DE69322054T2 (de) | 1992-10-16 | 1993-09-23 | Gerät zur Aufzeichnung von Datensignalen mittels Steuerung der Frequenzcharakteristiken der Datensignale |
| EP93307554A EP0593173B1 (en) | 1992-10-16 | 1993-09-23 | Apparatus for recording digital signals by controlling frequency characteristics of digital signals |
| KR1019930021273A KR0142170B1 (ko) | 1992-10-16 | 1993-10-14 | 디지틀신호의 주파수특성을 제어하여 디지틀신호를 기록하는 장치 |
| US08/453,777 US5579182A (en) | 1992-10-16 | 1995-05-30 | Apparatus for recording digital signals superposed with controlled frequency components |
| US08/674,870 US5825567A (en) | 1992-10-16 | 1996-07-02 | Apparatus for recording digital signals by controlling frequency characteristics of digital signals utilizing bit extraction and interleaved NRZI molulation |
| US09/005,484 US6118930A (en) | 1992-10-16 | 1998-01-12 | Apparatus for recording digital signals by controlling frequency characteristics of digital signals utilizing bit extraction and interleaved NRZI modulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4321608A JPH06176494A (ja) | 1992-12-01 | 1992-12-01 | 記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06176494A true JPH06176494A (ja) | 1994-06-24 |
Family
ID=18134431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4321608A Pending JPH06176494A (ja) | 1992-10-16 | 1992-12-01 | 記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06176494A (ja) |
-
1992
- 1992-12-01 JP JP4321608A patent/JPH06176494A/ja active Pending
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