JPH06168134A - ファジイ制御のためのファジイ推論プロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 ｉｆｔｈｅｎルールの知識情報の前件部での
曖昧照合結果を複数個組み合わせ、対応する複数後件部
の基準抑制量を配合して、最適制御量を内挿するファジ
イ推論回路の計算を簡略化し、高速化と小型化とを実現
する技術を提供する。 【構成】 メンバシップ（ｍｓ）関数を記憶する第１ル
ールメモリ１２０と、ルール別にファジイ論理条件と基
準抑制量を記憶する第２ルールメモリ１３０と、現在の
制御量の決定に関係するルールアドレスを記憶する状態
推移監視回路１５０と、この監視回路１５０が出力する
ルールアドレスに従って読み出された論理条件とｍｓ関
数のグレード値から適合度をファジイ論理演算により計
算する適合度計算回路１４０と、適合度を最大にするル
ールアドレス群の検出回路１６０と、ルールアドレス群
に対応した適合度と基準制御量を使う最適制御量計算回
路１７０とを含む。 【効果】 論理条件の複雑な場合、ルール数の多い場合
への拡張性が従来より高い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、産業や家庭で広く使わ
れる電気機器や電子機器にファジィ制御を実装するため
に使われるファジィ推論プロセッサに係わる。もう少し
詳しく言えば、ｉｆ−ｔｈｅｎルールで表現された知識
情報を利用し、電気機器や電子機器において刻々と変化
する事実情報を観測し、それと知識情報との照合結果に
よる最適制御量を算出し、滑らかな制御をもたらすファ
ジィ推論の拡張性に富む実現手段に関するものである。

【０００２】

【従来の技術】ｉｆ−ｔｈｅｎルールの知識情報とは、
問題が起ったときに、問題がｉｆの後に記述された前件
部Ａに合う場合であるならｔｈｅｎの後に記述された後
件部Ｂに従う操作や制御によって、問題が解決されると
いうような方法に関する知恵の情報である。後件部Ｂ
は、問題解決に当って採用する行動（操作や制御）パタ
ーンに分類され、コンピュータや機械に問題解決をさせ
る場合には、行動パターンを実現するための処理手順
（プログラム）である。一方、前件部Ａは、各行動パタ
ーンが選択される条件または状況の代表的な特徴パター
ンを記述した判断基準の情報であり、問題がどのような
状況にあるかを判断し易いように判別の尺度を与える。

【０００３】推論プロセッサというのは、問題がどのよ
うな状況の特徴パターンに近いかを前件部Ａを使って判
別し、マッチする特徴パターンが決ると、それに対応す
る行動パターンを後件部Ｂを使って出力する。問題の状
況を示す事実情報Ｘが知識情報の前件部Ａにマッチする
か否か、照合結果がディジタル的に１か０で決定される
とき、マッチした前件部Ａに対応する後件部Ｂが推論結
果Ｙとして出力される。このような推論はクリスプ推論
と呼ばれ、次のモダスポーネンス； （Ｘ、Ａ⇒Ｂ）→Ｙ （１） で表記される。Ｘ＝ＡならＹ＝Ｂが推論される。すなわ
ち、クリスプ推論は事実情報Ｘが知識（ｉｆＡ→ｔｈｅ
ｎＢ）のＡに一致するなら、推論結果はつねにＹ＝Ｂと
なる。このクリスプ推論の特徴は、モダスポーネンスが
（Ｘ、Ａ⇒Ｂ）→Ｙ、（Ｙ、Ｂ⇒Ｃ）→Ｚのように２つ
以上になり、推論処理が多段になっても、推論結果があ
いまいにならない点である。

【０００４】しかし、現実の問題では、事実情報Ｘと前
件部Ａとの照合が厳格に行なえないことが多い。正確に
知識情報の前件部Ａを記述出来ないとか、問題の状況の
特徴パターンを示す事実情報Ｘを正確に測定できないと
いった場合が多いからである。前件部Ａと事実情報Ｘを
厳密に照合できない場合に、Ａに関する知識情報が少な
すぎると諦めて、実用化を断念するのは簡単であるが、
その場合には、知識情報と推論を使って問題解決を行な
うＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎ
ｃｅ）技術の応用範囲が極めて狭く限定される。

【０００５】ファジィ工学はＡＩ技術の応用を拡張する
ことに有効である。すなわち、前件部Ａの記述にメンバ
ーシップ（ｍｓ）関数を採用する事で、あいまいな照合
結果への対応の糸口を与える。複数の前件部に多重マッ
チした場合に、対応する行動パターンが複数個になる
が、メンバーシップ関数の値（あいまい照合結果）と各
前件部に対応した後件部を総合する内挿で、最適な行動
パターンを決定する。すなわち、モダスポーネンスは次
のようになる。 （Ｘ′、Ａ′⇒Ｂ′）→Ｙ′ （２） ここに、Ｘ′、Ａ′、Ｂ′、Ｙ′の上付き′はあいまい
な情報であることを示している。故に、もしＸ′がＡ′
にかなり近いなら、Ｙ′はＢ′にかなり近いと推論され
る。モダスポーネンスが（Ｘ′、Ａ′１⇒Ｂ′１）→
Ｙ′と（Ｘ′、Ａ′２⇒Ｂ′２）→Ｙ′のように複数個
になる時に、もしＸ′がＡ′₁ 、Ａ′₂ の両方に近いと
き、推論結果Ｙ′はＢ′１とＢ′２の間のどこかに内挿
される。

【０００６】Ｘ′がＡ′₁ 、Ａ′₂ の各々にどの程度近
いかはＡ′₁ 、Ａ′₂ を中心とするメンバシップ関数μ
Ａ₁ （Ｘ）とμＡ₂ （Ｘ）にＸ′を当てはめると各メン
バシップへの帰属度を示すグレードが求まる。すなわ
ち、Ｘ′をμＡ′₁ （Ｘ）に代入して求まる高さｇ１が
Ｘ′のＡ′１への帰属度を表し、Ｘ′をμＡ₂ （Ｘ）に
代入して求まる高さｇ２がＡ′２への帰属度を表す。

【０００７】これらｇ１とｇ２はＢ′１とＢ′２のメン
バシップ関数μＢ₁ （Ｙ），μＢ₂（Ｙ）の選択に重み
付けを与え、最適なＹ^* を推論するために使われる。そ
の方法はｇ１とｇ２を掛けられた２つのメンバシップ関
数の積和を次のように正規化し、面積の重心になるＹ^*
を求めることである。すなわち、 Ｓ＝∫μＢ′１（Ｙ）ｄＹ＋∫μＢ′２（Ｙ）ｄＹ （３） Ｙ^* ＝｛ｇ１∫μＢ′１（Ｙ）ｄＹ＋ｇ２∫μＢ′２（Ｙ）ｄＹ｝／Ｓ （４） を計算することである。

【０００８】従来のファジィ推論プロセッサは、１チッ
プ化された制御用マイクロコンピュータ（半導体ＩＣ回
路）のプログラムをファジィ推論に適合させることで実
現されてきた。逐次処理が基本であるため、ルール数が
多くなり、前件部の論理条件が複雑になると曖昧照合や
重心計算で高速性が達成されなくなる。従って、高速判
断が要求される用途においては役立たなかった。

【０００９】ファジィ推論の動作の説明をもっと具体的
に説明するため、車を高速道路で走行させる例を取り上
げる。アクセルを踏む行動パターンは、強く踏む、普通
に踏む、軽く踏む、踏まないの４つに分かれ、各パター
ンがどのようなときに選択されるかは次のような知識情
報で与えられる。 Ｉｆ 速度が目標よりかなり低いか、速度が目標よくや
や低いが、乗員が多いなら、ｔｈｅｎ アクセルを強く
踏む Ｉｆ 速度が目標よりやや低いか、速度が目標よりほぼ
等しいが、乗員が多いなら、ｔｈｅｎ アクセルを普通
に踏む Ｉｆ 速度が目標にほぼ等しいか、速度が目標よりやや
高いが、乗員が多いなら、ｔｈｅｎ アクセルを軽く踏
む Ｉｆ 速度が目標よりかなり高いか、速度が目標よりや
や高いだけであるが、乗員が少ないなら、ｔｈｅｎアク
セルを踏まない。

【００１０】この基準に従って高速道路を走行すると、
道路に登り下りがあっても、速度は自然に規定値に近い
かそれよりやや高目に保たれる。というのは、実際の速
度や車の重さが正確に測定されていなくても、ｉｆ部
（前件部）でのあいまい照合によって、アクセルを踏む
量がなめらかに制御されるからである。

【００１１】乗員（荷物でもよい）数と速度に関する事
実情報Ｘとして乗員数２人とか、速度が９４ｋｍ／ｈな
どが与えられる。その場合に、あいまい照合は、図６に
示す、山型分布を持つメンバーシップ関数μＡ（Ｘ）を
使って実行される。

【００１２】ブールロジックとファジィロジックとの違
いは、ＡＮＤ（∧）にｍｉｎ．演算を使い、ＯＲ（∨）
にｍａｘ．演算を使う点である。上記のルールでは、前
件部が、速度Ｘ１だけに関する照合条件と、速度Ｘ１と
乗員数Ｘ２のＡＮＤの照合条件とがＯＲで結合されてい
る。ファジィ照合結果はｍａｘ（μＸ１，ｍｉｎ（μＸ
１，μＸ２））から与えられる。

【００１３】ｍｉｎ．やｍａｘ．演算で処理されるの
は、前件部の速度や乗員数などの事実情報そのものでは
なく、メンバシップ関数に事実情報を入力した結果で求
められるグレード値である。また、求めるアクセル量も
後件部のアクセル量に関するメンバシップ関数から逆算
される。このようなメンバシップ関数またはｍｓ曲線が
どのように定義されるかを始めに示しておく。

【００１４】まず、前件部の速度に関しては、図６
（ａ）のように、目標９０ｋｍに対してかなり低い７０
ｋｍ／ｈ以下（Ｃ１）、低い（Ｃ２）、ほぼ等しい（Ｃ
３）、やや高い（Ｃ４）、かなり高い（Ｃ５）のカテゴ
リー毎にメンバシップ関数（３角形の山型）が定義され
る。事実情報Ｘ１として、９４ｋｍ／ｈの値を与える
と、目標にほぼ等しい（Ｃ３）のｍｓ曲線に対して帰属
度ｇ＝０．６０、やや高い（Ｃ４）のｍｓ曲線に対して
ｇ＝０．４０が求められる。ここに縦軸２０１はグレー
ド値を、横軸２０２は速度を示す。

【００１５】前件部の乗員数に関しても、乗員の少ない
場合（Ｃ６）と多い場合（Ｃ７）の乗員数との関係を示
すメンバシップ関数が図６（ｂ）のように与えられると
する。乗員が２人という事実情報Ｘ２が与えられると、
２つのｍｓ曲線からグレード値のｇ＝０．８０とｇ＝
０．２０が出力される。なお、この図での横軸２０３は
乗員数を示す。

【００１６】後件部に関しても、図６（ｃ）に示すよう
に、アクセル量Ｙを角度７０°以上に強く踏む場合（ル
ール１）をＣ８、５０°程度で普通に踏む場合（ルール
２）をＣ９、３０°程度に軽く踏む場合（ルール３）を
Ｃ１０、１０°以下で、ほとんど踏まない場合（ルール
４）をＣ１１と分類し、３角形の山型ｍｓ曲線を定義す
る。事実情報がルール３の前件部にだけ一致したとする
と、アクセル量Ｙは軽く踏む３０°程度の角度と決めら
れる。事実情報がルール３とルール４の両方に少しづつ
一致した場合には、アクセル量が３０°と１０°以下の
中間のどこかに決められる。方程式（３），（４）を使
う内挿によって最適値が計算される。なお、この図での
横軸２０４はアクセル量Ｙを示す。

【００１７】このようなｍｓ関数を使うと、知識が言語
で指定された条件式から成るルール１、２、３、４が、
次のような論理条件式で表現される。 ｉｆ ｈ１＝Ｃ１∨（Ｃ２∧Ｃ７）close to 1.0 then Ｙ＝Ｃ8 （５） ｉｆ ｈ２＝Ｃ２∨（Ｃ３∧Ｃ７）close to 1.0 then Ｙ＝Ｃ9 （６） ｉｆ ｈ３＝Ｃ３∨（Ｃ４∧Ｃ７）close to 1.0 then Ｙ＝Ｃ10（７） ｉｆ ｈ４＝Ｃ５∨（Ｃ４∧Ｃ６）close to 1.0 then Ｙ＝Ｃ11（８）

【００１８】入力データが速度の９４ｋｍ／ｓと乗員の
２人であると、それらは、図６（ａ），（ｂ）のｍｓ関
数を使うと、Ｃ１に対し０．００、Ｃ２に対し０．０
０、Ｃ３に対し０．６０、Ｃ４に対し０．４０、Ｃ５に
対し０．００、Ｃ６に対し０．８０、Ｃ７に対し０．２
０、のグレード値に変換される。

【００１９】これらのグレード値を各ルールの前件部の
論理条件式に代入（ファジィ処理）すると、各ルールへ
の適合度は次のように計算される。 ルール１では、 ｈ１＝ max.｛０．００，min.＜０．００，０．２０＞｝＝0.00 （１０） ルール２では、 ｈ２＝ max.｛０．００，min.＜０．６０，０．２０＞｝＝0.20 （１１） ルール３では、 ｈ３＝ max.｛０．６０，min.＜０．４０，０．２０＞｝＝0.60 （１２） ルール４では、 ｈ４＝ max.｛０．００，min.＜０．４０，０．８０＞｝＝0.40 （１３）

【００２０】このように求められた適合度から最適のア
クセル量Ｙを計算することはデファジ処理と呼ばれる積
分計算が使われる。この計算式は（３），（４）式の重
心計算式を一般化したものであり、ｈ１…ｈｎを使うの
で、次式のようになる。

【数１】

【００２１】各ルールへの適合度ｈ１、ｈ２、ｈ３、ｈ
４が（１０）〜（１３）のように計算される場合、（１
５）式を使うと計算が複雑であるが、図６（ｄ）に示す
ように、ルール２、３、４の後件部のｍｓ関数に適合度
ｈ２、ｈ３、ｈ４を掛けて、足し合わせ、面積（斜線を
施した部分）を求めると、その重心は直感的に予想さ
れ、ｈ２が０．２０、ｈ３が０．６０とｈ４が０．４０
であるから、アクセル量Ｙは２４°程度と決定される。

【００２２】なお、ｈ２〜ｈ４の中の小さな適合度しか
与えないルール２を無視し、２つの大きな適合度を与え
るルール３と４に注目し、３０°と１０°がｈ３（＝
０．６）とｈ４（＝０．４）の比率で配分されるとして
内挿計算を行なって、アクセル量Ｙを求めると、２２°
程度が適当であると求められるが、（１５）式の場合と
余り変わらない。

【００２３】以上の例から、ファジィ推論の本質は事実
情報の多クラスへの分類と、各クラスへの帰属度の出力
と、それらを使ったルールへの適合度を計算するファジ
ィロジック処理と、ルール別に用意された制御量を適合
度に応じて配合するデファジィ処理（内挿）にあると言
える。これによって、知識記述のためのルール数が無限
に発散することを回避でき、可能性のある処理手順を全
部用意しないで、バラエティに富んだ処理手順を実現で
きる。

【００２４】しかし、従来のファジィ論理プロセッサで
は、前件部での照合の論理条件が複雑になるとルールメ
モリの出力するグレード値のｍｉｎ．やｍａｘ．を含む
ファジィ論理処理で適合度を計算することが難しくなる
問題があった。また、ルール数が多くなると、制御量の
メンバシップ関数が多数になるので、重心計算が複雑に
なる問題もあった。

【００２５】第１の問題は、ルール毎で論理条件が異な
ると、適合度を計算するファジィロジック回路が実現し
難く、専用化すると、変更が容易でないことから来てい
る。第２の問題は、制御量を決めるルールの推移に順序
論理があることを考慮しないで、事実情報を全ルールと
照合し、しかも制御量の内挿に複雑な積分計算を使用し
ていることによる。

【００２６】

【発明が解決しようとする課題】すでに述べたように、
従来のファジィ推論プロセッサは、変数が多く、論理条
件が複雑なるときに、ｍｉｎ．やｍａｘ．の演算をどの
ような順序で使用し、その結果をどこに貯わえるかを決
めるマイクロプログラムが複雑となる問題や、制御量の
メンバシップ関数が多いときに、デファジィ処理による
重心の計算における計算量が多すぎて、処理速度が低下
するという問題があった。

【００２７】したがって、本発明の目的は、事実情報の
ｉｆ−ｔｈｅｎルールへの適合度を事実情報に変化が起
る都度、プログラマブルなファジィ論理演算回路を使っ
て適合度を計算する技術を提供することと、最適な制御
量を内挿する際に、ルールの選択を決定する適合度の大
きな部分の状態図を考慮して、適合度の高い２〜４対の
ルールに対応した制御量だけを内挿する技術を提供する
ことにある。

【００２８】

【課題を解決するための手段】本発明は前述の課題を解
決するために次の手段を提供する。 （１）ｉｆ−ｔｈｅｎルールをメンバシップ関数と残り
の部分とに分けて貯える第１と第２のルール記憶手段
と、事実情報走査入力手段と、事実情報の変化した時に
事実情報とルールとの照合を行なう適合度計算手段と、
隣接する対ルールの適合度の和を計算し、比較を行なう
対和最大値検出手段と、最大値を与えるルールアドレス
群の後件部が示す基準制御量と該当ルールに対応する適
合度を使って制御量の内挿を行なう制御量決定手段と、
制御量の計算に関与するルールアドレス群を記憶する状
態推移監視手段とを備えることを特徴とするファジィ制
御のためのファジィ推論プロセッサ。

【００２９】（２）第１ルール記憶手段が、局面別のク
ラスとグレード値と事実情報の該当位置を示すマークビ
ットを記憶し、クラスとマークビットで検索され、グレ
ード値を出力できるメモリであることと、第２ルール記
憶手段が、ルール別に論理条件と基準制御量とルールへ
の適合度を記憶するメモリであることと、適合度計算手
段が、状態推移監視手段の指示するルールアドレスでア
クセスされた時に第２ルール記憶手段の出力する論理条
件に対して、第１ルール記憶手段が出力するグレード値
を処理するファジィ論理演算回路であることと、状態推
移監視手段が、適合度の対和最大値を与えるアドレスと
その周囲アドレスをマークビットで記憶するシフトレジ
スタとその位置を指示する優先権エンコーダであること
を特徴とする上記（１）に記載のファジィ制御のための
ファジィ推論プロセッサ。

【００３０】

【実施例】図１〜図５は、本発明の第１の実施例の説明
図である。このシステムは、大きくは、入力スイッチ回
路１１０と、第１ルールメモリ１２０と、第２ルールメ
モリ１３０と、適合度計算回路１４０と、状態推移監視
回路１５０と、対和最大値検出回路１６０と、内挿を行
なう最適制御量計算回路１７０と、タイミングパルスを
発生しシステムを制御するタイミングパルス発生回路１
８０とに分けられる。この他、メモリ部へ初期値を設定
するために、ホストコンピュータとこのシステムとホス
トコンピュータ間のインタフェース回路が必要である
が、両方とも省略されている。以下では、構成要素の簡
単な説明を先に行なう。

【００３１】まず、入力スイッチ回路１１０は、タイミ
ングパルス発生回路１８０内にあってクロック信号を計
数するアドレスカウンタによって制御され、外部から与
えられる複数個の観測データを走査し、順次に選択され
た観測データを第１ルールメモリ１２０に入力する。

【００３２】次に、第１ルールメモリ１２０は入力され
た観測データに対し、それが属するクラスコードと、そ
のクラスへの帰属度のグレード値を出力するように、予
め入力データ全てに対してｍｓ関数（クラスコードとグ
レード値）を記憶する。

【００３３】第２のルールメモリ１３０は、ルールへの
適合度を計算するための論理条件式と、適合した場合に
対応した基準制御量を記憶する。ルールアドレスを指定
すると、論理条件式や基準制御量を出力する。

【００３４】適合度計算回路１４０は第２ルールメモリ
１３０の指示する論理条件式に従って第１ルールメモリ
１２０から出力されるグレード値のファジィ論理演算処
理を行ない、ルール別に適合度を計算する。

【００３５】状態推移監視回路１５０は、全ルールに対
する適合度を計算しなくて済むように論理条件式を記憶
する第２ルールメモリ１３０をアクセスする範囲を限定
する。すなわち、以前の制御量の最適化に使われたルー
ルとその周りのルールに対して適合度を計算するための
ルールアドレスのみを発生するマークビットを記憶す
る。

【００３６】対和最大値検出回路１６０は適合度の大き
そうなルールとその周りのルールを選び出す。そのため
に適合度を計算し、隣り合うルールの適合度の和を順次
に計算し、最も大きい組み合せのルール対を見つけ出
す。出力は適合度対和最大値を与えるルールを第２ルー
ルメモリ１３０から読み出すためのアドレス対である。

【００３７】最適制御量計算回路１７０は、対和最大値
検出回路１６０の出力に従って第２ルールメモリ１３０
から読み出された適合度と基準制御量を使って、内挿計
算を行ない、最適制御量を計算する。

【００３８】タイミングパルス発生（ＴＰＧ）回路１８
０は、クロック信号を計数するカウンタとカウンタの指
定するアドレスと動作要求の指定するアドレスに対応さ
せて各種タイミングパルスパターンを記憶するパターン
メモリ（ＲＡＭやＰＲＯＭなど）を含み、指定順序で各
種タイミングパルスパターンの組み合せを出力する。

【００３９】図１のシステム構成の特徴は、入力データ
や、制御要求または制御目標に変化がなければ、出力が
変化しないように制御するタイミングパルス発生と、観
測データに対するｍｓ関数が制御要求や制御目標によっ
て切り替わるルールの記憶と、全ルールに対して適合度
を計算しないで、最適制御量の計算に必要なルールの周
りの適合度を計算するようにルールアドレスの推移の監
視とにある。

【００４０】まず、入力データを検出するために、第１
ルールメモリ１２０に入力されたデータ位置に“１”の
マークビットを書込む。したがって、入力データに変化
がないと、第１ルールメモリ１２０から“１”のマーク
ビットが検出される。その場合、タイミングパルス発生
回路１８０は、第２ルールメモリ１３０、適合度計算回
路１４０、対和最大値検出回路１６０、最適制御量計算
手段１７０などが動作しないように、タイミングパルス
パターンの発生を停止する。

【００４１】入力された観測データに変化が生じると、
第１ルールメモリ１２０から読み出されるマークビット
が“１”でなく、“０”になる。その時から、タイミン
グパルス発生回路１８０が第２ルールメモリ１３０以降
の回路を動作させるようにタイミングパルスパターンの
発生を開始する。それと共に、第１ルールメモリ１２０
では、旧のマークビット位置（全入力データに対応した
部分）が“０”にリセットされ、新しい入力データに対
応するマークビット位置に“１”が書き込まれる。

【００４２】次に、第１ルールメモリ１２０の記憶する
ｍｓ関数（クラスコードとグレード値）とマークビット
は、制御の要求や目標などの局面が変わる都度、切り変
えられる。マークビットは局面が切り替わるときと、同
じ局面で観測データが変化するときに自動的にチェック
される。変化があるとマークビット部分だけが書き換え
られる。

【００４３】書き換えられたマークビットとクラスコー
ドを使って適合度の計算に必要なグレード値を高速に読
み出せるには、クラスコードとマークビットを内容検索
可能なメモリＣＡＭ１２２に貯える必要がある。マッチ
したクラスコードに対応したグレード値はランダムアク
セスメモリＲＡＭ１２４に貯えられればよい。

【００４４】ｍｓ関数のグレード値は予め第１ルールメ
モリ１２０に登録されるとする。グレード値は、８ビッ
トで表現されると、２５６レベルに及ぶが、１以下の小
数点に変換しなくてよい。制御量の計算では適合度の比
が使われるので最後まで２５６で割る必要がない。

【００４５】観測データがＣＡＭ１２２とＲＡＭ１２４
のアドレス端子側に与えられると、ＣＡＭ１２２からは
各データに対して、そのデータの属するクラスコード１
組とマーカビットが出力され、ＲＡＭ１２４からは同じ
１組のクラスへの帰属度を示すグレード値が出力され
る。そのためには、入力データがアドレス端子に与えら
れ、各アドレスに１組のクラスコードと１組のグレード
値が書込まれる。１組は２個以上を意味し、ｍｓ関数の
設定の仕方によって変わる。

【００４６】マーカビットは、ＣＡＭ１２２の端の１列
であって、アドレス端子側からデータが与えられた時に
ビット側から“１”を与えると、書込まれる。観測デー
タに変化があると、その都度、マーカビット部分をクリ
ヤ（“１”にマッチする番地のマーカビットを“０”に
書き換える並列書込み）にして、観測データを再走査
し、各データに対し、マーカビット“１”の書込みを行
なう。

【００４７】このようにマーカビットを書込んでおく
と、マーカビット“１”と１組のクラスコードで内容検
索を行なったときに、該当するクラスへの帰属度（グレ
ード値）が１組だけ選択されて読み出される。１組のク
ラスコードの中の１つだけを入力して残りをマスクして
検索を行なうとクラス別にグレード値が出力される。

【００４８】局面によって入力データに対して出力され
るクラスコードやグレード値を切り変えるには、選択的
連想メモリを利用することが便利であり、実例がＵＳＰ
４９５８３７７に記載されている。そこでは、通常のＲ
ＡＭのアドレス端子とデータ端子を逆にして実現した連
想メモリを選択的駆動して、メモリマトリクス以外の周
辺回路を共通化し、集積度を高めている。検索のデータ
が全記憶データと一斉に比較されない点で、汎用の連想
メモリより性能が低いが、１組のクラスコードをクラス
コード別に選択的に検索出来るメリットがある。

【００４９】第３の特徴は、小刻みに最適制御量を計算
する時に使われるルール群がクロック毎でそれほど大き
く急変しないことに着目して計算量の削減を狙った点に
ある。前回の制御量修正時に求めたルール群の中の最大
適合度対を与えるルールアドレス群が、入力データに変
化があった後、どう変わるかを監視し、変化があれば、
変化後の最大適合度対を与えるルールアドレス群を状態
推移監視回路１５０に記憶しておく。この回路から求ま
るルールアドレス群によって第２ルールメモリ１３０か
ら論理条件式を順次に呼出し、第１ルールメモリと適合
度計算回路１４０に与え、ルール別の適合度を順次に出
力させる。

【００５０】第２のルールメモリ１３０の中心は後件部
を記憶するＲＡＭ１３２であって、各ルールに対応した
選択の論理条件と基準制御量を記憶する。このＲＡＭ１
３２のアドレス端子側にルールアドレスコードを与える
と、各ルールに割り当てられた照合の論理条件のコード
列が読み出される。論理条件はクラスコードとそのクラ
スへ帰属するグレード値に対する論値演算命令コード
（“ｍｉｎ”、“ｍａｘ”を“１”、“０”とする）と
から成る。ＲＡＭ１３４はルールへの適合度の計算結果
を格納する部分である。

【００５１】状態推移監視回路１５０は、現在の制御量
がどのルールから内挿されたかを示す。そのためにルー
ルアドレス群をマークビット列でシフトレジスタ１５２
に貯える。出力クロック信号を与えるとマークビット列
の各ビット位置に対応したルールアドレスが優先権エン
コーダ１５４から順次に出力される。ルールアドレスを
大きい方又は小さい方から順に出力する優先権エンコー
ダ１５４は通常エンコーダ１５８の前にマンチェスタチ
ェイン回路１５６を挿入したものである。

【００５２】シフトレジスタ１５２は最大適合度対を与
えるルールとその周辺のルール、すなわち、現在の制御
量の計算に使われたルール対とその周辺ルールに対応す
る位置に“１”を記憶し、残りは全て“０”としてい
る。シフトレジスタ１５２への“１”の書込み個数は内
挿の１対の値の両側を考えて最低３個であり、４個が普
通である。多い方が変化の激しい環境への適応性が良い
と想像されるが、多すぎては、計算時間がかかるように
なり、即応性が悪くなる。高々、８個程度までである。

【００５３】ルールが制御量の変化に対応して番号付け
されているとすると、シフトレジスタ上の“１”の配列
の中心が最大の適合度を与えるルールアドレスに該当す
る。最大適合度を与えるルールアドレスが変化すると、
“１”の配列がシフトクロックによって上下に並行移動
する。上下のシフト制御の詳細は後で説明される。

【００５４】エンコーダ１５８の出力するルールアドレ
スをＲＡＭ１３２に入力すると、クラスコードと演算命
令コードからなる論理条件のコード列がＲＡＭ１３２か
ら出力される。それを第１ルールメモリ１２２のＣＡＭ
１２２に“１”のマークビットと共に与えると、クライ
コードが各クラスへの帰属度を示すグレード値に変換さ
れ、適合度計算回路１４０に入力される。適合度は求ま
り次第、ＲＡＭ１３６に書込まれ、基準制御量と共に最
適制御量の計算のために使われる。

【００５５】適合度計算回路１４０は図２に示されるよ
うに、第２のルールメモリ１３０の出力する論理条件の
コード列を解読し、コード列の中の演算命令コードと共
に、ＲＡＭ１２４から読み出されるグレード値を順次に
処理する。中心は演算命令コードによって処理機能の変
化する２入力のｍｉｎ，ｍａｘ演算を行なうファジィ論
理演算回路１４２と、グレード値に対する処理結果を一
時記憶する第１と第２のレジスタ１４４、１４６であ
る。その他に、論理演算回路１４２の機能（ｍｉｎかｍ
ａｘか）を変えるローカル制御回路１４８と、それによ
って論理演算回路１４２とレジスタ１４４や１４６との
間の接続が切り替えられるスイッチ１４３、１４５、１
４７の３個挿入されている。

【００５６】図２の処理機能をさらに詳しく説明すると
以下のようになる。まず、論理演算回路１４２で計算さ
れたｍｉｎ演算結果はスイッチ１４３を介して第１レジ
スタ１４４にセットされ、ｍａｘ演算結果もスイッチ１
４３を介してレジスタ１４６に貯えられるとする。どち
らのレジスタの内容も、論理演算回路１４２１の入力側
にフィードバックされている。行き先がスイッチ１４
５、１４７によって異なる。出力は第２のレジスタに残
される。なお、論理条件は、クラスコードの後に∧（ｍ
ｉｎ）か∧∨（ｍａｘ）が並んだものであり、∧は∨よ
り優先されるとする。たとえば、 （Ｘ１∧Ｘ２∧∨Ｘ３∧Ｘ４∧∨） （１６） が論理条件式である場合、先頭の（で、第１レジスタ１
４４と第２レジスタ１４６がオール“１”（最大）とオ
ール“０”（最小）にセットされる。故に、論理演算回
路１４２にはスイッチ１４５を介し第１レジスタ１４４
の内容（最大値）が設定されているため、先頭のＸ１が
来て∧が与えられると、Ｘ１が最大値より小さいと判断
され、第１レジスタ１４４にセットされる。その結果は
スイッチ１４５を介して直ちに論理演算回路１４２に戻
されるため、次のＸ２と∧が来ると、Ｘ２はＸ１と比較
され、ｍｉｎ．が第１レジスタ１４４に貯えられる。

【００５７】その後で∨が来ると、スイッチ１４５、１
４７が共に切り替わり、第１レジスタ１４４の内容が第
２レジスタ１４６の内容と比較され、ｍａｘが第２レジ
スタ１４６に残る。スイッチ１４７は、ローカル制御回
路１４８によって直ちに元にもどされる。その際、第１
レジスタ１４４がオール“１”にリセットされる。

【００５８】次に、Ｘ３と∧が来ると、Ｘ３は第１レジ
スタ１４４の内容（リセット後は最大値）と比較され、
ｍｉｎ（この場合はＸ３）が第１レジスタ１４４にセッ
トされる。次に、Ｘ４と∧が来ると、Ｘ４が第１レジス
タ１４４の内容（Ｘ３）と比較され、ｍｉｎが第１レジ
スタ１４４に残る。最後に来る∨で、再度、スイッチ１
４５と１４７が切り替わり、第１レジスタ１４４と第２
レジスタ１４６の内容の比較が起り、ｍａｘが第２レジ
スタ１４６に残る。

【００５９】第２レジスタ１４６の内容はｍａｘ｛ｍｉ
ｎ（Ｘ１，Ｘ２），ｍｉｎ（Ｘ３，Ｘ４）｝の論理演算
結果（ルールへの適合度）であり、スイッチが元に戻っ
ても変化しない。最後に）が来ると、第２レジスタ１４
６の内容が第２ルールメモリりのＲＡＭ１３６に書込ま
れる。次に来る論理条件式の（が与えられる（リセット
される）まで、この値はこのレジスタ１４６に保持され
る。

【００６０】この適合度計算回路１４０の出力する計算
結果はルール別でＲＡＭ１３６に書込まれるが、それと
同時に、対和最大値検出回路１６０にも入力される。そ
こで、図３を用いて、対和最大値検出回路１６０の処理
機能を以下で説明する。

【００６１】図３における対和最大値検出回路１６０
は、適合度の和の大きい１組のルールを見つけると共
に、最大値を与えるルールアドレスの変化を検出する。
そのために、レジスタ１６１、１６２と加算器１６３と
加算結果のバッファレジスタ１６４と、最大を見つける
ための比較器１６５と比較結果を保持する１対のフリッ
プフロップＦＦ１６５３、１６５５と、新旧２つのルー
ルアドレスを貯えるレジスタ１６６、１６７とそれらの
比較を行なうアドレス比較器１６８とアドレス比較結果
を保持するレジスタ１６７５と、２ビッのＡＮＤゲート
１６９０、１６９５を備えている。

【００６２】適合度計算回路１４０から出力される適合
度はレジスタ１６１に設定され、次の適合度の入力の時
にレジスタ１６２に移される。それによって、各適合度
が１つ前に読み出される適合度と加算器１６３で加算さ
れる。加算結果は絶えずバッファレジスタ１６４の内容
と比較器１６５において比較され、＞端子の出力する
“１”により、バッファレジスタ１６４の値を超えた加
算結果がバッファレジスタ１６４にセットされる。その
時の＞端子出力信号で、適合度の和を与えたルールアド
レスがレジスタ１６６に保持され、アドレスレジスタ１
６７にある以前のルールアドレスと比較器１６８で比較
される。比較結果はＥＮＤ信号が来るまでレジスタ１６
７５に保持される。

【００６３】比較器１６５の＞端子の出力結果が“１”
になると、“１”がフリップフロップＦＦ１６５３に保
持される。その後で、バッファレジスタ１６４の値より
低い適合度の和が加算器１６３から与えられると、比較
器１６５の＜端子から出力される出力信号“１”によっ
てＦＦ１６５３の内容（“１”）がＦＦ１６５５に移さ
れる。このＦＦ１６５５の内容がＡＮＤゲート１６９０
を制御する。したがって、ＦＦ１６５５の内容が“１”
の時に、比較器１６８の出力がレジスタ１６７５にセッ
トされ、ＥＮＤ信号の後、ＡＮＤゲート１６９５を通過
して状態推移監視回路１５０に送られる。

【００６４】ＥＮＤ信号は適合度の計算結果の対和最大
値検出回路１６０への入力が終わると与えられる。の信
号によりレジスタ１６６の内容がレジスタ１６７に移さ
れ、その後、レジスタ１６１、１６２、１６４、１６
６、ＦＦ１６５３、ＦＦ１６５５の内容が“０”にリセ
ットされる。

【００６５】対和最大値検出回路１６０でゲート１６９
５から出力されるシフトＵＤ（Ｕｐ／Ｄｏｗｎ）信号
は、２ビットであり、“００”か“１０”か“０１”で
ある。これらはシフトレジスタ１５５でのルールアドレ
ス位置を示すマークビット列の上下移動の制御に使われ
る。一例としては“００”を移動無し、“１０”を上ま
たは右へ移動、“０１”を下または左へ移動の命令とす
ることができる。

【００６６】最適制御量計算回路１７０は、図４に示さ
れるように、浮動小数点の演算機能を持つマイクロプロ
セッサＡＬＵ１７２とプログラムメモリ１７４によって
実現される。すなわち、ルールアドレスを使ってＲＡＭ
１３６から読み出された適合度ｈと基準制御量Ｃは、そ
れより１つ前または後のルールアドレスによってＲＡＭ
１３６から読み出される適合度ｈ′と基準制御量Ｃ′と
共に入力ポート１７１と１７３を介してＡＬＵ１７２に
送られる。最適制御量Ｙの近時的内挿計算手順は以下の
式で説明される。 Ｙ＝｛ｈＣ＋ｈ′Ｃ′｝／（ｈ×ｈ′） （１７）

【００６７】制御量計算手段１７０はマイクロプログラ
ムメモリ１７４から読み出されるインストラクションに
従って動作し、対和最大値検出回路１６０で検出された
ルールアドレスａ１とａ２（レジスタ１６７の内容）を
ＲＡＭ１３６とＲＡＭ１３４のアドレス端子に与え、Ｒ
ＡＭ１３６とＲＡＭ１３６から、それぞれ、適合度ｈと
ｈ′、基準制御量ＣとＣ′を呼び出す。

【００６８】ＡＬＵ１７２は、始めに入力ポート１７１
と１７３からｈとＣを、次にｈ′とＣ′を受け付ける。
ＡＬＵ１７２でｈとＣの積を求めたら、積を第１出力ポ
ート１７６に置き、ｈを第２出力ポート１７７に置く。
次にｈ′とＣ′が入力されると、ｈ′を先に第２出力ポ
ート１７７に加算し、その後、ｈ′とＣ′の積を求め、
その積を出力ポート１７６の内容を第３出力ポートに保
持し、その後で、第１出力ポート１７６の内容（＝ｈ
Ｃ）に累積加算（積和演算）する。

【００６９】以上で、第１出力ポート１７６に（９）式
の分子が、第２出力ポート１７７に分母が残される。こ
の後で、ＡＬＵ１７２を使い、第１出力ポート１７６の
内容を第２出力ポート１７７の内容で割る。その結果を
第３出力ポート１７８に格納する。この出力ポート１７
８の内容が最適制御量Ｙに対応する。

【００７０】タイミングパルス発生回路１８０は、図５
に示すように、ファジイ推論の４つの動作期間に合わせ
たタイミングパルスルパターンを発生する。そのために
は、タイミングパルスパターンを記憶するＰＲＯＭ、Ｒ
ＡＭなどのパターンメモリ１８３とその出力で計数開始
アドレスが変更されるアドレスカウンタ１８１とアドレ
スレジスタ１８２を含んだものとなる。勿論、アドレス
カウンタ１８１は外部から与えられるクロック信号を計
数する。出力のタイミングパルスパターンはＰＧゲート
１８５で制御される。第１ルールメモリ１２０の出力す
るマークビットで、タイミングパルスの発生が制御され
るのもこのゲート１８５による。

【００７１】この他にタイミングパルス発生回路１８０
は第１ルールメモリ１２０と第２ルールメモリ１３０の
アドレスの上位ビットを与える局面レジスタ１８６を含
む。このレジスタ１８６は制御要求や制御目標を保持す
る部分であり、これが変化すると、入力スイッチ１１０
が受け付ける観測データの種類が変化する。それは第１
ルールメモリ１２０で識別される。

【００７２】たとえば、速度目標が９５ｋｍ／ｈのとき
の各速度データに対するグレード値と４０ｋｍ／ｈの時
の各速度に対するグレード値は全く異なる。５０ｋｍ／
ｈがかなり低いクラスに分類されるか、やや高いクラス
に分類されるかが、制御目標などの局面コードを保持す
る局面レジスタ１８６の内容で変わる。もちろん、第１
ルールメモリ１２０へのクラス別ｍｓ関数は、予め、局
面毎に順次に書込まれている必要がある。

【００７３】図７は制御量を決めるルールアドレス群の
状態図である。ルールアドレス群の状態図を採用する理
由は、制御量の変化にあわせてルールを作って行けば、
ルールが突然に大きく変化しないで、順番に変わって行
くことに着目したことによる。これを使うことにより、
最も適合度の高くなるルールアドレスの周りを中心に適
合度を算出すると、計算量が減る。

【００７４】この図７（ａ）において、最上段３１０は
シフトレジスタ１５２の内容を示し、その下３２０はそ
の位置アドレスに対応したルールへの適合度を示す。さ
らにその下のノード列３３０は対和適合度の最大となる
位置を示す状態図になっている。ここに、四角ノード番
号ｈｉとｈｉ＋１はルール番号ｉとｉ＋１への適合度を
示し、その間に挿入された丸ノード番号ｉが対和適合度
（ｈｉ＋ｈｉ＋１）の最大値を与えたルール番号であ
る。また、シフトレジスタ１５２には、対和最大値を与
える四角ノードに対応した位置の右側に２個、左側に１
個の“１”を貯えるものとしている。“１”に対応する
部分でのみ適合度が計算される。従って、丸ノードにつ
いてはｉ−１、ｉ、ｉ＋１番において適合度の対和が計
算されている。図７（ｂ）は丸ノードが３つだけの場合
を示す。

【００７５】たとえば、図６の例において、乗員数が２
で、速度だけが９０から９４ｋｍ／ｈに変わった時のル
ール１、２、３と４への適合度は速度９０ｋｍ／ｓのと
きは、０．０、０．２、１．０、０．０であり、速度が
９４ｋｍ／ｓのときに０．０、０．２、０．６、０．４
になる。対和は、速度９０ｋｍ／ｓのとき０．２、０
１．２、１．０であり、速度が９４ｋｍ／ｓになったと
きに０．２、０．８、１．０になる。

【００７６】従って、図７（ｂ）で言えば、始めの状態
は、２番目の丸ノード２にあり、後の状態は３番目の丸
ノード３に推移する。このような推移の前後で、最適制
御量Ｙがどのように変化するかを考える。

【００７７】まず、図６で、各ルールに割り当てていた
基準アクセル量７０°、５０°、３０°、１０°がＲＡ
Ｍ１３４から読み出されることを思い出して、（１７）
に示した簡易的な計算式を使うと、

【００７８】速度９０ｋｍ／ｓのときは、状態が図７
（ｂ）の２番目丸ノードにあるので、 Ｙ＝（０．２×５０°＋１．０×３０°)/（０．２＋１．０）＝３３．３° （１８） 速度が９４ｋｍ／ｓのときに、状態が３番目丸ノードに
あるので、 Ｙ＝（０．６×３０°＋０．４×１０°)/（０．６＋０．４）＝２２．０° （１９） となる。このことは、９０ｋｍ／ｓの速度のときには少
し高めの速度を維持するためにアクセルを普通近くに踏
むが、速度が９４ｋｍ／ｓに上がればアクセルは軽くみ
踏むか、踏む量を減らして行くことを意味する。２２．
０°に対し３３．３°はやや大きい感じがするが、ほぼ
妥当な推論であるとわかる。

【００７９】なお、（１７）式の代りに、最大の適合度
を与えるルールとその周りのルールに対する適合度を最
適制御量Ｙの計算に利用することを考えると、計算はも
っと正確になる。すなわち、図７の例では、シフトレジ
スタ１５２での“１”の個数が４個であったから、Ｙは Ｙ＝ｈｉ-1Ｃｉ-1＋…＋ｈｉ+2Ｃｉ+2／（ｈｉ-1＋…＋ｈｉ+2） （２０） から計算される。この場合、最適制御量計算回路１６０
での計算回数がやや増えるが、たかだか２倍である。速
度９０ｋｍ／ｓの時のアクセル角は３３．３°のままで
あるが、速度９４ｋｍ／ｓの時のアクセル量が少し変わ
り、２６．７°となる。推論結果がさらに妥当な値であ
ると感じられる。

【００８０】このような制御量の最適化は制御量の離散
的分布と個々の制御量の生起確率に基づいた期待値の計
算に対応する。ルール数の最大値をｎとすると、ｉは１
〜ｎとすべきである。ｎが数１０に及んでも、ｈが小さ
いので、（２０）式が近似計算式として使われる。

【００８１】このように、現在の制御量がどのルールを
使って決められているかをトレースする状態図の導入に
よって、最適制御量の計算量が大幅に削減される。この
結果、ファジィ制御に必要なファジィロジック推論のハ
ードウェアが簡略化される。さらに、制御量の変化が滑
らかになる。また、ルールが追加されて多くなっても、
計算量は増えない。

【００８２】たとえば、第１のルールメモリは数値デー
タに対してクラスコードを記憶する連想メモリＣＡＭ１
２２を使うが、数値データのレベルを８ビット（２５６
値）、属性を４ビット（１６種類）、クラスコード対を
８×２（＝１６）ビットとすると、メモリ容量が２５６
×１６×１６＝６４Ｋビットとなる。現在すでにこのレ
ベルの記憶容量を１チップに収容するＣＡＭが実在す
る。

【００８３】このＣＡＭにつながるＲＡＭの記憶容量
は、グレードを８ビットとし、属性数１６とデータレベ
ル数を２５６とすると、その積は３２Ｋビットであり、
これも１チップのＳＲＡＭで実現される。

【００８４】第２ルールメモリにおいては、ＲＡＭ１３
２はルール数を４０９６個とし、条件式の長さを８ビッ
トのクラスコード１２８個分以下として、４Ｍビットで
済む。また、ＲＡＭ１３６はＲＡＭ１３２と同じアドレ
ス数に対し、基準制御量のレベルと適合度のレベルをそ
れぞれ８ビットと８ビットとして、メモリ容量は６４Ｋ
ビットに過ぎない。状態推移監視回路１５０におけるシ
フトレジスタ１５２はルール数を４０９６としても、４
０９６×１ビットであり、十分に小容量である。

【００８５】適合度を計算するためにｍｉｎやｍａｘを
実行するファジィ論理演算回路１４０は、従来は高速化
を行なうために多数個を使用してきたが、本発明では１
組で済む。グレードが８ビットであると、最小値や最大
値の計算は８ビットの減算と極性判別とデータの切り替
えを行なうマイクロプロセッサ１チップ分を必要とする
が、これが１個で済む。優先権付きエンコーダ１５４は
１２ビット分であり、シフトレジスタ１５２の２〜３倍
のハードウェア量で実現できる。

【００８６】対和最大値検出回路１６０や、最適制御量
の内挿計算回路１７０は、いずれも、マイクロプロセッ
サ１チップづつで容易に実現される。従って、以上のハ
ードウェアを１ボード上にまとめると、Ａ４サイズに収
まる。従って、ファジィ推論プロセッサ部分は、汎用の
ＦＡコンピュータを組み込んだ制御システムにおいて
は、全体が１つに小さくまとまる。

【００８７】

【発明の効果】図８は、処理時間の内訳の説明図であ
る。処理時間が、入力データの変化の検出期間（第１期
間）と、新入力データに対するグレード登録期間（第２
期間）と、ルール別適合計算（ファジィ推論演算）期間
（第３期間）と、最適制御量計算期間（第４期間）から
成ることを示す。

【００８８】第１期間では、入力データの変化を検出す
るため、入力データクロック４１０を使って１６種の観
測データを走査し、順次に受け付け、第１ルールメモリ
１２０のＣＡＭ１２２、１２６のアドレス端子に与え、
ＣＡＭ１２６のマークビットを読みだす。読み出された
マークビット信号４１５が全て“１”であれば、変化は
ないと判定され、第２期間への制御の進展は起らない。

【００８９】マークビット信号４１５が途中で“０”
（Ｈｉｇｈ）になると、入力データに変化があったと判
断され、次の第２期間へ制御が移る。走査期間は１００
ｎｓサイクルで１６データに対し、１．６μｓである。

【００９０】第２期間では、まず、ＣＡＭ１２６の中の
“１”になっていた全マークビットを“０”にクリヤす
る並列書込み（Ｐａｒａｌｌｅｌ Ｗｒｉｔｅ）信号４
２０がＣＡＭ１２６に与えられる。この信号は“１”の
記憶された番地のデータを一斉に“０”に書き換える。
次に、マークビット信号４１５の“１”を１６種の観測
データマークビットが指定する番地へ書込む。その時間
は１００ｎｓのサイクルタイムで１．６μｓにすぎな
い。このようなマークビット書込みが終わると、第３期
間へ制御が移る。

【００９１】第３期間では、状態推移監視回路１５０か
ら出力されるルールアドレス信号１によって第２ルール
メモリ１３０からルール別に論理条件式のコード列４３
０が読み出される。コード列４３０の中のクラスコード
は第１ルールメモリのＣＡＭ１２２と１２６とＲＡＭ１
２４によってグレード値列４３２に変換され、適合度計
算回路１４０に送られる。そこで、ファジィ論理演算処
理が行なわれ、演算結果である適合度計算結果４３４が
ルール別に順次に出力され、同時に第２ルールメモリ１
３０のＲＡＭ１３６に書込まれる。

【００９２】この期間でのルール当りのファジィ推論時
間は、論理条件式が３２コード長になっても、２５ｎｓ
クロックで、２５ｎｓ×３２＝８μｓである。この時間
内にＲＡＭ１２４から３２コードが読み出され、パイプ
ライン式で、計算された適合度がＲＡＭ１３６へ書込ま
れる。ルール数を４とすると、この処理が（４＋１）回
行なわれるので、トータル処理時間は５×８μｓ＝４０
μｓとなる。

【００９３】第４期間では、ＲＡＭ１３６の中の適合度
計算結果が状態推移監視回路１５０から与えられるルー
ルアドレスによって順次に読み出され、最適制御量計算
回路１６０に送られる。この時間は、４ルール分の適合
度４４０を積和計算しながら１００ｎｓサイクルで読み
出す時間であって、３．２μｓ×４＝１２．８μｓとな
る。この時間内に、適合度の加算や、適合度と基準制御
量の積和計算が行なわれる。最後に割算が行なわれるが
それは、１μｓ以下である。小計が１３．８μｓ以下と
見積もられる。

【００９４】ここに、第１期間と第２期間に要した時間
２×１．６μｓと、第３期間に要した時間４０μｓと、
第４期間に要した時間１３．８μｓを合計すると５７．
０μｓとなる。

【００９５】第３期間までは次の入力データを受け付け
出来ないが、第４期間には、並行して観測データのデー
タを受け付けて行けるので、パイプライン処理方式を採
用できる。すなわち、観測データの変化が激しい時に
は、ファジィ推論処理の第４期間から第１、第２の期間
の処理時間３．２μｓを除外できる。このことは平均処
理時間を５４．０μｓに減らせることを意味する。従っ
て、毎秒の処理速度は約１８．５ｋｃ／ｓとなる。車の
速度制御には十分すぎる高さである。

【００９６】以上に述べたように、本発明によれば、推
論のルール数が４千個に及んでも、測定データの種類が
１６に及んでも、限定されたルールに対してしか適合度
を計算しないし、また、入力データに変化のあるときに
しか、第２期間以降の処理を行なわないため、ファジィ
推論の並列演算処理を行なわないで、十分に高速なファ
ジィ推論処理を実現できる。また、このような処理方式
の採用によって、ファジィ推論演算のハードウェア量を
減らし、トータルのハードウェアサイズを１ボード以下
に収めることができるようになる。したがって、従来の
ように、ルール数に応じて並列ファジィ推論処理が増え
るという問題は容易に解決される。

【００９７】なお、実施例の説明においては、自動車の
速度制御を取り上げ、アクセス量の推論処理に際し、ク
ラッチやハンドルなどの制御や加速度の測定結果を無視
しているが、説明を容易にするために取り上げられただ
けであって、以上の記述はなんら特許請求の範囲を制限
するものでないことは明かである。

【図面の簡単な説明】

【図１】本発明の一実施例であるファジィ推論プロセッ
サの構成を示す図である。

【図２】図１のプロセッサにおける適合度計算回路１４
０の詳細構成を示す図である。

【図３】図１のプロセッサにおける対和最大値検出回路
１６０の詳細構成を示す図である。

【図４】図１のプロセッサにおける最適制御量計算回路
１７０の詳細構成を示す図である。

【図５】図１のプロセッサにおけるタイミングパルス発
生回路１８０の詳細構成を示す図である。

【図６】ファジィ推論によるファジィ制御の説明図であ
る。

【図７】制御量の決定に関与するルールアドレス群の状
態図である。

【図８】処理時間の内訳の説明図である。

【符号の説明】

１１０ 入力スイッチ回路 １２０ 第１ルールメモリ １２２ クラスコードＣＡＭ １２６ マークビットＣＡＭ １２４ クレード値ＲＡＭ １３０ 第２ルールメモリ １３２ 論理条件ＲＡＭ １３４ 制御量ＲＡＭ １３６ 適合度ＲＡＭ １４０ 適合度計算回路 １４２ 論理演算回路 １４４，１４６ レジスタ １４３，１４５，１４７ スイッチ １４８ ローカル制御回路 １５０ 状態推移監視回路 １５２ シフトレジスタ １５４ 優先権エンコーダ １５６ マンチェスタチェイン回路 １５８ 通常エンコーダ１５８ １６０ 対和最大値検出回路 １７０ 最適制御量計算手段 １７１，１７３ 入力ポート １７２ ＡＬＵ１７２ １７４ マイクロプログラムメモリ １７６〜１７７ 出力ポート １８０ タイミングパルス発生回路 １８１ アドレスカウンタ １８２ アドレスレジスタ １８３ パターンメモリ １８５ パルス発生ゲート １８６ 局面レジスタ ２０１ グレード軸 ２０２ 速度軸 ２０３ 乗員数軸 ２０４ アクセル量（Ｙ）軸 ３１０ シフトレジスタ１５２の内容（マークド・ル
ールアドレス位置）の一例 ３２０ ＲＡＭ１３６に記載されたルール別適合度
（ｉ−１〜ｉ＋２まで）の状況 ３３０ 適合度の大きいルールアドレス位置を示す状
態図 ４１０ 入力データクロック ４１５ マークビット信号 ４２０ 並列書込み信号 ４３０ ルールアドレス信号 ４３２ メモリからのグレード値の読み出し信号 ４３４ 適合度計算結果 ４４０ 最適制御量計算

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ｉｆ−ｔｈｅｎルールをメンバシップ関
   数と残りの部分とに分けて貯える第１と第２のルール記
   憶手段と、事実情報走査入力手段と、事実情報の変化し
   た時に事実情報とルールとの照合を行なう適合度計算手
   段と、隣接する対ルールの適合度の和を計算し、比較を
   行なう対和最大値検出手段と、最大値を与えるルールア
   ドレス群の後件部が示す基準制御量と該当ルールに対応
   する適合度を使って制御量の内挿を行なう制御量決定手
   段と、制御量の計算に関与するルールアドレス群を記憶
   する状態推移監視手段とを備えることを特徴とするファ
   ジィ制御のためのファジィ推論プロセッサ。
2. 【請求項２】 第１ルール記憶手段が、局面別のクラス
   とグレード値と事実情報の該当位置を示すマークビット
   を記憶し、クラスとマークビットで検索され、グレード
   値を出力できるメモリであることと、第２ルール記憶手
   段が、ルール別に論理条件と基準制御量とルールへの適
   合度を記憶するメモリであることと、適合度計算手段
   が、状態推移監視手段の指示するルールアドレスでアク
   セスされた時に第２ルール記憶手段の出力する論理条件
   に対して、第１ルール記憶手段が出力するグレード値を
   処理するファジィ論理演算回路であることと、状態推移
   監視手段が、適合度の対和最大値を与えるアドレスとそ
   の周囲アドレスをマークビットで記憶するシフトレジス
   タとその位置を指示する優先権エンコーダであることを
   特徴とする請求項１に記載のファジィ制御のためのファ
   ジィ推論プロセッサ。