JPH06164422A - Metric normalization device - Google Patents
Metric normalization deviceInfo
- Publication number
- JPH06164422A JPH06164422A JP31174892A JP31174892A JPH06164422A JP H06164422 A JPH06164422 A JP H06164422A JP 31174892 A JP31174892 A JP 31174892A JP 31174892 A JP31174892 A JP 31174892A JP H06164422 A JPH06164422 A JP H06164422A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- digital data
- metric
- inputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、特にビタビ復号器にお
いて、メトリックメモリのオーバーフロー防止のための
メトリック正規化装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metric normalization device for preventing overflow of a metric memory, especially in a Viterbi decoder.
【０００２】[0002]
【従来の技術】通常、ビタビ復号器は、畳み込み符号化
されたデータ系列を入力とし、入力されたデータ系列か
ら推定した符号化前のデータ系列であるパスを保存する
パスメモリをトレリス線図（ビタビ復号動作を状態の遷
移として表わしたもの）上の状態数だけもち、トレリス
線図にしたがって最尤復号を行う。即ち、ビタビ復号器
は、Ｎ個のパスメモリを持ち（Ｎ：トレリス線図上の状
態数）、各パスメモリはトレリス線図上の状態が割り当
てられ、それぞれの状態において最も確からしいと考え
られる、即ち最も尤度が高いデータ系列であるパスを保
存し、データが１シンボル入力される毎にパスを更新す
るとともに、保存されたパスの内最も尤度が高いパスか
ら最古のデータを１シンボルだけ出力する。この時、尤
度の高さはメトリックとしてメトリックメモリに保存さ
れる。メトリックが小さいほど尤度が高い。2. Description of the Related Art Generally, a Viterbi decoder receives a convolutionally encoded data sequence as an input, and uses a trellis diagram (a trellis diagram) as a path memory for storing a path which is a data sequence before encoding estimated from the input data sequence. The Viterbi decoding operation is expressed as state transitions), and maximum likelihood decoding is performed according to the trellis diagram. That is, the Viterbi decoder has N path memories (N: the number of states on the trellis diagram), and each path memory is assigned a state on the trellis diagram, which is considered to be most probable in each state. That is, the path that is the data sequence with the highest likelihood is saved, the path is updated every time one symbol of data is input, and the oldest data is saved from the path with the highest likelihood among the saved paths. Only output symbols. At this time, the high likelihood is stored as a metric in the metric memory. The smaller the metric, the higher the likelihood.
【０００３】受信データに誤りがなければ、Ｎ個の保存
されたパスのなかに１つだけ符号化前のデータ系列と等
しいパスが存在し、そのパスのメトリックは０である。
その他のパスのメトリックは、０より大きい値となる
が、最も尤度の小さいパスのメトリックと最も尤度の大
きいメトリックの差は、ある一定の値を越えないことが
知られているので、この場合は、メトリックメモリが前
記一定の値を表わせるだけの十分なビット数を持ってい
ればよい。If there is no error in the received data, there is only one path among the N stored paths that is equal to the data sequence before encoding, and the metric of that path is 0.
Although the metric of the other paths has a value larger than 0, it is known that the difference between the metric of the path having the smallest likelihood and the metric having the largest likelihood does not exceed a certain value. In this case, the metric memory only needs to have a sufficient number of bits to represent the constant value.
【０００４】しかし、受信データに誤りがある場合は、
最も尤度の大きいパスのメトリックさえ、０より大きい
値となり、データを受信する毎に大きくなってしまう。
この場合は、周期的に適当な値を全てのメトリックメモ
リから減算する手段を講じないと、メトリックメモリが
オーバーフローし、ビタビ復号器が正常に動作しなくな
る。このような周期的なメトリックの減算を正規化と称
している。However, if there is an error in the received data,
Even the metric of the path with the highest likelihood becomes a value greater than 0, and becomes large each time data is received.
In this case, unless measures are taken to periodically subtract an appropriate value from all metric memories, the metric memories will overflow and the Viterbi decoder will not operate normally. Such periodic metric subtraction is called normalization.
【０００５】図４は、従来のメトリック正規化装置の一
例である。４１〜４８は、メトリック正規化装置の入力
のディジタルデータ信号である。FIG. 4 shows an example of a conventional metric normalization device. 41-48 are digital data signals at the inputs of the metric normalizer.
【０００６】４９は、ディジタルデータ信号４１及び４
２を入力とし、２つの入力のうち小さい方を選択して出
力する比較手段である。49 is a digital data signal 41 and 4
It is a comparison means which receives 2 as an input and selects and outputs the smaller one of the two inputs.
【０００７】５０は、ディジタルデータ信号４３及び４
４を入力とし、２つの入力のうち小さい方を選択して出
力する比較手段である。50 is a digital data signal 43 and 4
4 is an input, and is a comparing means for selecting and outputting the smaller one of the two inputs.
【０００８】５１は、ディジタルデータ信号４５及び４
６を入力とし、２つの入力のうち小さい方を選択して出
力する比較手段である。51 is a digital data signal 45 and 4
It is a comparing means which receives 6 as an input and selects and outputs the smaller one of the two inputs.
【０００９】５２は、ディジタルデータ信号４７及び４
８を入力とし、２つの入力のうち小さい方を選択して出
力する比較手段である。52 is a digital data signal 47 and 4
It is a comparing means which receives 8 as an input and selects and outputs the smaller one of the two inputs.
【００１０】５３は、比較手段４９及び５０の出力を入
力とし、２つの入力のうち小さい方を選択して出力する
比較手段である。Reference numeral 53 is a comparison means which receives the outputs of the comparison means 49 and 50 as inputs and selects and outputs the smaller one of the two inputs.
【００１１】５４は、比較手段５１及び５２の出力を入
力とし、２つの入力のうち小さい方を選択して出力する
比較手段である。Reference numeral 54 is a comparison means which receives the outputs of the comparison means 51 and 52 as inputs and selects and outputs the smaller one of the two inputs.
【００１２】５５は、比較手段５３及び５４の出力を入
力とし、２つの入力のうち小さい方を選択して出力する
比較手段である。Reference numeral 55 is a comparison means which receives the outputs of the comparison means 53 and 54 as an input and selects and outputs the smaller one of the two inputs.
【００１３】５６〜６３は、それぞれディジタルデータ
信号４１〜４８及び比較手段５５の出力を入力とし、前
者から後者を減算した結果を出力とする減算手段であ
り、この出力がメトリック正規化装置の出力である。Numerals 56 to 63 are subtraction means for inputting the outputs of the digital data signals 41 to 48 and the comparison means 55, respectively, and outputting the result of subtracting the latter from the former, and this output is the output of the metric normalization device. Is.
【００１４】この構成によって、図４の従来のメトリッ
ク正規化装置は、最も尤度の高いパスのメトリック、即
ち最も小さいメトリックを選択して全てのメトリックか
ら減算することによりメトリックの正規化を行う。With this configuration, the conventional metric normalization device of FIG. 4 normalizes the metric by selecting the metric of the path with the highest likelihood, that is, the metric with the smallest likelihood, and subtracting it from all the metrics.
【００１５】しかし、このような構成では、状態数の多
い、即ちパスメトリックの多い場合には比較の回数が増
え、ハードウェアが増大する。また、信号処理時間が長
くなるために、データ伝送の高速化に対応できないとい
う問題があった。However, in such a configuration, when the number of states is large, that is, the path metric is large, the number of comparisons increases and the hardware increases. In addition, there is a problem that it is not possible to cope with the speeding up of data transmission because the signal processing time becomes long.
【００１６】このような問題を解決するために、全ての
メトリックから最小メトリックを減算する替わりに、全
てのメトリックがあるしきい値を越えたときに全てのメ
トリックから所定値を減算するということが提案されて
いる（例えば特開昭６２−１７８０２０号公報）。In order to solve such a problem, instead of subtracting the minimum metric from all the metrics, a predetermined value is subtracted from all the metrics when all the metrics exceed a certain threshold. It has been proposed (for example, Japanese Patent Laid-Open No. 62-178020).
【００１７】図５は、所定値を減算するメトリック正規
化装置の一例である。７１〜７８は、メトリック正規化
装置の入力のディジタルデータ信号である。FIG. 5 shows an example of a metric normalization device for subtracting a predetermined value. 71-78 are digital data signals at the inputs of the metric normalizer.
【００１８】７９〜８６は、それぞれディジタルデータ
信号７１〜７８を入力とし、入力をしきい値と比較し、
入力がしきい値以下であれば０を、しきい値より大きけ
れば１を出力する比較手段である。79 to 86 respectively receive the digital data signals 71 to 78 as inputs, compare the inputs with threshold values,
The comparison means outputs 0 when the input is less than or equal to the threshold value and outputs 1 when the input value is greater than the threshold value.
【００１９】８７は、比較手段７９〜８６の出力を入力
とし、入力の論理積を出力する論理積手段である。Reference numeral 87 is a logical product means which receives the outputs of the comparing means 79 to 86 and outputs a logical product of the inputs.
【００２０】８８〜９５は、それぞれディジタルデータ
信号７１〜７８及び論理積手段８７の出力を入力とし、
後者が０であれば前者を出力し、後者が１であれば前者
から所定値を減算して出力する減算手段であり、この出
力がメトリック正規化装置の出力である。Reference numerals 88 to 95 receive the digital data signals 71 to 78 and the output of the logical product means 87, respectively,
If the latter is 0, the former is output, and if the latter is 1, it is a subtraction unit that subtracts a predetermined value from the former and outputs it. This output is the output of the metric normalization device.
【００２１】この構成によって、図５のメトリック正規
化装置は、全てのメトリックがしきい値を越えたときに
全てのメトリックから定数を減算することによりメトリ
ックの正規化を行う。With this configuration, the metric normalization device of FIG. 5 normalizes the metrics by subtracting a constant from all the metrics when all the metrics exceed the threshold value.
【００２２】この方法を用いれば、メトリック同士の比
較ではなく、しきい値との比較ですむため、図４のメト
リック正規化装置に比べ、ハードウェア規模を小さくす
ることが出来る。また、信号処理時間が短くなるため
に、図４のメトリック正規化装置に比べ、データ伝送の
高速化に対応できる。By using this method, it is not necessary to compare the metrics with each other, but with the threshold, so that the hardware scale can be made smaller than that of the metric normalization apparatus of FIG. Further, since the signal processing time is shortened, it is possible to cope with the speedup of data transmission as compared with the metric normalization device of FIG.
【００２３】図６は、図５のメトリック正規化装置の比
較手段７９〜８６の一例のブロック図である。ここでは
メトリック正規化装置の入力を５ビットのディジタルデ
ータ信号とする。また、しきい値を３とする。FIG. 6 is a block diagram of an example of the comparison means 79 to 86 of the metric normalization device of FIG. Here, the input of the metric normalization device is a 5-bit digital data signal. Further, the threshold value is set to 3.
【００２４】９６は、比較手段の入力の最下位ビットで
ある。９７は、比較手段の入力の第２ビットである。96 is the least significant bit of the input of the comparing means. 97 is the second bit of the input of the comparing means.
【００２５】９８は、比較手段の入力の第３ビットであ
る。９９は、比較手段の入力の第４ビットである。98 is the third bit of the input of the comparing means. 99 is the fourth bit of the input of the comparison means.
【００２６】１００は、比較手段の入力の最上位ビット
である。１０１は、９８と９９と１００を入力とし、入
力の論理和を出力する論理和手段であり、この出力が比
較手段の出力である。100 is the most significant bit of the input of the comparing means. 101 is an OR means for inputting 98, 99 and 100 and outputting the OR of the inputs, and this output is the output of the comparing means.
【００２７】この構成によって、図５の比較手段は、入
力の第３ビットから最上位ビットまでの論理和をとるこ
とにより入力が３より大きいかどうかを判定する。With this configuration, the comparison means of FIG. 5 determines whether or not the input is greater than 3 by taking the logical sum of the 3rd bit to the most significant bit of the input.
【００２８】このように、しきい値を２n−１（ｎ：１
以上の整数）とすれば、しきい値との比較は入力の第
（ｎ＋１）ビットから最上位ビットまでの論理和をとる
ことにより実現できる。In this way, the threshold value is set to 2 n -1 (n: 1
With the above integer), the comparison with the threshold value can be realized by taking the logical sum of the (n + 1) th bit to the most significant bit of the input.
【００２９】[0029]
【発明が解決しようとする課題】上記のような構成で
は、一般に入力が多い論理和手段が必要となり、よりデ
ータ伝送の高速化を図る際に信号処理時間が問題となる
ことがある。また、入力数が多い論理和手段が比較手段
の数だけ、即ち状態数だけ必要となるので、状態数が多
い場合にはハードウェアが増大するという問題があっ
た。In the above-mentioned configuration, generally, a logical sum means having a large number of inputs is required, and the signal processing time may become a problem when the data transmission speed is further increased. Further, there is a problem that the number of inputs increases and the number of comparison means, that is, the number of states, increases the hardware if the number of states is large.
【００３０】[0030]
【課題を解決するための手段】本発明のメトリック正規
化装置は、Ｎ（Ｎ：整数）個のディジタルデータ信号を
入力し、前記Ｎ個のディジタルデータ信号にそれぞれ対
応し、その対応するディジタルデータ信号を入力とし、
入力を所定のしきい値と比較し、しきい値以下であれば
０を、しきい値より大きければ１を出力するＮ個の比較
手段と前記Ｎ個の比較手段の出力を入力とし、入力の論
理和を出力する論理和手段と前記Ｎ個のディジタルデー
タ信号にそれぞれ対応し、その対応するディジタルデー
タ信号と、前記論理和手段の出力を入力とし、前記論理
和手段の出力が０であれば前記ディジタルデータ信号を
そのまま出力し、１であれば前記ディジタルデータ信号
から所定の値を減算して出力する減算手段を具備するも
のである。A metric normalization apparatus according to the present invention receives N (N: integer) digital data signals as input, and respectively corresponds to the N digital data signals. With a signal as input,
The input is compared with a predetermined threshold value, 0 is output if it is less than the threshold value, and 1 is output if it is greater than the threshold value. Corresponding to each of the N digital data signals and the corresponding digital data signal and the output of the logical sum means, and the output of the logical sum means is 0. For example, the digital data signal is output as it is, and if it is 1, subtraction means for subtracting a predetermined value from the digital data signal and outputting the subtracted value.
【００３１】[0031]
【作用】この構成によって、本発明のメトリック正規化
装置は、小さいハードウェアで実現できる。また、信号
処理時間が短くなるので、データ伝送の高速化に対応出
来る。With this configuration, the metric normalization device of the present invention can be realized with small hardware. Further, since the signal processing time is shortened, it is possible to cope with the speedup of data transmission.
【００３２】[0032]
【実施例】以下、具体例について詳細に述べる。EXAMPLES Specific examples will be described in detail below.
【００３３】図１は本発明のメトリック正規化装置の第
一の実施例を示すものである。ここでは、状態数Ｎ＝
４，符号化率１／２としている。FIG. 1 shows a first embodiment of the metric normalization device of the present invention. Here, the number of states N =
4, the coding rate is 1/2.
【００３４】１〜８は、メトリック正規化装置の入力の
ディジタルデータ信号である。９〜１６は、それぞれデ
ィジタルデータ信号１〜８を入力とし、入力をしきい値
と比較し、入力がしきい値以下であれば０を、しきい値
より大きければ１を出力する比較手段である。1-8 are digital data signals at the input of the metric normalizer. Reference numerals 9 to 16 are comparison means for inputting the digital data signals 1 to 8 respectively, comparing the input with a threshold value, and outputting 0 if the input is less than the threshold value and outputting 1 if the input value is greater than the threshold value. is there.
【００３５】１７は、比較手段９〜１６の出力を入力と
し、入力がすべて０であれば０を出力する論理和手段で
ある。Reference numeral 17 is a logical sum means which receives the outputs of the comparing means 9 to 16 and outputs 0 if all the inputs are 0.
【００３６】１８〜２５は、それぞれディジタルデータ
信号１〜８及び論理和手段１７の出力を入力とし、後者
が０であれば前者を出力し、後者が１であれば前者から
所定値を減算して出力する減算手段であり、この出力が
メトリック正規化装置の出力である。Reference numerals 18 to 25 receive the digital data signals 1 to 8 and the outputs of the logical sum means 17, respectively, and output the former when the latter is 0 and subtract a predetermined value from the former when the latter is 1. Is a subtraction means for outputting the output, and this output is the output of the metric normalization device.
【００３７】この構成によって、図１のメトリック正規
化装置は、いずれかのメトリックがしきい値を越えたと
きに全てのメトリックから定数を減算することによりメ
トリックの正規化を行う。With this configuration, the metric normalization device of FIG. 1 normalizes the metrics by subtracting a constant from all the metrics when any of the metrics exceeds the threshold value.
【００３８】この方法を用いれば、メトリック同士の比
較ではなく、しきい値との比較ですむため、図５のメト
リック正規化装置と同様、図４のメトリック正規化装置
に比べ、ハードウェア規模を小さくすることが出来る。
また、信号処理時間が短くなるために、図４のメトリッ
ク正規化装置に比べ、データ伝送の高速化に対応でき
る。By using this method, it is possible to compare the metrics with threshold values instead of comparing them with each other. Therefore, as with the metric normalization apparatus of FIG. 5, the hardware scale is smaller than that of the metric normalization apparatus of FIG. Can be made smaller.
Further, since the signal processing time is shortened, it is possible to cope with the speedup of data transmission as compared with the metric normalization device of FIG.
【００３９】図２は、図１のメトリック正規化装置の比
較手段の第１の例のブロック図である。ここで、メトリ
ック正規化装置の入力を５ビットのディジタルデータ信
号としている。また、しきい値を７としている。FIG. 2 is a block diagram of a first example of the comparison means of the metric normalization device of FIG. Here, the input of the metric normalization device is a 5-bit digital data signal. Further, the threshold value is 7.
【００４０】２６は、比較手段の入力の最下位ビットで
ある。２７は、比較手段の入力の第２ビットである。Reference numeral 26 is the least significant bit of the input of the comparing means. 27 is the second bit of the input of the comparison means.
【００４１】２８は、比較手段の入力の第３ビットであ
る。２９は、比較手段の入力の第４ビットである。28 is the third bit of the input of the comparing means. Reference numeral 29 is the fourth bit of the input of the comparing means.
【００４２】３０は、比較手段の入力の最上位ビットで
ある。３１は、２９と３０を入力とし、入力の論理和を
出力する論理和手段であり、この出力が比較手段の出力
である。30 is the most significant bit of the input of the comparing means. Reference numeral 31 is a logical sum means that inputs 29 and 30 and outputs the logical sum of the inputs, and this output is the output of the comparison means.
【００４３】この構成によって、図２の比較手段は、入
力の第４ビットから最上位ビットまでの論理和をとるこ
とにより入力が７より大きいかどうかを判定する。With this configuration, the comparing means of FIG. 2 determines whether the input is greater than 7 by taking the logical sum of the 4th bit to the most significant bit of the input.
【００４４】このように、しきい値を２n−１ （ｎ：１
以上の整数）とすれば、図５の比較手段と同様、しきい
値との比較は入力の第（ｎ＋１）ビットから最上位ビッ
トまでの論理和をとることにより実現できる。Thus, the threshold value is set to 2 n -1 (n: 1
If it is an integer above, the comparison with the threshold value can be realized by taking the logical sum of the (n + 1) th bit to the most significant bit of the input, as in the comparison means of FIG.
【００４５】従来例で示した図６の比較手段では最小メ
トリックがしきい値を越えたかどうか判定したのに対
し、本実施例の図２の比較手段では、最大メトリックが
しきい値を越えたかどうか判定すればよい。そのため図
６のしきい値より図２のしきい値のほうが大きくなり、
論理和手段の入力数は少なくなる。While the comparison means of FIG. 6 shown in the conventional example determines whether the minimum metric exceeds the threshold value, the comparison means of FIG. 2 of the present embodiment determines whether the maximum metric exceeds the threshold value. Just make a decision. Therefore, the threshold of FIG. 2 becomes larger than the threshold of FIG.
The number of inputs to the logical sum means is small.
【００４６】図３は、本発明の第２の実施例を示すメト
リック正規化装置の比較手段のブロック図である。ここ
で、メトリック正規化装置の入力を５ビットのディジタ
ルデータ信号としている。また、しきい値を１５として
いる。FIG. 3 is a block diagram of the comparison means of the metric normalization apparatus showing the second embodiment of the present invention. Here, the input of the metric normalization device is a 5-bit digital data signal. Further, the threshold value is set to 15.
【００４７】３２は、比較手段の入力の最下位ビットで
ある。３３は、比較手段の入力の第２ビットである。32 is the least significant bit of the input of the comparing means. 33 is the second bit of the input of the comparison means.
【００４８】３４は、比較手段の入力の第３ビットであ
る。３５は、比較手段の入力の第４ビットである。34 is the third bit of the input of the comparing means. 35 is the fourth bit of the input of the comparison means.
【００４９】３６は、比較手段の入力の最上位ビットで
あり、この出力が比較手段の出力である。36 is the most significant bit of the input of the comparing means, and its output is the output of the comparing means.
【００５０】この構成によって、図３の比較手段は、入
力の最上位ビットを出力することにより入力が１５より
大きいかどうかを判定する。With this configuration, the comparison means of FIG. 3 determines whether the input is greater than 15 by outputting the most significant bit of the input.
【００５１】このように、しきい値を２kー1−１ （ｋ：
入力のビット数）とすれば、しきい値との比較は入力の
最上位ビットを出力することにより実現できる。Thus, the threshold value is set to 2 k-1 -1 (k:
The number of bits of the input), the comparison with the threshold value can be realized by outputting the most significant bit of the input.
【００５２】[0052]
【発明の効果】以上のように、本発明のメトリック正規
化装置は、Ｎ（Ｎ：整数）個のディジタルデータ信号を
入力し、前記Ｎ個のディジタルデータ信号にそれぞれ対
応し、その対応するディジタルデータ信号を入力とし、
入力を所定のしきい値と比較し、しきい値以下であれば
０を、しきい値より大きければ１を出力するＮ個の比較
手段と前記Ｎ個の比較手段の出力を入力とし、入力の論
理和を出力する論理和手段と前記Ｎ個のディジタルデー
タ信号にそれぞれ対応し、その対応するディジタルデー
タ信号と、前記論理和手段の出力を入力とし、前記論理
和手段の出力が０であれば前記ディジタルデータ信号を
そのまま出力し、１であれば前記ディジタルデータ信号
から所定の値を減算して出力し、これをメトリック正規
化装置の出力とする減算手段を具備することにより、ハ
ードウェアを小さくし、また、信号処理時間を短くする
ことによりデータ伝送の高速化に対応できる。As described above, the metric normalization apparatus of the present invention inputs N (N: integer) digital data signals, respectively corresponds to the N digital data signals, and the corresponding digital data Input data signal,
The input is compared with a predetermined threshold value, 0 is output if it is less than the threshold value, and 1 is output if it is greater than the threshold value. Corresponding to each of the N digital data signals and the corresponding digital data signal and the output of the logical sum means, and the output of the logical sum means is 0. For example, if the digital data signal is output as it is, and if it is 1, a predetermined value is subtracted from the digital data signal and output, and this is used as the output of the metric normalization device. By reducing the size and shortening the signal processing time, it is possible to cope with the speeding up of data transmission.
【図１】本発明のメトリック正規化装置の一実施例の機
能ブロック図FIG. 1 is a functional block diagram of an embodiment of a metric normalization device of the present invention.
【図２】図１のメトリック正規化装置の比較手段の第１
の実施例のブロック図2 is a first comparison means of the metric normalization device of FIG. 1;
Block diagram of an embodiment
【図３】図１のメトリック正規化装置の比較手段の第２
の実施例のブロック図FIG. 3 is a second comparison means of the metric normalization device of FIG.
Block diagram of an embodiment
【図４】従来のメトリック正規化装置の第１の例の機能
ブロック図FIG. 4 is a functional block diagram of a first example of a conventional metric normalization device.
【図５】従来のメトリック正規化装置の第２の例の機能
ブロック図FIG. 5 is a functional block diagram of a second example of a conventional metric normalization device.
【図６】図５のメトリック正規化装置の比較手段のブロ
ック図6 is a block diagram of comparison means of the metric normalization device of FIG.
１〜８ ディジタルデータ信号 ９〜１６ 比較手段 １７ 論理和手段 １８〜２５ 減算手段 ２６ 入力の最下位ビット ２７ 入力の第２ビット ２８ 入力の第３ビット ２９ 入力の第４ビット ３０ 入力の最上位ビット ３１ 論理和手段 ３２ 入力の最下位ビット ３３ 入力の第２ビット ３４ 入力の第３ビット ３５ 入力の第４ビット ３６ 入力の最上位ビット ４１〜４８ ディジタルデータ信号 ４９〜５５ 比較手段 ５６〜６３ 減算手段 ７１〜７８ ディジタルデータ信号 ７９〜８６ 比較手段 ８７ 論理積手段 ８８〜９５ 減算手段 ９６ 入力の最下位ビット ９７ 入力の第２ビット ９８ 入力の第３ビット ９９ 入力の第４ビット １００ 入力の最上位ビット １０１ 論理和手段 1 to 8 Digital data signal 9 to 16 Comparing means 17 Logical sum means 18 to 25 Subtracting means 26 Least significant bit of input 27 Second bit of input 28 Third bit of input 29 Fourth bit of input 30 Highest bit of input 31 logical sum means 32 least significant bit of input 33 second bit of input 34 third bit of input 35 fourth bit of input 36 most significant bit of input 41 to 48 digital data signal 49 to 55 comparing means 56 to 63 subtracting means 71-78 Digital data signals 79-86 Comparing means 87 Logical product means 88-95 Subtracting means 96 Least significant bit of input 97 Second bit of input 98 Third bit of input 99 Fourth bit of input 100 Most significant bit of input 101 OR means
Claims (2)
を入力とするメトリック正規化装置において、 前記Ｎ個のディジタルデータ信号にそれぞれ対応し、そ
の対応するディジタルデータ信号を入力とし、入力を所
定のしきい値と比較し、しきい値以下であれば０を、し
きい値より大きければ１を出力するＮ個の比較手段と前
記Ｎ個の比較手段の出力を入力とし、入力の論理和を出
力する論理和手段と前記Ｎ個のディジタルデータ信号に
それぞれ対応し、その対応するディジタルデータ信号
と、前記論理和手段の出力を入力とし、前記論理和手段
の出力が０であれば前記ディジタルデータ信号をそのま
ま出力し、１であれば前記ディジタルデータ信号から所
定の値を減算して出力する減算手段とを具備するメトリ
ック正規化装置。1. A metric normalization device which receives N (N: integer) digital data signals as inputs, and which respectively corresponds to the N digital data signals, receives the corresponding digital data signals, and inputs The comparison is made with a predetermined threshold value, and if it is less than or equal to the threshold value, 0 is output; A logical sum means for outputting a sum and the N digital data signals respectively correspond to the corresponding digital data signal and the output of the logical sum means, and if the output of the logical sum means is 0, then A metric normalization device comprising: a digital data signal that is output as it is, and if it is 1, subtraction means that subtracts a predetermined value from the digital data signal and outputs the subtracted value.
タルデータ信号にそれぞれ対応し、その対応するディジ
タルデータ信号を入力とし、入力の最上位ビットを出力
とする構成とした請求項１記載のメトリック正規化装
置。2. The N number of comparing means respectively correspond to the N number of digital data signals, the corresponding digital data signals are input, and the most significant bit of the input is output. The metric normalizer described.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31174892A JPH06164422A (en) | 1992-11-20 | 1992-11-20 | Metric normalization device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31174892A JPH06164422A (en) | 1992-11-20 | 1992-11-20 | Metric normalization device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164422A true JPH06164422A (en) | 1994-06-10 |
Family
ID=18021008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31174892A Pending JPH06164422A (en) | 1992-11-20 | 1992-11-20 | Metric normalization device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164422A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839120A (en) * | 1987-02-24 | 1989-06-13 | Ngk Insulators, Ltd. | Ceramic material extruding method and apparatus therefor |
| US6912257B1 (en) | 1999-04-28 | 2005-06-28 | Samsung Electronics Co., Ltd. | Apparatus and method for normalizing metric values in a component decoder in a mobile communication system |
-
1992
- 1992-11-20 JP JP31174892A patent/JPH06164422A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839120A (en) * | 1987-02-24 | 1989-06-13 | Ngk Insulators, Ltd. | Ceramic material extruding method and apparatus therefor |
| US6912257B1 (en) | 1999-04-28 | 2005-06-28 | Samsung Electronics Co., Ltd. | Apparatus and method for normalizing metric values in a component decoder in a mobile communication system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5859861A (en) | High speed viterbi decoder | |
| US5295142A (en) | Viterbi decoder | |
| JP3120511B2 (en) | Viterbi decoding device | |
| US5349608A (en) | Viterbi ACS unit with renormalization | |
| JPH11355152A (en) | Addition/comparison/selection circuit, liklihood sequence detector, and addition/comarison/selection function execution method | |
| US6070263A (en) | Circuit for use in a Viterbi decoder | |
| WO1998018209A1 (en) | Device and method for viterbi decoding | |
| US6021518A (en) | Method for obtaining information on the residual errors in a transmitted channel-decoded digital signal | |
| JPS60180222A (en) | Code error correcting device | |
| JPH06164422A (en) | Metric normalization device | |
| US6915474B2 (en) | Turbo decoding apparatus and decoding iteration count controlling method in turbo decoding | |
| JPH06284018A (en) | Viterbi decoding method and error correcting and decoding device | |
| US5544177A (en) | Viterbi decoding method and viterbi decoding apparatus | |
| US7852960B2 (en) | Method of computing path metrics in a high-speed Viterbi detector and related apparatus thereof | |
| JP3259387B2 (en) | Viterbi decoder | |
| JP3281439B2 (en) | Decoder and decoding method | |
| JP2591332B2 (en) | Error correction decoding device | |
| JP3419680B2 (en) | Viterbi decoding device | |
| JP2621582B2 (en) | Successive decoding device | |
| JP2001060881A (en) | Path metric normalization device | |
| JPH0766735A (en) | Viterbi decoding device and state metric normalizing method | |
| JPH07114378B2 (en) | Viterbi decoder | |
| JPH06303153A (en) | Viterbi decoder | |
| JPH0766736A (en) | Viterbi decoding device | |
| JP3344360B2 (en) | Viterbi decoding device |