JPH06164397A - A/d converter - Google Patents
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- JPH06164397A JPH06164397A JP31325692A JP31325692A JPH06164397A JP H06164397 A JPH06164397 A JP H06164397A JP 31325692 A JP31325692 A JP 31325692A JP 31325692 A JP31325692 A JP 31325692A JP H06164397 A JPH06164397 A JP H06164397A
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】この発明は、Ａ／Ｄ変換器（アナ
ログ／ディジタル変換器）に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D converter (analog / digital converter).
【０００２】[0002]
【従来の技術】図１５は、例えば３ビットのディジタル
コードを扱う並列型Ａ／Ｄ変換器の一例を示す回路構成
図である。同図に示すように、基準電圧発生回路ＶＲＥ
Ｆから、基準電位ＶＲを３ビット分すなわち８等分した
電圧Ｖｒ１〜Ｖｒ７が各々比較器ＣＭＰ１〜ＣＭＰ７の
一方の入力端へ、そのオン／オフの動作を図１７に示し
た制御信号Ｓ１に従って行なうスイッチ手段ＳＷ１を介
して印加される。また、比較器ＣＭＰ１〜７の他方の入
力端へ、そのオン／オフの動作を図１７に示した制御信
号Ｓ２に従って行なうスイッチ手段ＳＷ２を介して、ア
ナログ入力電圧ＶＩＮが印加される。比較器ＣＭＰｉ
（ｉ＝１〜７）の出力端は各々判定回路ＪＤＧ内の論理
積回路ＡＮＤｉ（ｉ＝１〜７）の反転入力端ｒに接続さ
れるとともに、論理積回路ＡＮＤ（ｉ＋１）（ｉ＝１〜
７）の正入力端ｎに接続される。論理積回路ＡＮＤ１の
正入力端ｎは電源電圧ＶＤＤが印加され、論理積回路Ａ
ＮＤ８の反転入力端ｒは接地電圧ＧＮＤが印加される。
判定回路ＪＤＧの判定信号Ｊ１〜Ｊ８がエンコーダＥＮ
Ｃに出力され、エンコーダＥＮＣのエンコード信号Ｄ１
〜Ｄ３がＡ／Ｄ変換器の３ビットのディジタル信号とし
て出力される。2. Description of the Related Art FIG. 15 is a circuit diagram showing an example of a parallel A / D converter that handles, for example, a 3-bit digital code. As shown in the figure, the reference voltage generation circuit VRE
Voltages Vr1 to Vr7 obtained by dividing the reference potential VR by 3 bits, that is, 8 equal parts, from F to the respective one input terminals of the comparators CMP1 to CMP7 are turned on / off according to the control signal S1 shown in FIG. It is applied via the switch means SW1. Further, the analog input voltage VIN is applied to the other input terminals of the comparators CMP1 to 7 through the switch means SW2 which performs the ON / OFF operation according to the control signal S2 shown in FIG. Comparator CMPi
The output ends of (i = 1 to 7) are connected to the inverting input end r of the AND circuit ANDi (i = 1 to 7) in the determination circuit JDG, and the AND circuit AND (i + 1) (i = 1). ~
7) is connected to the positive input terminal n. The power supply voltage VDD is applied to the positive input terminal n of the AND circuit AND1, and the AND circuit A
The ground voltage GND is applied to the inverting input terminal r of the ND8.
The determination signals J1 to J8 of the determination circuit JDG are encoders EN.
It is output to C and the encode signal D1 of the encoder ENC
~ D3 is output as a 3-bit digital signal of the A / D converter.
【０００３】図１７において、制御信号Ｓ１，Ｓ２は各
々“Ｈ”の時にスイッチ手段ＳＷ１およびＳＷ２をオン
させ、“Ｌ”の時にスイッチ手段ＳＷ１およびＳＷ２を
オフさせる信号である。In FIG. 17, control signals S1 and S2 are signals that turn on the switch means SW1 and SW2 when they are "H" and turn off the switch means SW1 and SW2 when they are "L".
【０００４】次に動作を説明する。制御信号Ｓ１が
“Ｈ”の時、比較器ＣＭＰｉ（ｉ＝１〜７）では各々基
準電圧発生回路ＶＲＥＦの出力電圧Ｖｒｉ（ｉ＝１〜
７）をサンプリングし、制御信号Ｓ２が“Ｈ”の時、出
力電圧Ｖｒｉ（ｉ＝１〜７）とアナログ入力電圧ＶＩＮ
との大小関係を比較する。その結果、比較器ＣＭＰｉ
（ｉ＝１〜７）の出力信号は、以下のように決定する。 ・ＶＩＮ ＞ Ｖｒｉ（ｉ＝１〜７） の時 “Ｈ” ・ＶＩＮ ＜ Ｖｒｉ（ｉ＝１〜７） の時 “Ｌ” 判定回路ＪＤＧは、比較器ＣＭＰｉ（ｉ＝１〜７）の出
力をもとに判定信号Ｊｋ（ｋ＝１〜８）を決定する。す
なわち論理積回路ＡＮＤｋ（ｋ＝１〜８）の反転入力端
ｒに“Ｌ”が印加され、正入力端ｎに“Ｈ”が印加され
た場合にのみＪｋ（ｋ＝１〜８）は“Ｈ”となり、それ
以外は“Ｌ”となる。Next, the operation will be described. When the control signal S1 is "H", the comparator CMPi (i = 1 to 7) outputs the output voltage Vri (i = 1 to 1) of the reference voltage generation circuit VREF.
7) is sampled, and when the control signal S2 is "H", the output voltage Vri (i = 1 to 7) and the analog input voltage VIN
Compare the magnitude relationship with. As a result, the comparator CMPi
The output signal of (i = 1 to 7) is determined as follows. -VIN> Vri (i = 1 to 7) "H" -VIN <Vri (i = 1 to 7) "L" The determination circuit JDG outputs the output of the comparator CMPi (i = 1 to 7). Based on the determination signal Jk (k = 1 to 8) is determined. That is, only when "L" is applied to the inverting input terminal r of the AND circuit ANDk (k = 1 to 8) and "H" is applied to the positive input terminal n, Jk (k = 1 to 8) becomes " It becomes "H", and otherwise it becomes "L".
【０００５】エンコーダＥＮＣは、判定回路ＪＤＧの出
力Ｊ１〜Ｊ８の中で“Ｈ”となった信号に対応したエン
コード信号Ｄ１〜Ｄ３が選択されＡ／Ｄ変換器の３ビッ
トのディジタル信号として出力される。The encoder ENC selects the encode signals D1 to D3 corresponding to the signals which have become "H" among the outputs J1 to J8 of the decision circuit JDG and outputs them as a 3-bit digital signal of the A / D converter. It
【０００６】表１に各比較器ＣＭＰ１〜７の出力と判定
回路ＪＤＧの出力Ｊ１〜Ｊ８の関係を示す。表１に示す
ように“正しいＡ／Ｄ変換動作時”において判定回路Ｊ
ＤＧの出力Ｊｋ（ｋ＝１〜８）は常に何れか一つのみが
“Ｈ”となる信号である。Table 1 shows the relationship between the outputs of the comparators CMP1 to CMP7 and the outputs J1 to J8 of the decision circuit JDG. As shown in Table 1, in the "correct A / D conversion operation", the judgment circuit J
The output Jk (k = 1 to 8) of the DG is a signal in which only one of them is always "H".
【０００７】[0007]
【表１】 [Table 1]
【０００８】図１６は、他の従来例として６ビットのデ
ィジタルコードを扱う直並列型Ａ／Ｄ変換器の構成を示
す回路構成図である。同図に示すように、基準電圧発生
回路ＶＲＥＦから基準電位ＶＲを６ビット分すなわち６
４等分した電圧Ｖｒｆ１１〜Ｖｒｆ１７、Ｖｒｃ１、Ｖ
ｒｆ２１〜Ｖｒｆ２７、Ｖｒｃ２、…、Ｖｒｃ７、Ｖｒ
ｆ８１〜Ｖｒｆ８７の中でＶｒｃ１〜７は各々比較器Ｃ
ＭＰ′１〜ＣＭＰ′７の入力端２へ、そのオン／オフの
動作を図４に示した制御信号Ｓ２′に従って行なうスイ
ッチ手段ＳＷ２′を介して印加され、Ｖｒｆ１１〜Ｖｒ
ｆ１７、Ｖｒｆ２１〜Ｖｒｆ２７、Ｖｒｆ３１〜Ｖｒｆ
３７、Ｖｒｆ４１〜Ｖｒｆ４７、Ｖｒｆ５１〜Ｖｒｆ５
７、Ｖｒｆ６１〜Ｖｒｆ６７、Ｖｒｆ７１〜Ｖｒｆ７
７、Ｖｒｆ８１〜Ｖｒｆ８７は各々バスライン切り替え
回路ＳＣＧに接続され、バスライン切り替え回路ＳＣＧ
の出力Ｖｒ１〜Ｖｒ７は、判定回路ＪＤＧの出力１〜７
によって制御されて比較器ＣＭＰ′１〜ＣＭＰ′７の入
力端３へ、そのオン／オフの動作を図４に示した制御信
号Ｓ３′に従って行なうスイッチ手段ＳＷ３′を介して
印加される。FIG. 16 is a circuit diagram showing the structure of a serial / parallel A / D converter which handles a 6-bit digital code as another conventional example. As shown in the figure, the reference potential VR corresponding to 6 bits, that is, 6
Voltages Vrf11 to Vrf17, Vrc1, V divided into four
rf21 to Vrf27, Vrc2, ..., Vrc7, Vr
In f81 to Vrf87, Vrc1 to 7 are comparators C, respectively.
Vrf11 to Vr are applied to the input terminals 2 of MP'1 to CMP'7 through the switch means SW2 'for performing the on / off operation according to the control signal S2' shown in FIG.
f17, Vrf21 to Vrf27, Vrf31 to Vrf
37, Vrf41 to Vrf47, Vrf51 to Vrf5
7, Vrf61 to Vrf67, Vrf71 to Vrf7
7, Vrf81 to Vrf87 are respectively connected to the bus line switching circuit SCG, and the bus line switching circuit SCG
Outputs Vr1 to Vr7 of the judgment circuit JDG
It is applied to the input terminal 3 of the comparators CMP'1 to CMP'7 controlled by the switch means SW3 'for performing the ON / OFF operation according to the control signal S3' shown in FIG.
【０００９】また、比較器ＣＭＰ′１〜ＣＭＰ′７の入
力端１へ、そのオン／オフの動作を図１８に示した制御
信号Ｓ１′に従って行なうスイッチ手段ＳＷ１′を介し
て、アナログ入力電圧ＶＩＮが印加される。Further, the analog input voltage VIN is applied to the input terminals 1 of the comparators CMP'1 to CMP'7 through the switch means SW1 'for performing the on / off operation according to the control signal S1' shown in FIG. Is applied.
【００１０】比較器ＣＭＰ′ｉ（ｉ＝１〜７）の出力端
は各々判定回路ＪＤＧ内の論理積回路ＡＮＤｉ（ｉ＝１
〜７）の反転入力端ｒに接続されるとともに、論理積回
路ＡＮＤ（ｉ＋１）（ｉ＝１〜７）の正入力端ｎに接続
される。論理積回路ＡＮＤ１の正入力端ｎは電源電圧Ｖ
ＤＤが印加され、論理積回路ＡＮＤ８の反転入力端ｒは
接地電圧ＧＮＤが印加される。判定回路ＪＤＧの出力Ｊ
１〜Ｊ８はエンコーダＥＮＣに接続され、エンコーダＥ
ＮＣのエンコード信号Ｄ１〜Ｄ３は、デマルチプレクサ
ＤＭＸを介したＡ／Ｄ変換器の６ビットのディジタル信
号ＤＣ１〜ＤＣ３、ＤＦ１〜ＤＦ３として出力される。The output terminals of the comparator CMP'i (i = 1 to 7) are AND circuits ANDi (i = 1) in the decision circuit JDG.
~ 7) and the positive input end n of the AND circuit AND (i + 1) (i = 1 to 7). The positive input terminal n of the AND circuit AND1 has a power supply voltage V
DD is applied, and the ground voltage GND is applied to the inverting input terminal r of the AND circuit AND8. Output J of judgment circuit JDG
1 to J8 are connected to the encoder ENC, and the encoder E
The NC encode signals D1 to D3 are output as 6-bit digital signals DC1 to DC3 and DF1 to DF3 of the A / D converter via the demultiplexer DMX.
【００１１】図１８において、制御信号Ｓ１′、Ｓ
２′、Ｓ３′は各々“Ｈ”の時にスイッチ手段ＳＷ
１′、ＳＷ２′およびＳＷ３′をオンさせ、“Ｌ”の時
にスイッチ手段ＳＷ１′、ＳＷ２′およびＳＷ３′をオ
フさせる信号である。In FIG. 18, control signals S1 ', S
2'and S3 'are switch means SW when each is "H"
This is a signal for turning on 1 ', SW2' and SW3 'and turning off the switch means SW1', SW2 'and SW3' when it is "L".
【００１２】次に動作を説明する。制御信号Ｓ１′が
“Ｈ”の時、比較器ＣＭＰ′ｉ（ｉ＝１〜７）では各々
アナログ入力電圧ＶＩＮをサンプリングし、制御信号Ｓ
２′が“Ｈ”の時、基準電圧発生回路ＶＲＥＦの出力電
圧Ｖｒｃｉ（ｉ＝１〜７）との大小関係を比較する。そ
の結果、比較器ＣＭＰ′ｉ（ｉ＝１〜７）の出力信号
は、以下のように決定する。 ・ＶＩＮ ＞ Ｖｒｃｉ（ｉ＝１〜７） の時 “Ｈ” ・ＶＩＮ ＜ Ｖｒｃｉ（ｉ＝１〜７） の時 “Ｌ” 判定回路ＪＤＧでは比較器ＣＭＰ′ｉ（ｉ＝１〜７）の
出力をもとに判定信号Ｊｋ（ｋ＝１〜８）を決定する。
すなわち論理積回路ＡＮＤｋ（ｋ＝１〜８）の反転入力
端ｒに“Ｌ”が印加され、正入力端ｎに“Ｈ”が印加さ
れた場合にのみＪｋ（ｋ＝１〜８）は“Ｈ”となり、そ
れ以外は“Ｌ”となる。Next, the operation will be described. When the control signal S1 'is "H", the comparator CMP'i (i = 1 to 7) samples the analog input voltage VIN, respectively, and outputs the control signal S1.
When 2'is "H", the magnitude relationship with the output voltage Vrci (i = 1 to 7) of the reference voltage generation circuit VREF is compared. As a result, the output signal of the comparator CMP'i (i = 1 to 7) is determined as follows. -VIN> Vrci (i = 1 to 7) "H" -VIN <Vrci (i = 1 to 7) "L" In the judgment circuit JDG, the output of the comparator CMP'i (i = 1 to 7) The determination signal Jk (k = 1 to 8) is determined based on
That is, only when "L" is applied to the inverting input terminal r of the AND circuit ANDk (k = 1 to 8) and "H" is applied to the positive input terminal n, Jk (k = 1 to 8) becomes " It becomes "H", and otherwise it becomes "L".
【００１３】エンコーダＥＮＣでは、判定回路ＪＤＧの
判定信号Ｊ１〜Ｊ８の中で“Ｈ”となった信号に対応し
たエンコード信号Ｄ１〜Ｄ３が選択され３ビットの上位
Ａ／Ｄ変換結果としてデマルチプレクサＤＭＸに入力さ
れる。In the encoder ENC, the encode signals D1 to D3 corresponding to the signals which have become "H" among the determination signals J1 to J8 of the determination circuit JDG are selected and the demultiplexer DMX is output as the 3-bit upper A / D conversion result. Entered in.
【００１４】また、同時に判定回路ＪＤＧの判定信号Ｊ
ｋ（ｋ＝１〜８）の中で“Ｈ”となった信号に対してバ
スライン切り替え出力ＳＣＧではＶｒｆ（ｋｉ）（ｉ＝
１〜７）が選択され出力信号Ｖｆ１〜７として、制御信
号Ｓ３′が“Ｈ”の間接続して出力される。At the same time, the judgment signal J of the judgment circuit JDG
In the bus line switching output SCG, Vrf (ki) (i =
1 to 7) are selected and the control signal S3 'is output as the output signals Vf1 to 7 while being connected to "H".
【００１５】次に制御信号Ｓ３′が“Ｈの時、比較器Ｃ
ＭＰ′ｉ（ｉ＝１〜７）ではバスライン切り替え出力Ｓ
ＣＧの出力信号Ｖｆｉ（ｉ＝１〜７）との大小関係を比
較する。その結果、比較器ＣＭＰ′ｉ（ｉ＝１〜７）の
出力信号は、以下のように決定する。 ・ＶＩＮ ＞ Ｖｆｉ（ｉ＝１〜７） の時 “Ｈ” ・ＶＩＮ ＜ Ｖｆｉ（ｉ＝１〜７） の時 “Ｌ” 判定回路ＪＤＧは、比較器ＣＭＰ′ｉ（ｉ＝１〜７）の
出力をもとに判定信号Ｊｋ（ｋ＝１〜８）を決定する。
すなわち論理積回路ＡＮＤｋ（ｋ＝１〜８）の反転入力
端ｒに“Ｌ”が印加され、正入力端ｎに“Ｈ”が印加さ
れた場合にのみ判定信号Ｊｋ（ｋ＝１〜８）は“Ｈ”と
なり、それ以外は“Ｌ”となる。Next, when the control signal S3 'is "H", the comparator C
In MP'i (i = 1 to 7), the bus line switching output S
The magnitude relationship with the CG output signal Vfi (i = 1 to 7) is compared. As a result, the output signal of the comparator CMP'i (i = 1 to 7) is determined as follows. When VIN> Vfi (i = 1 to 7), “H”. When VIN <Vfi (i = 1 to 7), “L”. The determination circuit JDG is the comparator CMP'i (i = 1 to 7). The determination signal Jk (k = 1 to 8) is determined based on the output.
That is, the judgment signal Jk (k = 1 to 8) is applied only when “L” is applied to the inverting input terminal r of the AND circuit ANDk (k = 1 to 8) and “H” is applied to the positive input terminal n. Is "H", and otherwise is "L".
【００１６】エンコーダＥＮＣは、判定回路ＪＤＧの判
定信号Ｊ１〜Ｊ８の中で“Ｈ”となった信号に対応した
エンコード信号Ｄ１〜Ｄ３が選択され３ビットの下位Ａ
／Ｄ変換結果としてデマルチプレクサＤＭＸに入力され
る。The encoder ENC selects the encoding signals D1 to D3 corresponding to the signals which have become "H" among the determination signals J1 to J8 of the determination circuit JDG, and selects the lower A of 3 bits.
The result of the / D conversion is input to the demultiplexer DMX.
【００１７】デマルチプレクサＤＭＸでは上位Ａ／Ｄ変
換結果ＤＣ１〜ＤＣ３と下位Ａ／Ｄ変換結果ＤＦ１〜Ｄ
Ｆ３を同時に、Ａ／Ｄ変換器の６ビットのディジタル信
号として出力する。In the demultiplexer DMX, upper A / D conversion results DC1 to DC3 and lower A / D conversion results DF1 to D
At the same time, F3 is output as a 6-bit digital signal from the A / D converter.
【００１８】上位Ａ／Ｄ変換結果および下位Ａ／Ｄ変換
結果を判定する際の、各比較器ＣＭＰ′１〜ＣＭＰ′７
の出力と判定回路ＪＤＧの出力Ｊ１〜Ｊ８の関係は表１
と同様である。同表に示すように“正しいＡ／Ｄ変換動
作時”において判定回路ＪＤＧの出力Ｊｋ（ｋ＝１〜
８）は常に何れか一つのみが“Ｈ”となる信号である。Each of the comparators CMP'1 to CMP'7 when determining the upper A / D conversion result and the lower A / D conversion result
Table 1 shows the relationship between the output of JDG and the outputs J1 to J8 of the judgment circuit JDG.
Is the same as. As shown in the table, the output Jk (k = 1 to 1) of the determination circuit JDG at "correct A / D conversion operation" is performed.
8) is a signal in which only one of them is always "H".
【００１９】[0019]
【発明が解決しようとする課題】図１５あるいは図１６
で示した従来のＡ／Ｄ変換器では、Ａ／Ｄ変換動作時に
おいて各比較器ＣＭＰｉおよび比較器ＣＭＰ′ｉ（ｉ＝
１〜７）の中で少なくとも１つの比較器が入力電圧の大
小を比較する際に誤った信号を出力すると判定回路ＪＤ
Ｇの出力Ｊｋ（ｋ＝１〜８）の中で２つ以上が“Ｈ”と
なる状態が生じ、そのため正しいエンコーダＥＮＣの出
力が得られないという問題があった。Problems to be Solved by the Invention FIG. 15 or FIG.
In the conventional A / D converter shown by, each comparator CMPi and comparator CMP'i (i =
1-7), at least one comparator outputs a wrong signal when comparing the magnitudes of input voltages
There is a problem that two or more of the G outputs Jk (k = 1 to 8) become “H”, and therefore, the correct encoder ENC output cannot be obtained.
【００２０】上記問題点の一例として、表１のＡ／Ｄ変
換器の各比較器ＣＭＰ１〜７の出力と判定回路ＪＤＧの
出力Ｊ１〜Ｊ８およびエンコーダＥＮＣの出力Ｄ１〜Ｄ
８との関係に示すように、例えば本来比較器ＣＭＰ１、
２の出力が“Ｈ”で比較器ＣＭＰ３〜７の出力が“Ｌ”
であるべきところを比較器ＣＭＰ５の出力に“Ｈ”が出
力された場合、判定回路ＪＤＧでは本来出力されるべき
論理積回路ＡＮＤ３の他に論理積回路ＡＮＤ６が“Ｈ”
を出力して、判定回路ＪＤＧの出力Ｊ３およびＪ６が
“Ｈ”となる。そのためエンコーダＥＮＣの出力Ｄ１〜
Ｄ３は本来出力すべきコード“０１０”に誤ったコード
“１０１”が重畳される。その結果ディジタル信号はエ
ンコーダＥＮＣの出力の“１”を優先させる場合は“１
１１”となり、“０”を優先させる場合は“０００”と
なって本来のコードから大きく異なってしまう。As an example of the above problems, the outputs of the comparators CMP1 to 7 of the A / D converter of Table 1, the outputs J1 to J8 of the determination circuit JDG and the outputs D1 to D of the encoder ENC are shown.
As shown in the relationship with 8, the comparator CMP1, originally,
2 output is "H" and comparators CMP3-7 outputs "L"
Where "H" is output to the output of the comparator CMP5, the logical product circuit AND6 in addition to the logical product circuit AND3 that should be originally output in the determination circuit JDG is "H".
Is output, and the outputs J3 and J6 of the determination circuit JDG become "H". Therefore, the output D1 of the encoder ENC
In D3, the wrong code "101" is superimposed on the code "010" to be originally output. As a result, the digital signal is "1" when priority is given to "1" of the output of the encoder ENC.
It becomes 11 ", and when giving priority to" 0 ", it becomes" 000 ", which is largely different from the original code.
【００２１】この問題点は図１５に示した並列型Ａ／Ｄ
変換器のＡ／Ｄ変換時あるいは図１６に示した直並列型
Ａ／Ｄ変換器の上位Ａ／Ｄ変換結果判定時および下位Ａ
／Ｄ変換結果判定時に起こり得る。上位Ａ／Ｄ変換結果
判定時前に上記問題点が生じた場合、Ａ／Ｄ変換結果を
用いてバスライン切り替え回路ＳＣＧを制御し各比較器
ＣＭＰ′１〜ＣＭＰ′７へ印加する電圧を選択するた
め、正しい下位Ａ／Ｄ変換用の電圧が印加されない。従
って正しい下位Ａ／Ｄ変換結果は得られない。加えて、
参照電圧発生回路ＶＲＥＦの出力電圧を伝達する複数の
バスラインが選択されることにより、複数のバスライン
を介して参照電圧発生回路ＶＲＥＦにおける複数の出力
ノードが短絡される。これにより、参照電圧発生回路Ｖ
ＲＥＦにおいて正しい出力電圧が発生されず、次に行わ
れるＡ／Ｄ変換動作にまでその影響が残った場合は正し
い変換が行なえないという問題をも派生する虞がある。This problem is caused by the parallel type A / D shown in FIG.
At the time of A / D conversion of the converter or at the time of determining the upper A / D conversion result of the serial / parallel A / D converter shown in FIG. 16 and the lower A
This may occur when determining the / D conversion result. If the above problem occurs before the determination of the upper A / D conversion result, the bus line switching circuit SCG is controlled by using the A / D conversion result to select the voltage to be applied to each of the comparators CMP′1 to CMP′7. Therefore, the correct lower A / D conversion voltage is not applied. Therefore, a correct lower A / D conversion result cannot be obtained. in addition,
By selecting the plurality of bus lines transmitting the output voltage of the reference voltage generation circuit VREF, the plurality of output nodes in the reference voltage generation circuit VREF are short-circuited via the plurality of bus lines. As a result, the reference voltage generation circuit V
If the correct output voltage is not generated in REF and the effect remains in the A / D conversion operation performed next, there is a possibility that a correct conversion cannot be performed.
【００２２】また、上位Ａ／Ｄ変換結果判定時に上記問
題点が生じることなく各比較器ＣＭＰ′１〜ＣＭＰ′７
へ正しく下位Ａ／Ｄ変換用の電圧が印加された後、下位
Ａ／Ｄ変換結果判定時に上記問題点が生じた場合は、下
位Ａ／Ｄ変換結果のみ本来のコードから異なってしまう
問題点があった。Further, the comparators CMP'1 to CMP'7 do not have the above-mentioned problems when determining the upper A / D conversion result.
If the above problem occurs at the time of determining the lower A / D conversion result after the voltage for the lower A / D conversion is correctly applied to, there is a problem that only the lower A / D conversion result is different from the original code. there were.
【００２３】この発明は上記のような問題点を解決する
ためになされたもので、電圧比較手段の誤動作を補償す
ることができるＡ／Ｄ変換器を得ることを目的とする。The present invention has been made to solve the above problems, and an object thereof is to obtain an A / D converter capable of compensating for the malfunction of the voltage comparison means.
【００２４】[0024]
【課題を解決するための手段】この発明にかかる請求項
１記載のＡ／Ｄ変換器は、複数の電圧間隔を規定する複
数の基準電圧を発生する基準電圧発生手段と、各々が共
通のアナログ入力信号と前記複数種の基準電圧のいずれ
かとを入力し、該アナログ入力信号と入力した前記基準
電圧とを比較して、それぞれが検出結果を出力する複数
の電圧比較手段と、前記複数の電圧比較手段の比較結果
に基づき、前記アナログ入力信号の電位をで判定して判
定信号を順次出力する判定手段と、前記判定信号を検証
して、該判定信号の正常／異常を指示する検出信号を出
力する検出手段と、前記判定信号に基づき、ディジタル
のエンコード信号を順次出力するエンコード手段と、複
数の前記エンコード信号を時系列データとして蓄積し、
前記時系列データの中間に位置する所定のエンコード信
号に対応する推定エンコード信号を、前記所定のエンコ
ード信号の前後に蓄積されたエンコード信号に基づき演
算して順次出力する演算手段と、前記検出信号及び前記
エンコード信号を対応づけて順次取り込むとともに、前
記推定エンコード信号を順次受け、前記検出信号が正常
を指示する場合、該エンコード信号を出力ディジタル信
号として出力し、前記検出信号が異常を指示する場合、
該エンコード信号に対応する前記推定エンコード信号を
前記出力ディジタル信号として出力する出力制御手段と
を備えて構成される。According to a first aspect of the present invention, there is provided an A / D converter having reference voltage generating means for generating a plurality of reference voltages defining a plurality of voltage intervals, and an analog common to each. A plurality of voltage comparison means for inputting an input signal and one of the plurality of types of reference voltages, comparing the analog input signal with the input reference voltage, and outputting a detection result, and the plurality of voltages. Based on the comparison result of the comparison means, a determination means that determines the potential of the analog input signal by sequentially outputting the determination signals, and a detection signal that verifies the determination signals and indicates normality / abnormality of the determination signals. Detecting means for outputting, encoding means for sequentially outputting digital encoded signals based on the determination signal, and accumulating a plurality of the encoded signals as time series data,
Calculating means for calculating an estimated encode signal corresponding to a predetermined encode signal located in the middle of the time series data based on the encode signals accumulated before and after the predetermined encode signal, and sequentially outputting the detected encode signal; While sequentially capturing the encoded signals in association with each other, sequentially receiving the estimated encoded signals, when the detection signal indicates normality, the encoded signal is output as an output digital signal, and when the detection signal indicates abnormality,
Output control means for outputting the estimated encoded signal corresponding to the encoded signal as the output digital signal.
【００２５】望ましくは、請求項２記載のＡ／Ｄ変換器
のように、前記判定信号は、活性レベル／非活性レベル
を出力する複数の部分判定信号からなり、正常時に、前
記複数の部分判定信号のうち１つの部分判定信号のみが
活性レベルとなり、異常時に２つ以上の部分判定信号が
活性レベルとなる性質を有し、前記検出手段は、一方端
が第１の電源電圧に接続された抵抗成分と、各々が前記
複数の部分判定信号に対応して設けられ、各々の一方電
極が前記抵抗成分の他方端に共通に接続され、各々の他
方電極が第２の電源電圧に共通に接続され、各々の制御
電極が前記複数の部分判定信号のいずれかを受ける複数
のトランジスタとを備え、前記複数のトランジスタは、
それぞれ制御電極に受ける前記部分判定信号が活性レベ
ルのときオンし、非活性レベルのときオフし、前記抵抗
成分の他方端より得られる電圧信号を受け、該電圧信号
に基づき、前記複数のトランジスタが１つオンした時
と、２つ以上オンした時との違いを検証して前記検出信
号を出力する検出信号出力手段をさらに備える。Preferably, as in the A / D converter according to a second aspect of the present invention, the determination signal is composed of a plurality of partial determination signals for outputting an active level / inactive level, and in a normal state, the plurality of partial determinations are made. Only one partial judgment signal of the signals has an active level, and at least two partial judgment signals have an active level at the time of an abnormality. One end of the detection means is connected to the first power supply voltage. A resistance component and each corresponding to the plurality of partial determination signals, one electrode of each is commonly connected to the other end of the resistance component, and each other electrode is commonly connected to the second power supply voltage. And a plurality of transistors, each control electrode receiving one of the plurality of partial determination signals, wherein the plurality of transistors are
Each of the plurality of transistors receives a voltage signal obtained from the other end of the resistance component when the partial determination signal received by the control electrode is at an active level, and is off when the partial determination signal is at an inactive level. The apparatus further includes a detection signal output unit that verifies a difference between when one is turned on and when two or more are turned on, and outputs the detection signal.
【００２６】望ましくは、請求項３記載のＡ／Ｄ変換器
のように、前記検出信号出力手段は、前記電圧信号を入
力とし、その出力信号が前記検出信号となる反転増幅器
であり、前記抵抗成分及び前記複数のトランジスタは、
前記電圧信号の信号レベルが、前記複数のトランジスタ
が１つオンした時は前記反転増幅器の閾値電圧を上回
り、前記複数のトランジスタが２つ以上オンした時は前
記閾値電圧を下回るように設計される。Preferably, as in the A / D converter according to claim 3, the detection signal output means is an inverting amplifier which receives the voltage signal as an input, and whose output signal is the detection signal, and the resistance. The component and the plurality of transistors,
The voltage level of the voltage signal is designed to exceed the threshold voltage of the inverting amplifier when one of the plurality of transistors is turned on, and to be lower than the threshold voltage of two or more of the plurality of transistors when turned on. .
【００２７】望ましくは、請求項４記載のＡ／Ｄ変換器
のように、前記抵抗成分は、一方電極が前記一方端とし
て前記第１の電源電圧に接続され、制御電極にオンする
方向への所定のバイアス電圧が印加され、他方電極が前
記他方端となるトランジスタである。Preferably, as in the A / D converter according to claim 4, the resistance component has a direction in which one electrode is connected to the first power supply voltage as the one end and is turned on to the control electrode. A transistor to which a predetermined bias voltage is applied and whose other electrode is the other end.
【００２８】この発明にかかる請求項５記載のＡ／Ｄ変
換器は、第１の期間に複数の粗電圧間隔を規定する複数
の粗基準電圧を複数の基準電圧として発生し、第２の期
間に直近の前記第１の期間で得た判定信号に基づき複数
の詳細電圧間隔を規定する複数の詳細基準電圧を前記複
数の基準電圧として出力する基準電圧発生手段と、各々
が共通のアナログ入力信号と前記複数の基準電圧のいず
れかとを入力し、該アナログ入力信号と入力した前記基
準電圧とを比較して、それぞれが検出結果を出力する複
数の電圧比較手段と、前記複数の電圧比較手段の比較結
果に基づき、前記アナログ入力信号の電位を判定して前
記判定信号を順次出力する判定手段と、前記判定信号を
検証して、該判定信号の正常／異常を指示する検出信号
を出力する検出手段と、前記判定信号に基づき、前記第
１の期間中に上位エンコード信号を出力し、前記第２の
期間中に下位エンコード信号を出力するエンコード手段
と、前記第１の期間に前記上位エンコード信号を受け、
前記第２の期間に前記下位エンコード信号を受け、所定
のタイミングで前記上位及び下位エンコード信号を一括
して全体エンコード信号を出力するタイミング変換手段
と、複数の前記全体エンコード信号を時系列データとし
て蓄積し、前記時系列データの中間に位置する所定の全
体エンコード信号に対応する推定エンコード信号を、前
記所定の全体エンコード信号の前後に蓄積された全体エ
ンコード信号に基づき演算して順次出力する演算手段
と、前記検出信号及び前記全体エンコード信号を対応づ
けて順次取り込むとともに、前記推定エンコード信号を
順次受け、前記検出信号が正常を指示する場合、該エン
コード信号を出力ディジタル信号として出力し、前記検
出信号が異常を指示する場合、該エンコード信号に対応
する前記推定エンコード信号を前記出力ディジタル信号
として出力する出力制御手段とを備え、前記基準電圧発
生手段は、前記検出信号を受け、前記第２の期間中に直
近の前記第１の期間に発生した検出信号が異常を指示す
る場合は、前記複数の基準電圧としての前記複数の詳細
基準電圧の出力を禁止する。According to a fifth aspect of the present invention, an A / D converter generates a plurality of coarse reference voltages defining a plurality of coarse voltage intervals as a plurality of reference voltages in a first period, and a second period. A reference voltage generating means for outputting a plurality of detailed reference voltages defining a plurality of detailed voltage intervals as the plurality of reference voltages based on the determination signal obtained in the first period immediately before, and an analog input signal common to each. And any one of the plurality of reference voltages are input, the analog input signal is compared with the input reference voltage, and a plurality of voltage comparison units that respectively output detection results, and a plurality of the voltage comparison units Determination means for determining the potential of the analog input signal based on the comparison result and sequentially outputting the determination signals; and detection for verifying the determination signals and outputting a detection signal indicating normality / abnormality of the determination signals. hand And an encoding unit that outputs a higher-order encoded signal during the first period and a lower-order encoded signal during the second period, based on the determination signal, and the upper-order encoded signal during the first period. received,
Timing conversion means for receiving the lower-order encode signal in the second period and collectively outputting the upper-order and lower-order encode signals at a predetermined timing, and accumulating a plurality of the entire encode signals as time-series data. A calculation means for calculating an estimated encoded signal corresponding to a predetermined whole encoded signal located in the middle of the time series data based on the whole encoded signals accumulated before and after the predetermined whole encoded signal and sequentially outputting the same. , The detection signal and the overall encoded signal are sequentially captured in association with each other, the estimated encoded signal is sequentially received, and when the detected signal indicates normality, the encoded signal is output as an output digital signal, and the detected signal is When an abnormality is indicated, the estimated encoder corresponding to the encoded signal is used. Output control means for outputting a digital signal as the output digital signal, wherein the reference voltage generating means receives the detection signal and outputs the detection signal generated in the first period closest to the second period. When instructing an abnormality, the output of the plurality of detailed reference voltages as the plurality of reference voltages is prohibited.
【００２９】[0029]
【作用】この発明における請求項１記載のＡ／Ｄ変換器
の出力制御手段は、検出信号及びエンコード信号を対応
づけて順次取り込むとともに、推定エンコード信号を順
次受け、検出信号が正常を指示する場合、該エンコード
信号を出力ディジタル信号として出力し、検出信号が異
常を指示する場合、該エンコード信号に対応する推定エ
ンコード信号を出力ディジタル信号として出力するた
め、電圧比較手段の比較結果に異常が生じても、本来の
エンコード信号と大きく異ならない推定エンコード信号
で補うことができる。When the output control means of the A / D converter according to claim 1 of the present invention sequentially takes in the detection signal and the encode signal in association with each other and sequentially receives the estimated encode signal and indicates that the detection signal is normal. When the detected signal indicates the abnormality, the estimated encoded signal corresponding to the encoded signal is output as the output digital signal, so that the comparison result of the voltage comparison means is abnormal. Also, the estimated encoded signal that is not significantly different from the original encoded signal can be used for compensation.
【００３０】この発明における請求項５記載のＡ／Ｄ変
換器の出力制御手段は、検出信号及び全体エンコード信
号を対応づけて順次取り込むとともに、推定エンコード
信号を順次受け、検出信号が正常を指示する場合、該エ
ンコード信号を出力ディジタル信号として出力し、検出
信号が異常を指示する場合、該エンコード信号に対応す
る推定エンコード信号を出力ディジタル信号として出力
するため、電圧比較手段の比較結果に異常が生じても、
本来の全体エンコード信号と大きく異ならない推定エン
コード信号で補うことができる。According to the fifth aspect of the present invention, the output control means of the A / D converter sequentially takes in the detection signal and the overall encode signal in association with each other, receives the estimated encode signal in sequence, and indicates that the detection signal is normal. In this case, when the encoded signal is output as an output digital signal and the detection signal indicates an abnormality, the estimated encoded signal corresponding to the encoded signal is output as an output digital signal, so that an abnormality occurs in the comparison result of the voltage comparison means. Even
It can be supplemented with an estimated encoded signal that is not significantly different from the original entire encoded signal.
【００３１】[0031]
【実施例】＜第１の実施例＞図１はこの発明の第１の実
施例であるＡ／Ｄ変換器で３ビットディジタルコードを
扱う並列型Ａ／Ｄ変換器を示す構成図である。同図に示
すように、基準電圧発生回路ＶＲＥＦから、基準電位Ｖ
Ｒを３ビット分すなわち８等分した電圧Ｖｒ１〜Ｖｒ７
が各々比較器ＣＭＰ１〜７の一方の入力端へ、そのオン
／オフの動作を図２に示した制御信号Ｓ２に従って行な
うスイッチ手段ＳＷ２を介して、アナログ入力電圧ＶＩ
Ｎが印加される。比較器ＣＭＰｉ（ｉ＝１〜７）の出力
端は各々判定回路ＪＤＧ内の論理積回路ＡＮＤｉ（ｉ＝
１〜７）の反転入力端ｒに接続されるとともに、論理積
回路ＡＮＤ（ｉ＋１）（ｉ＝１〜７）の正入力端ｎに接
続される。論理積回路ＡＮＤ１の正入力端ｎは電源電圧
ＶＤＤが印加され、論理積回路ＡＮＤ８の反転入力端ｒ
は接地電圧ＧＮＤが印加される。判定回路ＪＤＧの判定
信号Ｊ１〜Ｊ８はエンコーダＥＮＣに接続されるととも
に、検出器ＮＪに接続される。エンコーダＥＮＣのエン
コード信号Ｄ１〜Ｄ３は演算器ＯＰを介する接続および
直接の接続で出力選択回路ＯＣへ伝達される。出力選択
回路ＯＣには検出器ＮＪの検出信号ＳＪがさらに入力さ
れる。出力選択回路ＯＣの出力信号ＤＯ１〜ＤＯ３はＡ
／Ｄ変換器の３ビットのディジタル信号として出力され
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS <First Embodiment> FIG. 1 is a block diagram showing a parallel A / D converter which handles a 3-bit digital code in the A / D converter according to the first embodiment of the present invention. As shown in the figure, from the reference voltage generation circuit VREF, the reference potential V
Voltages Vr1 to Vr7 obtained by dividing R by 3 bits, that is, 8 equal parts
To the one input terminal of each of the comparators CMP1 to 7 through the switch means SW2 for performing the ON / OFF operation according to the control signal S2 shown in FIG.
N is applied. The output terminals of the comparator CMPi (i = 1 to 7) are AND circuits ANDi (i = i = i = i) in the decision circuit JDG.
1 to 7) and the positive input terminal n of the AND circuit AND (i + 1) (i = 1 to 7). The power supply voltage VDD is applied to the positive input terminal n of the AND circuit AND1, and the inverting input terminal r of the AND circuit AND8.
Is applied with the ground voltage GND. The determination signals J1 to J8 of the determination circuit JDG are connected to the encoder ENC and the detector NJ. The encode signals D1 to D3 of the encoder ENC are transmitted to the output selection circuit OC through the connection via the operator OP and the direct connection. The detection signal SJ of the detector NJ is further input to the output selection circuit OC. The output signals DO1 to DO3 of the output selection circuit OC are A
It is output as a 3-bit digital signal of the / D converter.
【００３２】図２に示した信号波形図において、制御信
号Ｓ１、Ｓ２は各々“Ｈ”の時にスイッチ手段ＳＷ１お
よびＳＷ２をオンさせ、“Ｌ”の時にスイッチ手段ＳＷ
１およびＳＷ２をオフさせる信号である。In the signal waveform diagram shown in FIG. 2, when the control signals S1 and S2 are "H", the switch means SW1 and SW2 are turned on, and when they are "L", the switch means SW is turned on.
This signal turns off 1 and SW2.
【００３３】図３は図１で示した第１の実施例のＡ／Ｄ
変換器の動作を示すタイミング図である。以下、図２及
び図３を参照して第１の実施例の動作説明を行う。制御
信号Ｓ１が“Ｈ”の時、比較器ＣＭＰｉ（ｉ＝１〜７）
では各々基準電圧発生回路ＶＲＥＦの出力電圧Ｖｒｉ
（ｉ＝１〜７）をサンプリングし、制御信号Ｓ２が
“Ｈ”の時、出力電圧Ｖｒｉ（ｉ＝１〜７）とアナログ
入力電圧ＶＩＮとの大小関係を比較する。その結果、比
較器ＣＭＰｉ（ｉ＝１〜７）の出力信号は下記のように
決定する。 ・ＶＩＮ ＞ Ｖｒｉ（ｉ＝１〜７） の時 “Ｈ” ・ＶＩＮ ＜ Ｖｒｉ（ｉ＝１〜７） の時 “Ｌ” 判定回路ＪＤＧは、比較器ＣＭＰｉ（ｉ＝１〜７）の出
力をもとに判定信号Ｊｋ（ｋ＝１〜８）を決定する。す
なわち論理積回路ＡＮＤｋ（ｋ＝１〜８）の反転入力端
ｒに“Ｌ”が印加され、正入力端ｎに“Ｈ”が印加され
た場合にのみＪｋ（ｋ＝１〜８）は“Ｈ”となり、それ
以外は“Ｌ”となる。FIG. 3 shows the A / D of the first embodiment shown in FIG.
It is a timing diagram which shows operation | movement of a converter. The operation of the first embodiment will be described below with reference to FIGS. When the control signal S1 is "H", the comparator CMPi (i = 1 to 7)
Then, the output voltage Vri of the reference voltage generation circuit VREF is
(I = 1 to 7) is sampled, and when the control signal S2 is “H”, the magnitude relationship between the output voltage Vri (i = 1 to 7) and the analog input voltage VIN is compared. As a result, the output signal of the comparator CMPi (i = 1 to 7) is determined as follows. -VIN> Vri (i = 1 to 7) "H" -VIN <Vri (i = 1 to 7) "L" The determination circuit JDG outputs the output of the comparator CMPi (i = 1 to 7). Based on the determination signal Jk (k = 1 to 8) is determined. That is, only when "L" is applied to the inverting input terminal r of the AND circuit ANDk (k = 1 to 8) and "H" is applied to the positive input terminal n, Jk (k = 1 to 8) becomes " It becomes "H", and otherwise it becomes "L".
【００３４】検出器ＮＪは判定回路ＪＤＧの出力Ｊｋ
（ｋ＝１〜８）の中で“Ｈ”となった出力の数をカウン
トし、出力数が２以上の場合は検出信号ＳＪを“Ｈ”と
して出力する。The detector NJ outputs the output Jk of the judgment circuit JDG.
The number of outputs that have become "H" in (k = 1 to 8) is counted, and when the number of outputs is 2 or more, the detection signal SJ is output as "H".
【００３５】エンコーダＥＮＣは、判定回路ＪＤＧの出
力Ｊ１〜Ｊ８の中で“Ｈ”となった信号に対応したエン
コード信号Ｄ１〜Ｄ３が選択され、演算器ＯＰおよび出
力選択回路ＯＣに出力される。The encoder ENC selects the encode signals D1 to D3 corresponding to the signals which have become "H" among the outputs J1 to J8 of the decision circuit JDG and outputs them to the arithmetic unit OP and the output selection circuit OC.
【００３６】演算器ＯＰは、エンコード信号Ｄ１〜Ｄ３
を時系列データとして蓄積し、既に、出力選択回路ＯＣ
が出力した少なくとも１つのエンコード信号Ｄ１〜Ｄ
３、および出力選択回路ＯＣが出力を予定する少なくと
も１つのエンコーダのエンコード信号Ｄ１〜Ｄ３の中か
ら少なくとも２種類のエンコード信号を用いて演算する
ことにより、蓄積した時系列データの中間に位置し、次
に、出力選択回路ＯＣが出力すべき本来のエンコード信
号を推定する推定エンコード信号Ｄ１′〜Ｄ３′を演算
して出力選択回路ＯＣに出力する。The operation unit OP has the encode signals D1 to D3.
Are accumulated as time series data, and the output selection circuit OC has already been stored.
At least one encoded signal D1 to D output by
3, and the output selection circuit OC is located in the middle of the accumulated time-series data by performing an operation using at least two types of encode signals from the encode signals D1 to D3 of at least one encoder scheduled to be output, Next, the estimated encoded signals D1 'to D3' for estimating the original encoded signal to be output by the output selection circuit OC are calculated and output to the output selection circuit OC.
【００３７】出力選択回路ＯＣは、検出器ＮＪの検出信
号ＳＪに対応づけて、エンコーダＥＮＣのエンコード信
号Ｄ１〜Ｄ３を取り込み、該エンコード信号Ｄ１〜Ｄ３
を所定期間保持するとともに、検出器ＮＪの検出信号Ｓ
Ｊに応じて出力を選択する。すなわち、エンコード信号
Ｄ１〜Ｄ３に対応する検出信号ＳＪの“Ｈ”への立ち上
がりを検出すると、その時点から所定期間経過後におい
て、演算器ＯＰの推定エンコード信号Ｄ１′〜Ｄ３′を
選択してＡ／Ｄ変換器の３ビットの出力ディジタル信号
ＤＯ１〜ＤＯ３として出力し、それ以外の場合は、エン
コーダのエンコード信号Ｄ１〜Ｄ３をそのまま３ビット
の出力ディジタル信号ＤＯ１〜ＤＯ３として出力する。The output selection circuit OC takes in the encode signals D1 to D3 of the encoder ENC in association with the detection signal SJ of the detector NJ, and the encode signals D1 to D3.
Is held for a predetermined period, and the detection signal S of the detector NJ is
Select the output according to J. That is, when the rising of the detection signal SJ corresponding to the encode signals D1 to D3 is detected to "H", the estimated encode signals D1 'to D3' of the calculator OP are selected and A The signals are output as 3-bit output digital signals DO1 to DO3 of the / D converter, and in other cases, the encoder encode signals D1 to D3 are output as they are as 3-bit output digital signals DO1 to DO3.
【００３８】従来同様、表１のＡ／Ｄ変換器の各比較器
ＣＭＰ１〜７の出力と判定回路ＪＤＧの出力Ｊ１〜Ｊ８
およびエンコーダＥＮＣの出力Ｄ１〜Ｄ３との関係に示
すように、例えば、本来比較器ＣＭＰ１、ＣＭＰ２の出
力が“Ｈ”で比較器ＣＭＰ３〜ＣＭＰ７の出力が“Ｌ”
であるべきところを比較器ＣＭＰ５の出力に“Ｈ”が出
力された場合、判定回路ＪＤＧでは本来出力されるべき
論理積回路ＡＮＤ３の他に論理積回路ＡＮＤ６が“Ｈ”
を出力して、判定回路ＪＤＧの出力Ｊ３およびＪ６が
“Ｈ”となる。その際、検出器ＮＪではＪ１〜Ｊ８のう
ち“Ｈ”となった出力数をカウントして、出力数が２で
あるため検出信号ＳＪが“Ｈ”となる。検出信号ＳＪに
よって、出力選択回路ＯＣは、演算器ＯＰで演算された
推定エンコード信号Ｄ１′〜Ｄ３をＡ／Ｄ変換器の３ビ
ットの出力ディジタル信号ＤＯ１〜ＤＯ３として出力す
る。As in the prior art, the outputs of the comparators CMP1 to 7 of the A / D converter shown in Table 1 and the outputs J1 to J8 of the judgment circuit JDG are shown.
And as shown in the relationship between the outputs D1 to D3 of the encoder ENC, for example, the outputs of the comparators CMP1 and CMP2 are originally “H” and the outputs of the comparators CMP3 to CMP7 are “L”.
Where "H" is output to the output of the comparator CMP5, the logical product circuit AND6 in addition to the logical product circuit AND3 that should be originally output in the determination circuit JDG is "H".
Is output, and the outputs J3 and J6 of the determination circuit JDG become "H". At that time, the detector NJ counts the number of outputs that have become “H” among J1 to J8. Since the number of outputs is 2, the detection signal SJ becomes “H”. In response to the detection signal SJ, the output selection circuit OC outputs the estimated encoded signals D1 'to D3 calculated by the calculator OP as 3-bit output digital signals DO1 to DO3 of the A / D converter.
【００３９】例えば、図３において、時刻ｔ１におい
て、誤りを含む判定信号Ｊ１〜Ｊ８を検出器ＮＪとエン
コーダＥＮＣとが取り込むと、エンコーダＥＮＣは誤っ
た出力Ｄ１* 〜Ｄ３* を行い、検出器ＮＪが通常は
“Ｌ”の検出信号ＳＪを“Ｈ”に立ち上げる。For example, in FIG. 3, when the detector NJ and the encoder ENC take in the judgment signals J1 to J8 including an error at the time t1, the encoder ENC makes erroneous outputs D1 * to D3 * , and the detector NJ. Normally raises the detection signal SJ of "L" to "H".
【００４０】“Ｈ”の検出信号ＳＪを受けた出力選択回
路ＯＣは、時刻ｔ１から期間ＴＯ後の時刻ｔ２時の出力
は演算器ＯＰの出力Ｄ１′〜Ｄ３′を出力することを認
識する。Upon receiving the "H" detection signal SJ, the output selection circuit OC recognizes that the output at the time t2 after the period TO from the time t1 outputs the outputs D1 'to D3' of the operator OP.
【００４１】一方、演算器ＯＰは、時刻ｔ２時に、誤り
のエンコード信号Ｄ１* 〜Ｄ３* の前後にそれぞれ出力
される少なくとも１つのエンコード信号Ｄ１〜Ｄ３に基
づき、推定エンコード信号Ｄ１′〜Ｄ３′を出力する。On the other hand, the arithmetic unit OP outputs the estimated encoded signals D1 'to D3' based on at least one encoded signal D1 to D3 output before and after the erroneous encoded signals D1 * to D3 * at time t2. Output.
【００４２】したがって、時刻ｔ２において、出力選択
回路ＯＣは出力ディジタル信号ＤＯ１〜ＤＯ３として、
誤りのエンコード信号Ｄ１* 〜Ｄ３* に置き換えて、演
算器ＯＰの推定エンコード信号Ｄ１′〜Ｄ３′を出力す
る。Therefore, at time t2, the output selection circuit OC outputs the output digital signals DO1 to DO3 as
It replaces the erroneous encoded signals D1 * to D3 * and outputs the estimated encoded signals D1 'to D3' of the operator OP.
【００４３】この時、出力ディジタル信号ＤＯ１〜ＤＯ
３は本来出力すべきコード“０１０”とは異なったコー
ドとなる可能性はあるが、従来のＡ／Ｄ変換器で発生し
たディジタル信号“１１１”あるいは“０００”のよう
な本来のコードから大きく異なったコードが出力される
ことを防ぐことができる。 ＜第２の実施例＞図４は、この発明の第２の実施例であ
る６ビットのディジタルコードを扱う直並列型Ａ／Ｄ変
換器の構成示す回路構成図である。同図に示すように、
基準電圧発生回路ＶＲＥＦから基準電位ＶＲを６ビット
分すなわち６４等分した電圧Ｖｒｆ１１〜Ｖｒｆ１７、
Ｖｒｃ１、Ｖｒｆ２１〜Ｖｒｆ２７、Ｖｒｃ２、…、Ｖ
ｒｃ７、Ｖｒｆ８１〜Ｖｒｆ８７の中でＶｒｃ１〜７は
各々比較器ＣＭＰ′１〜ＣＭＰ′７の入力端２へ、その
オン／オフの動作を図５に示した制御信号Ｓ２′に従っ
て行なうスイッチ手段ＳＷ２′を介して印加され、Ｖｒ
ｆ１１〜１７、Ｖｒｆ２１〜２７、Ｖｒｆ３１〜３７、
Ｖｒｆ４１〜４７、Ｖｒｆ５１〜５７、Ｖｒｆ６１〜６
７、Ｖｒｆ７１〜７７、Ｖｒｆ８１〜８７は各々バスラ
イン切り替え回路ＳＣＧに接続され、バスライン切り替
え回路ＳＣＧの出力Ｖｒ１〜Ｖｒ７は、判定回路ＪＤＧ
の出力Ｊ１〜Ｊ７によって制御されて比較器ＣＭＰ′１
〜ＣＭＰ′７の入力端３へ、そのオン／オフの動作を図
５に示した制御信号Ｓ３′に従って行なうスイッチ手段
ＳＷ３′を介して印加される。At this time, the output digital signals DO1 to DO
3 may be a code different from the code "010" to be originally output, but it is largely different from the original code such as the digital signal "111" or "000" generated by the conventional A / D converter. It is possible to prevent different codes from being output. <Second Embodiment> FIG. 4 is a circuit diagram showing a structure of a serial / parallel type A / D converter which handles a 6-bit digital code according to a second embodiment of the present invention. As shown in the figure,
Voltages Vrf11 to Vrf17 obtained by dividing the reference potential VR by 6 bits, that is, 64 equal parts from the reference voltage generation circuit VREF,
Vrc1, Vrf21 to Vrf27, Vrc2, ..., V
Among the rc7 and Vrf81 to Vrf87, Vrc1 to 7 are respectively input to the input terminals 2 of the comparators CMP'1 to CMP'7, and the switching means SW2 'for performing on / off operation according to the control signal S2' shown in FIG. Applied via Vr
f11-17, Vrf21-27, Vrf31-37,
Vrf41 to 47, Vrf51 to 57, Vrf61 to 6
7, Vrf71 to 77, Vrf81 to 87 are respectively connected to the bus line switching circuit SCG, and the outputs Vr1 to Vr7 of the bus line switching circuit SCG are the determination circuit JDG.
Of the comparator CMP'1 controlled by the outputs J1 to J7 of the
.About.CMP'7 is applied to the input terminal 3 via the switch means SW3 'for performing the on / off operation according to the control signal S3' shown in FIG.
【００４４】また、比較器ＣＭＰ′１〜ＣＭＰ′７の入
力端１へ、そのオン／オフの動作を図５に示した制御信
号Ｓ１′に従って行なうスイッチ手段ＳＷ１′を介し
て、アナログ入力電圧ＶＩＮが印加される。Further, the analog input voltage VIN is applied to the input terminals 1 of the comparators CMP'1 to CMP'7 through the switch means SW1 'for performing the on / off operation according to the control signal S1' shown in FIG. Is applied.
【００４５】比較器ＣＭＰ′ｉ（ｉ＝１〜７）の出力端
は各々判定回路ＪＤＧ内の論理積回路ＡＮＤｉ（ｉ＝１
〜７）の反転入力端ｒに接続されるとともに、論理積回
路ＡＮＤ（ｉ＋１）（ｉ＝１〜７）の正入力端ｎに接続
される。論理積回路ＡＮＤ１の正入力端ｎは電源電圧Ｖ
ＤＤが印加され、論理積回路ＡＮＤ８の反転入力端ｒは
接地電圧ＧＮＤが印加される。The output terminals of the comparator CMP'i (i = 1 to 7) are AND circuits ANDi (i = 1) in the decision circuit JDG.
~ 7) and the positive input end n of the AND circuit AND (i + 1) (i = 1 to 7). The positive input terminal n of the AND circuit AND1 has a power supply voltage V
DD is applied, and the ground voltage GND is applied to the inverting input terminal r of the AND circuit AND8.
【００４６】判定回路ＪＤＧの出力Ｊ１〜Ｊ８はエンコ
ーダＥＮＣに接続されるとともに、検出器ＮＪに接続さ
れる。検出器ＮＪの検出信号ＳＪはバスライン切り替え
回路ＳＣＧおよび出力選択回路ＯＣへ印加される。The outputs J1 to J8 of the judgment circuit JDG are connected to the encoder ENC and the detector NJ. The detection signal SJ of the detector NJ is applied to the bus line switching circuit SCG and the output selection circuit OC.
【００４７】エンコーダＥＮＣのエンコード信号Ｄ１〜
Ｄ３は、デマルチプレクサＤＭＸを介した後６ビットの
全体エンコード信号ＤＣ１〜ＤＣ３、ＤＦ１〜ＤＦ３と
して出力され、演算器ＯＰを介する接続および直接の接
続で出力選択回路ＯＣへ伝達される。Encode signals D1 to D1 of the encoder ENC
The D3 is output as 6-bit overall encoded signals DC1 to DC3 and DF1 to DF3 after passing through the demultiplexer DMX, and is transmitted to the output selection circuit OC through the connection via the operator OP and the direct connection.
【００４８】出力選択回路ＯＣの出力ディジタル信号Ｄ
Ｏ１〜ＤＯ６はＡ／Ｄ変換器の６ビットのディジタル信
号として出力される。Output digital signal D of output selection circuit OC
O1 to DO6 are output as 6-bit digital signals of the A / D converter.
【００４９】図５において、制御信号Ｓ１′、Ｓ２′、
Ｓ３′は各々“Ｈ”の時にスイッチ手段ＳＷ１′、ＳＷ
２′およびＳＷ３′をオンさせ、“Ｌ”の時にスイッチ
手段ＳＷ１′、ＳＷ２′およびＳＷ３′をオフさせる信
号である。In FIG. 5, control signals S1 ', S2',
When S3 'is "H", switch means SW1', SW
This is a signal for turning on 2'and SW3 'and turning off the switch means SW1', SW2 'and SW3' when it is "L".
【００５０】次に動作を図５に示した信号波形図、およ
び図６に示したＡ／Ｄ変換器の動作タイミング図をもと
に説明する。制御信号Ｓ１′が“Ｈ”の期間である第１
の期間に上位Ａ′／Ｄ変換動作を行う。第１の期間にお
いて、比較器ＣＭＰ′ｉ（ｉ＝１〜７）では各々アナロ
グ入力電圧ＶＩＮをサンプリングし、制御信号Ｓ２′が
“Ｈ”の時、基準電圧発生回路ＶＲＥＦの出力電圧Ｖｒ
ｃｉ（ｉ＝１〜７）との上位比較を行う。その結果、比
較器ＣＭＰ′ｉ（ｉ＝１〜７）の出力信号は、以下のよ
うに決定する。 ・ＶＩＮ ＞ Ｖｒｃｉ（ｉ＝１〜７） の時 “Ｈ” ・ＶＩＮ ＜ Ｖｒｃｉ（ｉ＝１〜７） の時 “Ｌ” 判定回路ＪＤＧでは比較器ＣＭＰ′ｉ（ｉ＝１〜７）の
出力をもとに判定信号Ｊｋ（ｋ＝１〜８）を決定する。
すなわち、論理積回路ＡＮＤｋ（ｋ＝１〜８）の反転入
力端ｒに“Ｌ”が印加され、正入力端ｎに“Ｈ”が印加
された場合にのみＪｋ（ｋ＝１〜８）は“Ｈ”となり、
それ以外は“Ｌ”となる。Next, the operation will be described based on the signal waveform diagram shown in FIG. 5 and the operation timing diagram of the A / D converter shown in FIG. The first period during which the control signal S1 'is "H"
The upper A '/ D conversion operation is performed during the period. In the first period, the comparator CMP'i (i = 1 to 7) samples the analog input voltage VIN, and when the control signal S2 'is "H", the output voltage Vr of the reference voltage generation circuit VREF.
An upper comparison with ci (i = 1 to 7) is performed. As a result, the output signal of the comparator CMP'i (i = 1 to 7) is determined as follows. -VIN> Vrci (i = 1 to 7) "H" -VIN <Vrci (i = 1 to 7) "L" In the judgment circuit JDG, the output of the comparator CMP'i (i = 1 to 7) The determination signal Jk (k = 1 to 8) is determined based on
That is, Jk (k = 1 to 8) is set only when "L" is applied to the inverting input terminal r of the AND circuit ANDk (k = 1 to 8) and "H" is applied to the positive input terminal n. Becomes "H",
Otherwise, it is "L".
【００５１】検出器ＮＪは判定回路ＪＤＧの出力Ｊｋ
（ｋ＝１〜８）の中で“Ｈ”となった出力の数をカウン
トし、出力数が２以上の場合は検出信号ＳＪを“Ｈ”と
して出力する。The detector NJ is the output Jk of the judgment circuit JDG.
The number of outputs that have become "H" in (k = 1 to 8) is counted, and when the number of outputs is 2 or more, the detection signal SJ is output as "H".
【００５２】エンコーダＥＮＣは、判定回路ＪＤＧの出
力Ｊ１〜Ｊ８の中で“Ｈ”となった信号に対応したエン
コード信号Ｄ１〜Ｄ３が選択され、３ビットの上位Ａ／
Ｄ変換結果としてデマルチプレクサＤＭＸに入力され
る。The encoder ENC selects the encode signals D1 to D3 corresponding to the signals which have become "H" among the outputs J1 to J8 of the judgment circuit JDG, and selects the high-order A / bit of 3 bits.
The result of D conversion is input to the demultiplexer DMX.
【００５３】同時にバスライン切り替え回路ＳＣＧで
は、検出器ＮＪの検出信号ＳＪが“Ｌ”の時、判定回路
ＪＤＧの出力Ｊｋ（ｋ＝１〜８）の中で“Ｈ”となった
信号に対応して基準電圧発生回路ＶＲＥＦの出力電圧Ｖ
ｒｆｋｉ（ｉ＝１〜７）を選択し、出力電圧Ｖｒｆ１〜
Ｖｒｆ７として、制御信号Ｓ３′が“Ｈ”の間、継続し
て出力する。検出器ＮＪの検出信号ＳＪが“Ｈ”の時は
バスライン切り替え回路ＳＣＧは基準電圧発生回路ＶＲ
ＥＦのいかなる出力電圧も選択しない。At the same time, in the bus line switching circuit SCG, when the detection signal SJ of the detector NJ is "L", it corresponds to the signal which becomes "H" in the output Jk (k = 1 to 8) of the judgment circuit JDG. Output voltage V of the reference voltage generation circuit VREF
rfki (i = 1 to 7) is selected, and the output voltage Vrf1 to
Vrf7 is continuously output while the control signal S3 'is "H". When the detection signal SJ of the detector NJ is "H", the bus line switching circuit SCG is the reference voltage generation circuit VR.
It does not select any output voltage of EF.
【００５４】次に制御信号Ｓ３′が“Ｈ”の期間である
第２の期間に下位Ａ／Ｄ変換動作を行う。第２の期間に
おいて、比較器ＣＭＰ′ｉ（ｉ＝１〜７）ではバスライ
ン切り替え回路ＳＣＧの出力電圧Ｖｆｉ（ｉ＝１〜７）
との大小関係を比較する。その結果、比較器ＣＭＰ′ｉ
（ｉ＝１〜７）の出力信号は、以下のように決定する。 ・ＶＩＮ ＞ Ｖｆｉ（ｉ＝１〜７） の時 “Ｈ” ・ＶＩＮ ＜ Ｖｆｉ（ｉ＝１〜７） の時 “Ｌ” 判定回路ＪＤＧは、比較器ＣＭＰ′ｉ（ｉ＝１〜７）の
出力をもとに判定信号Ｊｋ（ｋ＝１〜８）を決定する。
すなわち論理積回路ＡＮＤｋ（ｋ＝１〜８）の反転入力
端ｒに“Ｌ”が印加され、正入力端ｎに“Ｈ”が印加さ
れた場合にのみＪｋ（ｋ＝１〜８）は“Ｈ”となり、そ
れ以外は“Ｌ”となる。Next, the lower A / D conversion operation is performed during the second period when the control signal S3 'is "H". In the second period, in the comparator CMP'i (i = 1 to 7), the output voltage Vfi (i = 1 to 7) of the bus line switching circuit SCG.
Compare the magnitude relationship with. As a result, the comparator CMP'i
The output signal of (i = 1 to 7) is determined as follows. When VIN> Vfi (i = 1 to 7), “H”. When VIN <Vfi (i = 1 to 7), “L”. The determination circuit JDG is the comparator CMP'i (i = 1 to 7). The determination signal Jk (k = 1 to 8) is determined based on the output.
That is, only when "L" is applied to the inverting input terminal r of the AND circuit ANDk (k = 1 to 8) and "H" is applied to the positive input terminal n, Jk (k = 1 to 8) becomes " It becomes "H", and otherwise it becomes "L".
【００５５】エンコーダＥＮＣは、判定回路ＪＤＧの出
力Ｊ１〜Ｊ８の中で“Ｈ”となった信号に対応したエン
コード信号Ｄ１〜Ｄ３が選択され３ビットの下位Ａ／Ｄ
変換結果としてデマルチプレクサＤＭＸに入力される。The encoder ENC selects the encode signals D1 to D3 corresponding to the signals which have become "H" among the outputs J1 to J8 of the decision circuit JDG, and selects the lower A / D of 3 bits.
The converted result is input to the demultiplexer DMX.
【００５６】デマルチプレクサＤＭＸでは上位Ａ／Ｄ変
換結果である上位エンコード信号ＤＣ１〜ＤＣ３と下位
Ａ／Ｄ変換結果である下位エンコード信号ＤＦ１〜ＤＦ
３とを同時に、全体エンコード信号として演算器ＯＰお
よび出力選択回路ＯＣに出力する。In the demultiplexer DMX, the upper encode signals DC1 to DC3 as the higher A / D conversion result and the lower encode signals DF1 to DF as the lower A / D conversion result.
Simultaneously, 3 and 3 are output to the arithmetic unit OP and the output selection circuit OC as an entire encoded signal.
【００５７】演算器ＯＰは、全体エンコード信号ＤＣ１
〜ＤＣ３、ＤＦ１〜ＤＦ３を時系列データとして蓄積
し、既に出力選択回路ＯＣで出力された全体エンコード
信号ＤＣ１〜ＤＣ３、ＤＦ１〜ＤＦ３、および出力選択
回路ＯＣで今後出力予定の全体エンコード信号ＤＣ１〜
ＤＣ３、ＤＦ１〜ＤＦ３の中から少なくとも２種類のエ
ンコード信号を用いて演算することにより、次に出力す
べき全体エンコード信号を推定する推定全体エンコード
信号ＤＣ１′〜ＤＣ３′、ＤＦ１′〜ＤＦ３′を演算し
て出力選択回路ＯＣに出力する。The operation unit OP has the entire encode signal DC1.
-DC3, DF1-DF3 are accumulated as time-series data, and overall encode signals DC1-DC3, DF1-DF3 already output by the output selection circuit OC, and overall encode signals DC1- scheduled to be output by the output selection circuit OC in the future.
The estimated whole encoded signals DC1 'to DC3' and DF1 'to DF3' which estimate the whole encoded signal to be output next are calculated by using at least two kinds of encoded signals from DC3 and DF1 to DF3. And outputs to the output selection circuit OC.
【００５８】出力選択回路ＯＣは、デマルチプレクサＤ
ＭＸの出力である全体エンコード信号ＤＣ１〜ＤＣ３、
ＤＦ１〜ＤＦ３を受け、その後、演算器ＯＰにおいて演
算を行なう間、保持するとともに、検出器ＮＪの検出信
号ＳＪに応じて出力を選択する。すなわち、検出器ＮＪ
の検出信号ＳＪが“Ｈ”の場合、遅延開始時点から期間
ＴＰ後において、演算器ＯＰの推定全体エンコード信号
ＤＣ′１〜３、ＤＦ′１〜３を選択し６ビットの出力デ
ィジタル信号ＤＯ１〜６として出力し、それ以外の場
合、デマルチプレクサＤＭＸの出力である全体エンコー
ド信号ＤＣ１〜ＤＣ３、ＤＦ１〜ＤＦ３を選択して６ビ
ットの出力ディジタル信号ＤＯ１〜６として出力する。The output selection circuit OC includes a demultiplexer D.
The entire encoded signals DC1 to DC3, which are the outputs of MX,
It receives DF1 to DF3 and then holds them while the operation is performed in the operation unit OP, and selects the output according to the detection signal SJ of the detector NJ. That is, the detector NJ
When the detection signal SJ is "H", the estimated overall encode signals DC'1 to 3 and DF'1 to 3 of the calculator OP are selected and the 6-bit output digital signals DO1 to 6 is output, and in other cases, the entire encode signals DC1 to DC3 and DF1 to DF3 which are the outputs of the demultiplexer DMX are selected and output as 6-bit output digital signals DO1 to DO6.
【００５９】なお、遅延開示時点とは、下位のＡ／Ｄ変
換時に検出信号ＳＪが“Ｈ”に変化することが予測され
る時点である。すなわち、上位のＡ／Ｄ変換時に検出信
号ＳＪが“Ｈ”に変化しても、下位のＡ／Ｄ変換器時に
検出信号ＳＪが“Ｈ”に変化しても、期間ＴＰの設定開
始時刻は同じになるようにしている。The delay disclosure time is a time at which the detection signal SJ is expected to change to "H" during the lower A / D conversion. That is, even if the detection signal SJ changes to “H” during the upper A / D conversion and the detection signal SJ changes to “H” during the lower A / D converter, the setting start time of the period TP is I try to be the same.
【００６０】表１のＡ／Ｄ変換器の各比較器ＣＭＰ１〜
７の出力と判定回路ＪＤＧの出力Ｊ１〜Ｊ８およびエン
コーダＥＮＣの出力Ｄ１〜８との関係の“誤った動作
時”に示すように、上位Ａ／Ｄ変換の際、比較器ＣＭ
Ｐ′５の出力が“Ｌ”であるべきところを“Ｈ”が出力
された場合、判定回路ＪＤＧでは本来出力されるべき論
理積回路ＡＮＤ３の他に論理積回路ＡＮＤ６が“Ｈ”を
出力して、判定回路ＪＤＧの出力Ｊ３およびＪ６が
“Ｈ”となる。その際、検出器ＮＪではＪ１〜Ｊ８のう
ち“Ｈ”となった出力数をカウントして、出力数が２で
あるため検出信号ＳＪが“Ｈ”となる。Each comparator CMP1 of the A / D converter in Table 1
As shown in "at the time of erroneous operation" in the relationship between the output of No. 7 and the outputs J1 to J8 of the decision circuit JDG and the outputs D1 to 8 of the encoder ENC, the comparator CM
When "H" is output where the output of P'5 should be "L", the AND circuit AND6 outputs "H" in addition to the AND circuit AND3 which should be originally output in the determination circuit JDG. Then, the outputs J3 and J6 of the judgment circuit JDG become "H". At that time, the detector NJ counts the number of outputs that have become “H” among J1 to J8. Since the number of outputs is 2, the detection signal SJ becomes “H”.
【００６１】検出信号ＳＪによって、バスライン切り替
え回路ＳＣＧは基準電圧発生回路ＶＲＥＦのいずれの出
力電圧も選択しない。これによって基準電圧発生回路Ｖ
ＲＥＦの複数の出力ノードが短絡されることを防ぐ。ま
た、検出信号ＳＪによって、第１の実施例同様、出力選
択回路ＯＣは、演算器ＯＰで類推された推定全体エンコ
ード信号ＤＣ′１〜３及びＤＦ′１〜３をＡ／Ｄ変換器
の６ビットの出力ディジタル信号ＤＯ１〜６として出力
する。The bus line switching circuit SCG does not select any output voltage of the reference voltage generating circuit VREF by the detection signal SJ. As a result, the reference voltage generating circuit V
Prevents multiple output nodes of REF from being shorted. Further, in accordance with the detection signal SJ, as in the first embodiment, the output selection circuit OC converts the estimated overall encode signals DC'1 to 3 and DF'1 to 3 estimated by the operation unit OP into 6 of the A / D converter. The bit output digital signals DO1 to DO6 are output.
【００６２】下位Ａ／Ｄ変換の際、比較器ＣＭＰ′５の
出力が“Ｌ”であるべきところを“Ｈ”が出力された場
合、判定回路ＪＤＧでは本来出力されるべき論理積回路
ＡＮＤ３の他に論理積回路ＡＮＤ６が“Ｈ”を出力し
て、判定回路ＪＤＧの出力Ｊ３およびＪ６が“Ｈ”とな
る。その際、検出器ＮＪではＪ１〜Ｊ８のうち“Ｈ”と
なった出力数をカウントして、出力数が２であるため検
出信号ＳＪが“Ｈ”となる。検出信号ＳＪによって、出
力選択回路ＯＣは、演算器ＯＰで類推された推定全体エ
ンコード信号ＤＣ′１〜３及びＤＦ′１〜３をＡ／Ｄ変
換器の６ビットの出力ディジタル信号ＤＯ１〜６として
出力する。In the lower A / D conversion, when "H" is output where the output of the comparator CMP'5 should be "L", the decision circuit JDG outputs the AND circuit AND3 of the AND circuit AND3. In addition, the AND circuit AND6 outputs "H", and the outputs J3 and J6 of the determination circuit JDG become "H". At that time, the detector NJ counts the number of outputs that have become “H” among J1 to J8. Since the number of outputs is 2, the detection signal SJ becomes “H”. In response to the detection signal SJ, the output selection circuit OC uses the estimated overall encoded signals DC'1 to 3 and DF'1 to 3 estimated by the calculator OP as the 6-bit output digital signals DO1 to DO6 of the A / D converter. Output.
【００６３】出力ディジタル信号ＤＯ１〜６は本来出力
するべきコードとは異なったコードとなる可能性はある
が、従来のＡ／Ｄ変換器で発生したディジタル信号“１
１１１１１”あるいは“００００００”のような本来の
コードから大きく異なったコードが出力されることを防
ぐことができる。 ＜演算器ＯＰの構成＞図７は、第１の実施例及び第２の
実施例で用いられた演算器ＯＰの内部構成を示す説明図
である。同図において、Ｌ１〜Ｌｋは直列に連結された
ラッチ回路であり、ラッチ回路Ｌｊ（ｊ＝１〜ｋ）は、
入力部ＩＮからエンコーダＥＮＣのエンコード信号Ｄ１
〜Ｄ３（第２の実施例では、ＤＣ１〜ＤＣ３、ＤＦ１〜
ＤＦ３；以下、第１の実施例のＤ１〜Ｄ３で代表す
る。）を、図８に示したタイミングに従って期間Ｔの
間、前段のラッチ回路Ｌ（ｊ−１）からの読込みと、読
み込んだデータを次段のラッチ回路Ｌ（ｊ＋１）の保持
／出力とを繰返し、エンコード信号Ｄ１〜Ｄ３を時系列
データとして順次取り込む。なお、図８において、ＬＯ
はｊが奇数のラッチ回路Ｌｊを、Ｌｅはｊが偶数のラッ
チ回路Ｌｊを意味する。The output digital signals DO1 to DO6 may be codes different from the codes to be originally output, but the digital signal "1" generated by the conventional A / D converter is used.
It is possible to prevent the output of a code greatly different from the original code such as 11111 "or" 000000. "<Arrangement of Operation Unit OP> Fig. 7 shows the first and second embodiments. It is an explanatory view showing an internal configuration of a computing unit OP used in 1. In the figure, L1 to Lk are latch circuits connected in series, and a latch circuit Lj (j = 1 to k) is
Encode signal D1 of encoder ENC from input section IN
-D3 (in the second embodiment, DC1-DC3, DF1-
DF3; hereinafter, represented by D1 to D3 of the first embodiment. ) Is read from the latch circuit L (j-1) of the previous stage and the read data is held / output by the latch circuit L (j + 1) of the next stage repeatedly during the period T according to the timing shown in FIG. , The encoded signals D1 to D3 are sequentially captured as time series data. In addition, in FIG.
Means a latch circuit Lj in which j is an odd number, and Le means a latch circuit Lj in which j is an even number.
【００６４】したがって、演算器ＯＰには合計ｋ個のエ
ンコード信号Ｄ１〜Ｄ３が蓄積される。蓄積されたｋ個
のエンコード信号Ｄ１〜Ｄ３のうち、ラッチ回路Ｌ１〜
Ｌ（ｉ−１）（ｉ＝２〜（ｋ−１））およびラッチ回路
Ｌ（ｉ＋１）〜Ｌｋ（ｉ＝２〜（ｋ−１））で蓄積され
た各エンコード信号は、加算回路ＳＵＭで加算された
後、乗算器ＭＴで１／（ｋ−１）倍されて、時系列デー
タの中間に位置するラッチ回路Ｌｉに本体格納されるべ
きエンコード信号値を推定した推定エンコード信号Ｄ
１′〜Ｄ３′として出力される。 ＜検出器ＮＪの第１の構成例＞図９は、第１及び第２の
実施例で用いられる検出器ＮＪの第１の構成例を示す回
路図である。同図において、Ｎチャネル型ＭＯＳ（以下
ＮＭＯＳと称す）トランジスタＴ１〜Ｔ８の各々のドレ
イン端子は、反転増幅器ＩＮＶの共通ノードＮＩに接続
され、各トランジスタＴ１〜Ｔ８のゲート端子に、それ
ぞれ判定回路ＪＤＧの判定信号Ｊ１〜Ｊ８が印加され、
各ソース端子は接地電位ＧＮＤに接続される。抵抗Ｒの
一方の端子は共通ノードＮＩに接続され、他方の端子は
電圧源ＶＤＤに接続される。Therefore, a total of k encoded signals D1 to D3 are accumulated in the operator OP. Of the k encoded signals D1 to D3 accumulated, the latch circuits L1 to L1
The encode signals accumulated in L (i-1) (i = 2 to (k-1)) and the latch circuits L (i + 1) to Lk (i = 2 to (k-1)) are added by the adder circuit SUM. After being added, the multiplier MT multiplies by 1 / (k-1) to estimate the encoded signal value to be stored in the main body of the latch circuit Li located in the middle of the time series data.
It is output as 1'-D3 '. <First Configuration Example of Detector NJ> FIG. 9 is a circuit diagram showing a first configuration example of the detector NJ used in the first and second embodiments. In the figure, drain terminals of N-channel MOS (hereinafter referred to as NMOS) transistors T1 to T8 are connected to a common node NI of the inverting amplifier INV, and gates of the transistors T1 to T8 are respectively connected to the determination circuit JDG. Judgment signals J1 to J8 are applied,
Each source terminal is connected to the ground potential GND. One terminal of the resistor R is connected to the common node NI, and the other terminal is connected to the voltage source VDD.
【００６５】反転増幅器ＩＮＶにおけるＮＭＯＳトラン
ジスタＱ２およびＰチャネル型ＭＯＳ（以下ＰＭＯＳと
称す）トランジスタＱ１の各々のゲート端子は共通ノー
ドＮＩに接続され、各々ドレイン端子は共通に出力端子
ＮＯに接続され、ＮＭＯＳトランジスタＱ２のソース端
子は接地電位ＧＮＤに接続されるとともに、ＰＭＯＳト
ランジスタＱ１のソース端子は電圧源ＶＤＤに接続され
る。そして、ノードＮＯより得られる信号が検出信号Ｓ
Ｊとなる。The gate terminals of the NMOS transistor Q2 and the P-channel MOS (hereinafter referred to as PMOS) transistor Q1 in the inverting amplifier INV are connected to the common node NI, and the drain terminals thereof are commonly connected to the output terminal NO. The source terminal of the transistor Q2 is connected to the ground potential GND, and the source terminal of the PMOS transistor Q1 is connected to the voltage source VDD. The signal obtained from the node NO is the detection signal S
Become J.
【００６６】次に動作を説明する。判定回路ＪＤＧの判
定信号Ｊ１〜Ｊ８のうちただ１つのみ“Ｈ”である場合
は、ＮＭＯＳトランジスタＴ１〜Ｔ８のうち１つのトラ
ンジスタのみがオン状態となる。また、判定信号Ｊ１〜
Ｊ８のうち２つが“Ｈ”となった場合は、ＮＭＯＳトラ
ンジスタＴ１〜Ｔ８のうち２つのトランジスタがオン状
態となる。Next, the operation will be described. When only one of the determination signals J1 to J8 of the determination circuit JDG is “H”, only one of the NMOS transistors T1 to T8 is turned on. Further, the determination signals J1 to
When two of J8 become "H", two of the NMOS transistors T1 to T8 are turned on.
【００６７】ただ１つのみオン状態となったＮＭＯＳト
ランジスタＴｉ（ｉ＝１〜８）と抵抗Ｒとで決定される
ノードＮＩの電位Ｖ１が、図１０の反転増幅器ＩＮＶの
入出力電圧特性に示した論理閾値ＶＴよりも大きな電位
になる。The potential V1 of the node NI, which is determined by only one ON-state NMOS transistor Ti (i = 1 to 8) and the resistor R, is shown in the input / output voltage characteristic of the inverting amplifier INV of FIG. The potential becomes larger than the logical threshold VT.
【００６８】一方、２つオン状態となったＮＭＯＳトラ
ンジスタＴｉ、Ｔｊ（ｉ，ｊ＝１〜８）と抵抗Ｒとで決
定されるノードＮＩの電位Ｖ２、あるいは３つ〜８つオ
ン状態となったＮＭＯＳトランジスタＴと抵抗Ｒとで決
定されるノードＮＩの電位Ｖ３〜Ｖ８が、図１０の論理
閾値ＶＴよりも小さな電位になるように各ＮＭＯＳトラ
ンジスタＴｉ（ｉ＝１〜８）の形状および抵抗Ｒの抵抗
値を決定する。On the other hand, the potential V2 of the node NI determined by the two ON-state NMOS transistors Ti, Tj (i, j = 1 to 8) and the resistor R, or 3 to 8 ON-states. The shape and resistance of each NMOS transistor Ti (i = 1 to 8) so that the potential V3 to V8 of the node NI determined by the NMOS transistor T and the resistor R becomes a potential smaller than the logic threshold VT of FIG. Determine the resistance value of R.
【００６９】その結果、判定信号Ｊ１〜Ｊ８のうちただ
１つのみ“Ｈ”である場合は反転増幅器ＩＮＶの出力、
すなわち、検出器ＮＪの検出信号ＳＪが“Ｌ”となり、
判定信号Ｊ１〜Ｊ８のうち２つ以上が“Ｈ”である場合
は、検出器ＮＪの検出信号ＳＪが“Ｈ”となって判定信
号Ｊ１〜Ｊ８の中の“Ｈ”の数が検出できる。 ＜検出器ＮＪの第２の構成例＞図１１は、第１及び第２
の実施例で用いられる検出器ＮＪの第２の構成例を示す
回路図である。図において、Ｎチャネル型ＭＯＳ（以下
ＮＭＯＳと称す）トランジスタＴ１〜Ｔ８の各々のドレ
イン端子は反転増幅器ＩＮＶの共通ノードＮＩに接続さ
れ、各々のゲート端子に判定信号Ｊ１〜Ｊ８が印加さ
れ、各々のソース端子は接地電位ＧＮＤに接続される。
ＰＭＯＳトランジスタＱ３のドレイン端子は共通ノード
ＮＩに接続され、ソース端子は電源ＶＤＤに接続され、
ゲート端子はバイアス電圧源ＶＢに接続される。このバ
イアス電圧源ＶＢにより、ＰＭＯＳトランジスタＱ３が
所定状態でオンする。As a result, when only one of the judgment signals J1 to J8 is "H", the output of the inverting amplifier INV,
That is, the detection signal SJ of the detector NJ becomes "L",
When two or more of the determination signals J1 to J8 are "H", the detection signal SJ of the detector NJ becomes "H", and the number of "H" in the determination signals J1 to J8 can be detected. <Second Configuration Example of Detector NJ> FIG. 11 shows first and second configurations.
6 is a circuit diagram showing a second configuration example of the detector NJ used in the embodiment of FIG. In the figure, the drain terminals of N-channel MOS (hereinafter referred to as NMOS) transistors T1 to T8 are connected to a common node NI of the inverting amplifier INV, and the determination signals J1 to J8 are applied to their gate terminals, respectively. The source terminal is connected to the ground potential GND.
The drain terminal of the PMOS transistor Q3 is connected to the common node NI, the source terminal is connected to the power supply VDD,
The gate terminal is connected to the bias voltage source VB. The bias voltage source VB turns on the PMOS transistor Q3 in a predetermined state.
【００７０】反転増幅器ＩＮＶにおけるＮＭＯＳトラン
ジスタＱ２およびＰＭＯＳトランジスタＱ１の各々のゲ
ート端子は共通ノードＮＩに接続され、各々ドレイン端
子は共通に出力端子ＮＯに接続され、ＮＭＯＳトランジ
スタＱ２のソース端子は接地電位ＧＮＤに接続されると
ともに、ＰＭＯＳトランジスタＱ１のソース端子は電圧
源ＶＤＤに接続される。そして、ノードＮＯより得られ
る信号が検出信号ＳＪとなる。The gate terminals of the NMOS transistor Q2 and the PMOS transistor Q1 in the inverting amplifier INV are connected to the common node NI, their drain terminals are commonly connected to the output terminal NO, and the source terminal of the NMOS transistor Q2 is at the ground potential GND. And the source terminal of the PMOS transistor Q1 is connected to the voltage source VDD. Then, the signal obtained from the node NO becomes the detection signal SJ.
【００７１】次に動作を説明する。判定信号Ｊ１〜Ｊ８
のうちただ１つのみ“Ｈ”である場合は、ＮＭＯＳトラ
ンジスタＴ１〜Ｔ８のうち１つのトランジスタのみがオ
ン状態となる。また、判定信号Ｊ１〜Ｊ８のうち２つが
“Ｈ”となった場合は、ＮＭＯＳトランジスタＴ１〜Ｔ
８のうち２つのトランジスタがオン状態となる。Next, the operation will be described. Judgment signals J1 to J8
If only one of them is "H", only one of the NMOS transistors T1 to T8 is turned on. If two of the determination signals J1 to J8 are "H", the NMOS transistors T1 to T8
Two of the transistors 8 are turned on.
【００７２】ただ１つのみオン状態となったＮＭＯＳト
ランジスタＴｉ（ｉ＝１〜８）とＰＭＯＳトランジスタ
Ｑ３とで決定されるノードＮＩの電位ＶＩが、図１０の
反転増幅器ＩＮＶの入出力電圧特性に示した論理閾値Ｖ
Ｔよりも大きな電位になり、かつ、２つオン状態となっ
たＮＭＯＳトランジスタＴｉ、Ｔｊ（ｉ，ｊ＝１〜８）
と抵抗Ｒとで発生されるノードＮＩの電位Ｖ２、あるい
は３つ〜８つオン状態となったＮＭＯＳトランジスタＴ
とＰＭＯＳトランジスタＱ３とで決定されるノードＮＩ
の電位Ｖ３〜Ｖ８が、図１０の論理閾値ＶＴよりも小さ
な電位になるように各ＮＭＯＳトランジスタＴｉ（ｉ＝
１〜８）の形状とＰＭＯＳトランジスタＱ３の形状及び
バイアス電圧ＶＢの電位を決定する。The potential VI of the node NI, which is determined by the NMOS transistor Ti (i = 1 to 8) and the PMOS transistor Q3, which are turned on only once, has the input / output voltage characteristic of the inverting amplifier INV shown in FIG. Shown logical threshold V
Two NMOS transistors Ti and Tj (i, j = 1 to 8) having a potential higher than T and being in an ON state.
Potential V2 of the node NI generated by the resistor R and the NMOS transistor T having 3 to 8 ON states.
And the node NI determined by the PMOS transistor Q3
So that the potentials V3 to V8 of each of the NMOS transistors Ti (i =
1-8), the shape of the PMOS transistor Q3, and the potential of the bias voltage VB.
【００７３】その結果、判定信号Ｊ１〜Ｊ８のうちただ
１つのみ“Ｈ”である場合は反転増幅器ＩＮＶの出力Ｓ
Ｊが“Ｌ”となり、判定信号Ｊ１〜Ｊ８のうち２つ以上
が“Ｈ”である場合は反転増幅器ＩＮＶの出力ＳＪは
“Ｈ”となって判定信号Ｊ１〜Ｊ８中の“Ｈ”の数が検
出できる。 ＜検出器ＮＪの第３の構成例＞図１２は、第１および第
２の実施例における検出器ＮＪの第３の構成例を示す回
路図である。同図において、バイアス電圧発生回路ＢＧ
におけるＮＭＯＳトランジスタＱ５およびＰＭＯＳトラ
ンジスタＱ４の各々のドレイン端子およびゲート端子が
共通ノードＮＩに接続され、ＮＭＯＳトランジスタＱ５
のソース端子は接地電位ＧＮＤに接続されるとともに、
ＰＭＯＳトランジスタＱ４のソース端子は電圧源ＶＤＤ
に接続される。ＮＭＯＳトランジスタＴ１〜Ｔ８の各々
のドレイン端子は共通ノードＮＩに接続され、各々のゲ
ート端子に判定回路ＪＤＧの判定信号Ｊ１〜Ｊ８が印加
され、各々のソース端子は接地電位に接続される。反転
増幅器ＩＮＶにおけるＮＭＯＳトランジスタＱ２および
ＰＭＯＳトランジスタＱ１の各々のゲート端子は共通ノ
ードＮＩに接続され、各々のドレイン端子は共通に出力
端子ＳＪに接続され、ＮＭＯＳトランジスタＱ２のソー
ス端子は接地電位ＧＮＤに接続されるとともに、ＰＭＯ
ＳトランジスタＱ１のソース端子は電圧源ＶＤＤに接続
される。As a result, when only one of the judgment signals J1 to J8 is "H", the output S of the inverting amplifier INV is output.
When J becomes "L" and two or more of the judgment signals J1 to J8 are "H", the output SJ of the inverting amplifier INV becomes "H" and the number of "H" in the judgment signals J1 to J8. Can be detected. <Third Configuration Example of Detector NJ> FIG. 12 is a circuit diagram showing a third configuration example of the detector NJ in the first and second embodiments. In the figure, a bias voltage generation circuit BG
The drain terminal and gate terminal of each of the NMOS transistor Q5 and the PMOS transistor Q4 in FIG.
The source terminal of is connected to the ground potential GND, and
The source terminal of the PMOS transistor Q4 is the voltage source VDD
Connected to. The drain terminals of the NMOS transistors T1 to T8 are connected to the common node NI, the judgment signals J1 to J8 of the judgment circuit JDG are applied to their gate terminals, and their source terminals are connected to the ground potential. The gate terminals of the NMOS transistor Q2 and the PMOS transistor Q1 in the inverting amplifier INV are connected to the common node NI, their drain terminals are commonly connected to the output terminal SJ, and the source terminal of the NMOS transistor Q2 is connected to the ground potential GND. Be done and PMO
The source terminal of the S transistor Q1 is connected to the voltage source VDD.
【００７４】バイアス電圧発生回路ＢＧはＰＭＯＳトラ
ンジスタＱ４とＮＭＯＳトランジスタＱ５とで構成され
た反転増幅器の入出力ノードを短絡した回路構成になっ
ている。図１３にバイアス電圧発生回路ＢＧの出力電圧
を示す。同図に示したようにＰＭＯＳトランジスタＱ４
とＮＭＯＳトランジスタＱ５とで構成された反転増幅器
の入出力電圧特性曲線Ｌ１と入力電圧＝出力電圧を示す
直線Ｌ０との交点として示される電位ＶＣがバイアス電
圧発生回路ＢＧの出力電圧である。The bias voltage generating circuit BG has a circuit configuration in which the input and output nodes of an inverting amplifier composed of a PMOS transistor Q4 and an NMOS transistor Q5 are short-circuited. FIG. 13 shows the output voltage of the bias voltage generation circuit BG. As shown in the figure, the PMOS transistor Q4
The potential VC shown as the intersection of the input / output voltage characteristic curve L1 of the inverting amplifier composed of the NMOS transistor Q5 and the straight line L0 indicating the input voltage = the output voltage is the output voltage of the bias voltage generation circuit BG.
【００７５】ＮＭＯＳトランジスタＴｉ（ｉ＝１〜８）
のいずれのトランジスタＱもオン状態とならない場合に
バイアス電圧発生回路ＢＧで発生されるノードＮＩの電
位ＶＣおよびただ１つのみオン状態となったＮＭＯＳト
ランジスタＴｉ（ｉ＝１〜８）とバイアス電圧発生回路
ＢＧとで発生されるノードＮＩの電位Ｖ１は、図１４の
反転増幅器ＩＮＶの入出力電圧特性に示した論理閾値Ｖ
Ｔよりも大きな電位になる。NMOS transistor Ti (i = 1 to 8)
When none of the transistors Q in FIG. 3 is turned on, the potential VC of the node NI generated in the bias voltage generation circuit BG and the NMOS transistor Ti (i = 1 to 8) in which only one is turned on and the bias voltage generation The potential V1 of the node NI generated by the circuit BG is the logical threshold V shown in the input / output voltage characteristic of the inverting amplifier INV of FIG.
The potential becomes larger than T.
【００７６】一方、２つオン状態となったＮＭＯＳトラ
ンジスタＴｉ、Ｔｊ（ｉ，ｊ＝１〜８）とバイアス電圧
発生回路ＢＧとで決定されるノードＮＩの電位Ｖ２、あ
るいは３つ〜８つオン状態となったＮＭＯＳトランジス
タＴとバイアス電圧発生回路ＢＧとで決定されるノード
ＮＩの電位Ｖ３〜Ｖ８が、図１４の論理閾値ＶＴよりも
小さな電位になるように各ＮＭＯＳトランジスタＴｉ
（ｉ＝１〜８）、Ｑ５およびＰＭＯＳトランジスタＱ４
の形状を決定する。On the other hand, the potential V2 of the node NI determined by the two on-state NMOS transistors Ti, Tj (i, j = 1 to 8) and the bias voltage generating circuit BG, or 3 to 8 on. Each of the NMOS transistors Ti is controlled so that the potentials V3 to V8 of the node NI determined by the NMOS transistor T and the bias voltage generation circuit BG in the state become a potential smaller than the logic threshold VT of FIG.
(I = 1 to 8), Q5 and PMOS transistor Q4
Determine the shape of.
【００７７】その結果、判定信号Ｊ１〜Ｊ８のうちただ
１つのみ“Ｈ”である場合は反転増幅器ＩＮＶの出力、
すなわち、反転増幅器ＩＮＶの検出信号ＳＪが“Ｌ”と
なり、判定信号Ｊ１〜Ｊ８のうち２つ以上が“Ｈ”であ
る場合は反転増幅器ＩＮＶの出力ＳＪは“Ｈ”となって
判定信号Ｊ１〜Ｊ８中の“Ｈ”の数が検出できる。As a result, when only one of the judgment signals J1 to J8 is "H", the output of the inverting amplifier INV,
That is, when the detection signal SJ of the inverting amplifier INV becomes "L" and two or more of the judgment signals J1 to J8 are "H", the output SJ of the inverting amplifier INV becomes "H" and the judgment signals J1 to J1. The number of "H" in J8 can be detected.
【００７８】[0078]
【発明の効果】以上説明したように、この発明の請求項
１記載のＡ／Ｄ変換器の出力制御手段は、検出信号及び
エンコード信号を対応づけて順次取り込むとともに、推
定エンコード信号を順次受け、検出信号が正常を指示す
る場合、該エンコード信号を出力ディジタル信号として
出力し、検出信号が異常を指示する場合、該エンコード
信号に対応する推定エンコード信号を出力ディジタル信
号として出力するため、電圧比較手段の比較結果に異常
が生じても、本来のエンコード信号と大きく異ならない
推定エンコード信号で補うことにより、電圧比較手段の
誤動作を補償することができる。As described above, the output control means of the A / D converter according to claim 1 of the present invention sequentially takes in the detection signal and the encode signal in association with each other, and sequentially receives the estimated encode signal, When the detection signal indicates normality, the encode signal is output as an output digital signal, and when the detection signal indicates abnormality, the estimated encode signal corresponding to the encode signal is output as an output digital signal. Even if an abnormality occurs in the comparison result of, the malfunction of the voltage comparison unit can be compensated by supplementing it with the estimated encode signal that is not largely different from the original encode signal.
【００７９】この発明における請求項５記載のＡ／Ｄ変
換器の出力制御手段は、検出信号及び全体エンコード信
号を対応づけて順次取り込むとともに、推定エンコード
信号を順次受け、検出信号が正常を指示する場合、該エ
ンコード信号を出力ディジタル信号として出力し、検出
信号が異常を指示する場合、該エンコード信号に対応す
る推定エンコード信号を出力ディジタル信号として出力
するため、電圧比較手段の比較結果に異常が生じても、
本来の全体エンコード信号と大きく異ならない推定エン
コード信号で補うことにより、電圧比較手段の誤動作を
補償することができる。The output control means of the A / D converter according to the fifth aspect of the present invention sequentially takes in the detection signal and the overall encoded signal in association with each other, receives the estimated encoded signal in sequence, and indicates that the detected signal is normal. In this case, when the encoded signal is output as an output digital signal and the detection signal indicates an abnormality, the estimated encoded signal corresponding to the encoded signal is output as an output digital signal, so that an abnormality occurs in the comparison result of the voltage comparison means. Even
By compensating with the estimated encoded signal that is not largely different from the original entire encoded signal, the malfunction of the voltage comparison means can be compensated.
【００８０】加えて、基準電圧発生手段は、検出信号を
受け、第２の期間中に直近の第１の期間に発生した検出
信号が異常を指示する場合は、複数の基準電圧としての
複数の詳細基準電圧の出力を禁止するため、電圧比較手
段の誤動作に基づく基準電圧発生手段への悪影響を回避
することができる。In addition, the reference voltage generating means receives the detection signal, and when the detection signal generated in the latest first period during the second period indicates abnormality, a plurality of reference voltages are used. Since the output of the detailed reference voltage is prohibited, it is possible to avoid an adverse effect on the reference voltage generation means due to a malfunction of the voltage comparison means.
【図１】この発明の第１の実施例であるＡ／Ｄ変換器の
構成を示す回路構成図である。FIG. 1 is a circuit configuration diagram showing a configuration of an A / D converter according to a first embodiment of the present invention.
【図２】図１のスイッチの制御信号を示すタイミング図
である。FIG. 2 is a timing diagram showing control signals of the switch of FIG.
【図３】第１の実施例の動作を示すタイミング図であ
る。FIG. 3 is a timing chart showing the operation of the first embodiment.
【図４】この発明の第２の実施例であるＡ／Ｄ変換器の
構成を示す回路構成図である。FIG. 4 is a circuit configuration diagram showing a configuration of an A / D converter according to a second embodiment of the present invention.
【図５】図４のスイッチの制御信号を示すタイミング図
である。5 is a timing diagram showing control signals of the switch of FIG.
【図６】第２の実施例の動作を示すタイミング図であ
る。FIG. 6 is a timing chart showing the operation of the second embodiment.
【図７】第１の実施例及び第２の実施例の演算器の内部
構成を示す説明図である。FIG. 7 is an explanatory diagram showing an internal configuration of an arithmetic unit according to the first embodiment and the second embodiment.
【図８】図７の演算器の動作を示すタイミング図であ
る。FIG. 8 is a timing chart showing the operation of the arithmetic unit shown in FIG.
【図９】検出器の第１の構成例を示す回路図である。FIG. 9 is a circuit diagram showing a first configuration example of a detector.
【図１０】図９の検出器の動作を示す波形図である。10 is a waveform chart showing the operation of the detector of FIG.
【図１１】検出器の第２の構成例を示す回路図である。FIG. 11 is a circuit diagram showing a second configuration example of the detector.
【図１２】検出器の第３の構成例を示す回路図である。FIG. 12 is a circuit diagram showing a third configuration example of the detector.
【図１３】図１２の検出器の動作を示す波形図である。13 is a waveform chart showing an operation of the detector of FIG.
【図１４】図１２の検出器の動作を示す波形図である。14 is a waveform chart showing the operation of the detector of FIG.
【図１５】従来の並列型Ａ／Ｄ変換器の構成を示す回路
構成図である。FIG. 15 is a circuit configuration diagram showing a configuration of a conventional parallel type A / D converter.
【図１６】従来の直並列型Ａ／Ｄ変換器の構成を示す回
路構成図である。FIG. 16 is a circuit configuration diagram showing a configuration of a conventional serial-parallel type A / D converter.
【図１７】図１５のスイッチの制御信号を示すタイミン
グ図である。FIG. 17 is a timing diagram showing control signals of the switch of FIG.
【図１８】図１６のスイッチの制御信号を示すタイミン
グ図である。FIG. 18 is a timing diagram showing control signals of the switch of FIG.
ＪＤＧ 判定回路 ＮＪ 検出器 ＥＮＣ エンコーダ ＯＰ 演算器 ＯＣ 出力選択回路 JDG judgment circuit NJ detector ENC encoder OP calculator OC output selection circuit
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成５年３月５日[Submission date] March 5, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００５９[Correction target item name] 0059
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００５９】なお、遅延開始時点とは、下位のＡ／Ｄ変
換時に検出信号ＳＪが“Ｈ”に変化することが予測され
る時点である。すなわち、上位のＡ／Ｄ変換時に検出信
号ＳＪが“Ｈ”に変化しても、下位のＡ／Ｄ変換器時に
検出信号ＳＪが“Ｈ”に変化しても、期間ＴＰの設定開
始時刻は同じになるようにしている。The delay start time is the time when the detection signal SJ is expected to change to "H" during the lower A / D conversion. That is, even if the detection signal SJ changes to “H” during the upper A / D conversion and the detection signal SJ changes to “H” during the lower A / D converter, the setting start time of the period TP is I try to be the same.
Claims (5)
圧を発生する基準電圧発生手段と、 各々が共通のアナログ入力信号と前記複数種の基準電圧
のいずれかとを入力し、該アナログ入力信号と入力した
前記基準電圧とを比較して、それぞれが検出結果を出力
する複数の電圧比較手段と、 前記複数の電圧比較手段の比較結果に基づき、前記アナ
ログ入力信号の電位をで判定して判定信号を順次出力す
る判定手段と、 前記判定信号を検証して、該判定信号の正常／異常を指
示する検出信号を出力する検出手段と、 前記判定信号に基づき、ディジタルのエンコード信号を
順次出力するエンコード手段と、 複数の前記エンコード信号を時系列データとして蓄積
し、前記時系列データの中間に位置する所定のエンコー
ド信号に対応する推定エンコード信号を、前記所定のエ
ンコード信号の前後に蓄積されたエンコード信号に基づ
き演算して順次出力する演算手段と、 前記検出信号及び前記エンコード信号を対応づけて順次
取り込むとともに、前記推定エンコード信号を順次受
け、前記検出信号が正常を指示する場合、該エンコード
信号を出力ディジタル信号として出力し、前記検出信号
が異常を指示する場合、該エンコード信号に対応する前
記推定エンコード信号を前記出力ディジタル信号として
出力する出力制御手段とを備えたＡ／Ｄ変換器。1. A reference voltage generating means for generating a plurality of reference voltages defining a plurality of voltage intervals, an analog input signal common to each, and any one of the plurality of kinds of reference voltages, and the analog input signal. And a plurality of voltage comparators each of which outputs a detection result, and based on the comparison results of the plurality of voltage comparators, the potential of the analog input signal is determined by Determination means for sequentially outputting a signal, detection means for verifying the determination signal and outputting a detection signal indicating normality / abnormality of the determination signal, and sequentially outputting a digital encode signal based on the determination signal An encoding means and an estimated encoder for accumulating a plurality of the encoded signals as time series data and corresponding to a predetermined encoded signal located in the middle of the time series data. Calculating means for sequentially calculating a signal based on the encode signals accumulated before and after the predetermined encode signal, and sequentially outputting the detected signal and the encode signal in association with each other, and sequentially receiving the estimated encode signal. When the detection signal indicates normal, the encoded signal is output as an output digital signal, and when the detection signal indicates abnormal, the estimated encoded signal corresponding to the encoded signal is output as the output digital signal. An A / D converter including output control means.
ベルを出力する複数の部分判定信号からなり、正常時
に、前記複数の部分判定信号のうち１つの部分判定信号
のみが活性レベルとなり、異常時に２つ以上の部分判定
信号が活性レベルとなる性質を有し、 前記検出手段は、 一方端が第１の電源電圧に接続された抵抗成分と、 各々が前記複数の部分判定信号に対応して設けられ、各
々の一方電極が前記抵抗成分の他方端に共通に接続さ
れ、各々の他方電極が第２の電源電圧に共通に接続さ
れ、各々の制御電極が前記複数の部分判定信号のいずれ
かを受ける複数のトランジスタとを備え、前記複数のト
ランジスタは、それぞれ制御電極に受ける前記部分判定
信号が活性レベルのときオンし、非活性レベルのときオ
フし、 前記抵抗成分の他方端より得られる電圧信号を受け、該
電圧信号に基づき、前記複数のトランジスタが１つオン
した時と、２つ以上オンした時との違いを検証して前記
検出信号を出力する検出信号出力手段をさらに備える請
求項１記載のＡ／Ｄ変換器。2. The determination signal comprises a plurality of partial determination signals that output an active level / inactive level, and in a normal state, only one partial determination signal of the plurality of partial determination signals becomes an active level, and an abnormal condition occurs. Sometimes, two or more partial judgment signals have an active level, and the detection means has a resistance component whose one end is connected to the first power supply voltage, and each of which corresponds to the plurality of partial judgment signals. Each of the one electrodes is commonly connected to the other end of the resistance component, each of the other electrodes is commonly connected to the second power supply voltage, and each control electrode is one of the plurality of partial determination signals. And a plurality of transistors for receiving the respective ones of the resistance components. A detection signal output means for receiving the voltage signal obtained by the above, verifying the difference between when one of the plurality of transistors is turned on and when two or more of the transistors are turned on, and outputting the detection signal based on the voltage signal. The A / D converter according to claim 1, further comprising:
を入力とし、その出力信号が前記検出信号となる反転増
幅器であり、 前記抵抗成分及び前記複数のトランジスタは、前記電圧
信号の信号レベルが、前記複数のトランジスタが１つオ
ンした時は前記反転増幅器の閾値電圧を上回り、前記複
数のトランジスタが２つ以上オンした時は前記閾値電圧
を下回るように設計される請求項２記載のＡ／Ｄ変換
器。3. The detection signal output means is an inverting amplifier which receives the voltage signal and whose output signal becomes the detection signal, and the resistance component and the plurality of transistors have a signal level of the voltage signal. 3. The A / A according to claim 2, wherein when one of the plurality of transistors is turned on, the threshold voltage of the inverting amplifier is exceeded, and when two or more of the plurality of transistors are turned on, the threshold voltage is lowered. D converter.
として前記第１の電源電圧に接続され、制御電極にオン
する方向への所定のバイアス電圧が印加され、他方電極
が前記他方端となるトランジスタである請求項３記載の
Ａ／Ｄ変換器。4. In the resistance component, one electrode is connected to the first power supply voltage as the one end, a predetermined bias voltage in an ON direction is applied to the control electrode, and the other electrode is connected to the other end. The A / D converter according to claim 3, which is a transistor.
る複数の粗基準電圧を複数の基準電圧として発生し、第
２の期間に直近の前記第１の期間で得た判定信号に基づ
き複数の詳細電圧間隔を規定する複数の詳細基準電圧を
前記複数の基準電圧として出力する基準電圧発生手段
と、 各々が共通のアナログ入力信号と前記複数の基準電圧の
いずれかとを入力し、該アナログ入力信号と入力した前
記基準電圧とを比較して、それぞれが検出結果を出力す
る複数の電圧比較手段と、 前記複数の電圧比較手段の比較結果に基づき、前記アナ
ログ入力信号の電位を判定して前記判定信号を順次出力
する判定手段と、 前記判定信号を検証して、該判定信号の正常／異常を指
示する検出信号を出力する検出手段と、 前記判定信号に基づき、前記第１の期間中に上位エンコ
ード信号を出力し、前記第２の期間中に下位エンコード
信号を出力するエンコード手段と、 前記第１の期間に前記上位エンコード信号を受け、前記
第２の期間に前記下位エンコード信号を受け、所定のタ
イミングで前記上位及び下位エンコード信号を一括して
全体エンコード信号を出力するタイミング変換手段と、 複数の前記全体エンコード信号を時系列データとして蓄
積し、前記時系列データの中間に位置する所定の全体エ
ンコード信号に対応する推定エンコード信号を、前記所
定の全体エンコード信号の前後に蓄積された全体エンコ
ード信号に基づき演算して順次出力する演算手段と、 前記検出信号及び前記全体エンコード信号を対応づけて
順次取り込むとともに、前記推定エンコード信号を順次
受け、前記検出信号が正常を指示する場合、該エンコー
ド信号を出力ディジタル信号として出力し、前記検出信
号が異常を指示する場合、該エンコード信号に対応する
前記推定エンコード信号を前記出力ディジタル信号とし
て出力する出力制御手段とを備え、 前記基準電圧発生手段は、前記検出信号を受け、前記第
２の期間中に直近の前記第１の期間に発生した検出信号
が異常を指示する場合は、前記複数の基準電圧としての
前記複数の詳細基準電圧の出力を禁止することを特徴と
するＡ／Ｄ変換器。5. A determination signal obtained in the first period closest to the second period is generated by generating a plurality of coarse reference voltages defining a plurality of coarse voltage intervals in the first period as a plurality of reference voltages. Reference voltage generating means for outputting a plurality of detailed reference voltages defining a plurality of detailed voltage intervals as the plurality of reference voltages, and a common analog input signal for each of them and one of the plurality of reference voltages, A plurality of voltage comparison units that compare the analog input signal with the input reference voltage and output detection results, respectively, and determine the potential of the analog input signal based on the comparison results of the plurality of voltage comparison units. Determining means for sequentially outputting the determination signal, detecting means for verifying the determination signal and outputting a detection signal indicating normality / abnormality of the determination signal, and based on the determination signal, the first period An encoding means for outputting a higher-order encode signal to a lower-order encode signal during the second period, and an encoder means for receiving the higher-order encode signal during the first period and a lower-order encode signal during the second period. Timing conversion means for collectively outputting the upper and lower encoded signals at a predetermined timing to output the entire encoded signal, and a plurality of the entire encoded signals accumulated as time-series data and located at an intermediate position of the time-series data. Of the estimated encoded signal corresponding to the entire encoded signal of the above, based on the entire encoded signal accumulated before and after the predetermined entire encoded signal, and sequentially outputting, and the detection signal and the entire encoded signal are associated with each other. Are sequentially captured, the estimated encode signal is sequentially received, and the detected signal is positive. Output control means for outputting the encoded signal as an output digital signal when normally indicating, and for outputting the estimated encoded signal corresponding to the encoded signal as the output digital signal when the detected signal indicates an abnormality. The reference voltage generating means receives the detection signal, and in the case where the detection signal generated in the latest first period during the second period indicates an abnormality, the reference voltage generating unit includes the plurality of reference voltages as the plurality of reference voltages. An A / D converter which prohibits output of a plurality of detailed reference voltages.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31325692A JPH06164397A (en) | 1992-11-24 | 1992-11-24 | A/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31325692A JPH06164397A (en) | 1992-11-24 | 1992-11-24 | A/d converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164397A true JPH06164397A (en) | 1994-06-10 |
Family
ID=18039014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31325692A Pending JPH06164397A (en) | 1992-11-24 | 1992-11-24 | A/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164397A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1032491A (en) * | 1996-03-19 | 1998-02-03 | Samsung Electron Co Ltd | Flash a/d converter |
-
1992
- 1992-11-24 JP JP31325692A patent/JPH06164397A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1032491A (en) * | 1996-03-19 | 1998-02-03 | Samsung Electron Co Ltd | Flash a/d converter |
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