JPH06164332A - 光検出器および光入力セル - Google Patents
光検出器および光入力セルInfo
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- JPH06164332A JPH06164332A JP5019764A JP1976493A JPH06164332A JP H06164332 A JPH06164332 A JP H06164332A JP 5019764 A JP5019764 A JP 5019764A JP 1976493 A JP1976493 A JP 1976493A JP H06164332 A JPH06164332 A JP H06164332A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/42—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
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- Optical Communication System (AREA)
Abstract
(57)【要約】
【目的】 プロセッサ・チップへの光結合システムに用
いる、並列高速転送に適した光検出器を提供する。 【構成】 本発明の光ラッチ回路は、演算部と、フォト
ダイオードを有する光入力部とを備えるプロセッサが複
数個配列されてなるプロセッサ・チップの前記光入力部
に用いられる。この光ラッチ回路は、２個のＣＭＯＳお
よびラッチスイッチよりなる差動増幅回路５０を備えて
いる。一方のＣＭＯＳには、自らしきい値を作り出す自
動零復帰負帰還回路７０により制御電圧を供給する。他
方のＣＭＯＳには、自動零復帰負帰還回路と相補な光入
力安定化回路６０により制御電圧を供給する。ラッチス
イッチを制御クロックによりＯＮ，ＯＦＦし、フォトダ
イオードの光入力をラッチし増幅してディジタル電気信
号として転送する。
いる、並列高速転送に適した光検出器を提供する。 【構成】 本発明の光ラッチ回路は、演算部と、フォト
ダイオードを有する光入力部とを備えるプロセッサが複
数個配列されてなるプロセッサ・チップの前記光入力部
に用いられる。この光ラッチ回路は、２個のＣＭＯＳお
よびラッチスイッチよりなる差動増幅回路５０を備えて
いる。一方のＣＭＯＳには、自らしきい値を作り出す自
動零復帰負帰還回路７０により制御電圧を供給する。他
方のＣＭＯＳには、自動零復帰負帰還回路と相補な光入
力安定化回路６０により制御電圧を供給する。ラッチス
イッチを制御クロックによりＯＮ，ＯＦＦし、フォトダ
イオードの光入力をラッチし増幅してディジタル電気信
号として転送する。
Description
【０００１】
【産業上の利用分野】本発明は、光ラッチ回路、特に、
演算部と、光検出素子を有する光入力部とを備えるプロ
セッサ・ユニットが二次元アレー状に配列されたプロセ
ッサ・チップの前記光入力部に用いられる光ラッチ回路
に関する。
演算部と、光検出素子を有する光入力部とを備えるプロ
セッサ・ユニットが二次元アレー状に配列されたプロセ
ッサ・チップの前記光入力部に用いられる光ラッチ回路
に関する。
【０００２】さらに本発明は、光ラッチ回路を備える光
入力セル・エレメントが二次元アレー状に配列された光
入力セル・アレー、光入力セル・アレーを有するプロセ
ッサ・ユニットに関する。
入力セル・エレメントが二次元アレー状に配列された光
入力セル・アレー、光入力セル・アレーを有するプロセ
ッサ・ユニットに関する。
【０００３】
【従来の技術】ディジタル・プロセッサにおいて高速処
理性能をより向上するには、現在の方式のアーキテクチ
ャは多くの困難を有していることはよく知られている。
特に電気信号伝達上の困難性は顕著である。すなわち信
号伝達バスの複雑化、および単一プロセッサ・チップへ
の多量情報の並列入力のためのチップ・パッケージまた
はキャリアの入出力ピン数の限界である。これらの困難
を克服するために、光結合システムの提案がなされてい
る。その中でもプロセッサ・システム内のチップ間を直
接に光結合し、多量の情報を並列に高速転送することが
可能になれば、プロセッサの演算速度は格段に向上す
る。この光結合システムを実現する上に重要な部品が、
微弱な光入力を高速に電気信号に変換する光検出器であ
る。光結合システムは、チップ間の信号伝達が目的であ
るために、光検出器は、微弱な光入力を高速に電気信号
に変換するという前記特性を有すると共に、プロセッサ
・チップの主要部をなす演算部，レジスタ，制御部等の
面積を圧迫しない超小型の並列光検出器である必要があ
る。すなわち現在のプロセッサの入出力ポートの限界を
越える１０００以上の並列光検出器アレーを超小型で作
る必要がある。かつプロセッサにおいて通常使用される
１６ＭＨｚ〜３２ＭＨｚ範囲のクロック・レートで機能
する感度および応答速度を有することが必要である。
理性能をより向上するには、現在の方式のアーキテクチ
ャは多くの困難を有していることはよく知られている。
特に電気信号伝達上の困難性は顕著である。すなわち信
号伝達バスの複雑化、および単一プロセッサ・チップへ
の多量情報の並列入力のためのチップ・パッケージまた
はキャリアの入出力ピン数の限界である。これらの困難
を克服するために、光結合システムの提案がなされてい
る。その中でもプロセッサ・システム内のチップ間を直
接に光結合し、多量の情報を並列に高速転送することが
可能になれば、プロセッサの演算速度は格段に向上す
る。この光結合システムを実現する上に重要な部品が、
微弱な光入力を高速に電気信号に変換する光検出器であ
る。光結合システムは、チップ間の信号伝達が目的であ
るために、光検出器は、微弱な光入力を高速に電気信号
に変換するという前記特性を有すると共に、プロセッサ
・チップの主要部をなす演算部，レジスタ，制御部等の
面積を圧迫しない超小型の並列光検出器である必要があ
る。すなわち現在のプロセッサの入出力ポートの限界を
越える１０００以上の並列光検出器アレーを超小型で作
る必要がある。かつプロセッサにおいて通常使用される
１６ＭＨｚ〜３２ＭＨｚ範囲のクロック・レートで機能
する感度および応答速度を有することが必要である。
【０００４】プロセッサに作り込まれる光検出器は、内
部光電効果を利用した固体素子であり、固体素子はさら
に、光導電効果を利用するものと光起電力効果を利用す
るものとに分けられる。小型化またはアレー化を目的の
１つとする光検出器は、すべて光起電力効果を利用する
方式で、半導体デバイス加工に用うる微細加工技術を駆
使した、小型・高速光検出器が実用化されている。最近
では、同一基板に検出・処理回路を作り込んだＯＥＩＣ
（opto-electronic integrated circuit）の開発が多く
なされている。したがって半導体材料固有の吸収波長
域、すなわち電子励起波長があり、受光する光の波長帯
に応じて最適な材料の選択がなされている。
部光電効果を利用した固体素子であり、固体素子はさら
に、光導電効果を利用するものと光起電力効果を利用す
るものとに分けられる。小型化またはアレー化を目的の
１つとする光検出器は、すべて光起電力効果を利用する
方式で、半導体デバイス加工に用うる微細加工技術を駆
使した、小型・高速光検出器が実用化されている。最近
では、同一基板に検出・処理回路を作り込んだＯＥＩＣ
（opto-electronic integrated circuit）の開発が多く
なされている。したがって半導体材料固有の吸収波長
域、すなわち電子励起波長があり、受光する光の波長帯
に応じて最適な材料の選択がなされている。
【０００５】主として高速応答速度を追及した光検出器
としては、光通信システムの一部品である光検出器があ
る。光通信に使用する波長帯は、信号伝播材であるシリ
カファイバの光伝送損失が最も少ない０．８〜１．５μ
ｍ帯が利用される。短波長帯（０．８μｍ）では、シリ
コンｐｉｎフォトダイオード（Ｓｉ−ｐｉｎＰＤ）とシ
リコンアバランシェフォトダイオード（Ｓｉ−ＡＰＤ）
が使用される。一方、長距離通信に使用される１．３〜
１．５μｍ帯では、Ｇｅ−ｐｉｎＰＤ，Ｇｅ−ＡＰＤ，
ＩｎＧａＡｓ／ＧａＡｓ−ｐｉｎＰＤ，ＩｎＧａＡｓ−
ＡＰＤが使用される。光通信システム用光検出器の応答
速度を支配する要因は、活性層における光励起された電
子および正孔の拡散速度と、絶縁層におけるドリフト速
度である。それぞれの特性は材料によって固有のもので
あり、活性層，絶縁層の層厚みを最適化して高速性を実
現している。光通信システム用光検出器の電気的な特性
を等価回路で考えたとき、浮遊容量から生ずる電子伝導
の遅れが応答速度に与える影響が大きい。信号の遅延と
いう観点よりみると、光検出器の後に設置する増幅器の
等価回路特性も合わせ考える必要がある。光検出器およ
び増幅器の複合抵抗，容量を最適化し、バラツキを少な
くするためにも、ＯＥＩＣ形式の同一基板上に光検出
器，増幅器を作り込む方式が検討されている。
としては、光通信システムの一部品である光検出器があ
る。光通信に使用する波長帯は、信号伝播材であるシリ
カファイバの光伝送損失が最も少ない０．８〜１．５μ
ｍ帯が利用される。短波長帯（０．８μｍ）では、シリ
コンｐｉｎフォトダイオード（Ｓｉ−ｐｉｎＰＤ）とシ
リコンアバランシェフォトダイオード（Ｓｉ−ＡＰＤ）
が使用される。一方、長距離通信に使用される１．３〜
１．５μｍ帯では、Ｇｅ−ｐｉｎＰＤ，Ｇｅ−ＡＰＤ，
ＩｎＧａＡｓ／ＧａＡｓ−ｐｉｎＰＤ，ＩｎＧａＡｓ−
ＡＰＤが使用される。光通信システム用光検出器の応答
速度を支配する要因は、活性層における光励起された電
子および正孔の拡散速度と、絶縁層におけるドリフト速
度である。それぞれの特性は材料によって固有のもので
あり、活性層，絶縁層の層厚みを最適化して高速性を実
現している。光通信システム用光検出器の電気的な特性
を等価回路で考えたとき、浮遊容量から生ずる電子伝導
の遅れが応答速度に与える影響が大きい。信号の遅延と
いう観点よりみると、光検出器の後に設置する増幅器の
等価回路特性も合わせ考える必要がある。光検出器およ
び増幅器の複合抵抗，容量を最適化し、バラツキを少な
くするためにも、ＯＥＩＣ形式の同一基板上に光検出
器，増幅器を作り込む方式が検討されている。
【０００６】光通信システム用光検出器のもう一つの重
要な特性は、高感度化である。長距離のファイバ内を伝
播する光信号は微弱であり、これを正確に受信する必要
がある。すなわち雑音を抑え有効信号強度を相対的に強
くすることである。この対策として超格子構造等の光検
出器を用いることがある。電子・正孔分離層に超格子構
造を配置し、一度励起された電子・正孔対を、これらの
層に導くことによって再結合を防ぎ微弱な光を有効に検
出している。しかし半導体加工技術としては高度なもの
を必要とする。
要な特性は、高感度化である。長距離のファイバ内を伝
播する光信号は微弱であり、これを正確に受信する必要
がある。すなわち雑音を抑え有効信号強度を相対的に強
くすることである。この対策として超格子構造等の光検
出器を用いることがある。電子・正孔分離層に超格子構
造を配置し、一度励起された電子・正孔対を、これらの
層に導くことによって再結合を防ぎ微弱な光を有効に検
出している。しかし半導体加工技術としては高度なもの
を必要とする。
【０００７】光通信システム用の光検出器は、高速応答
（１Ｇｂ／ｓ以上）で高感度が使命であり、使用形態は
基本的に個別素子である。したがって高度な加工により
個別素子を作り、特性を満足するものを選別している。
（１Ｇｂ／ｓ以上）で高感度が使命であり、使用形態は
基本的に個別素子である。したがって高度な加工により
個別素子を作り、特性を満足するものを選別している。
【０００８】一方、ビデオカメラ等に使用される光検出
素子を二次元アレー状に配列した光検出器は、安価で信
頼性のおけるものが要求される。したがって赤外線カメ
ラ用イメージセンサ等の特殊な用途を除いて、光検出素
子の材料は最も完成した技術を適用して加工できるＳｉ
が主体である。光検出素子アレーは数十万から１００万
個の光検出素子よりなり、したがってその加工には安定
な加工技術が要求される。またこの光検出素子の構造
は、単純な光検出素子構造であるＳｉ−ｐｉｎＰＤ構造
が主体である。応答速度も、光通信システム用の光検出
器に比較すると低速でよく、数ＭＨｚまでのものが多
い。ビデオカメラ等に使用される光検出素子は、人間が
知覚しうる光の波長帯、かつ知覚と類似の波長分解強度
を有し、知覚範囲の光強度を正確に再現する。光検出素
子によって検出された光信号は電荷となり、ＣＣＤ（Ｃ
ｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）またはＢ
ＢＤ（Ｂｕｃｋｅｔ Ｂｒｉｇａｄｅ Ｄｅｖｉｃｅ）
により転送され取り出される。この場合、低速伝達のた
めに回路の容量等が障害になることはあまりない。
素子を二次元アレー状に配列した光検出器は、安価で信
頼性のおけるものが要求される。したがって赤外線カメ
ラ用イメージセンサ等の特殊な用途を除いて、光検出素
子の材料は最も完成した技術を適用して加工できるＳｉ
が主体である。光検出素子アレーは数十万から１００万
個の光検出素子よりなり、したがってその加工には安定
な加工技術が要求される。またこの光検出素子の構造
は、単純な光検出素子構造であるＳｉ−ｐｉｎＰＤ構造
が主体である。応答速度も、光通信システム用の光検出
器に比較すると低速でよく、数ＭＨｚまでのものが多
い。ビデオカメラ等に使用される光検出素子は、人間が
知覚しうる光の波長帯、かつ知覚と類似の波長分解強度
を有し、知覚範囲の光強度を正確に再現する。光検出素
子によって検出された光信号は電荷となり、ＣＣＤ（Ｃ
ｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）またはＢ
ＢＤ（Ｂｕｃｋｅｔ Ｂｒｉｇａｄｅ Ｄｅｖｉｃｅ）
により転送され取り出される。この場合、低速伝達のた
めに回路の容量等が障害になることはあまりない。
【０００９】
【発明が解決しようとする課題】さて、前述した光結合
システムに用いるべき光検出器のアレー構造は信号の高
速並列転送を使命とするために、イメージ・センサで用
うるＣＣＤまたはＢＢＤでは不十分である。一方、高速
光信号変換性能においては、光通信で用うるＧｂ／ｓレ
ベルの高速化を実現する必要はなく、より安価に小型ア
レーにすることが重要である。
システムに用いるべき光検出器のアレー構造は信号の高
速並列転送を使命とするために、イメージ・センサで用
うるＣＣＤまたはＢＢＤでは不十分である。一方、高速
光信号変換性能においては、光通信で用うるＧｂ／ｓレ
ベルの高速化を実現する必要はなく、より安価に小型ア
レーにすることが重要である。
【００１０】本発明の目的は、プロセッサ・チップへの
光結合システムに用いる、並列高速転送に適した光検出
器を提供することにある。
光結合システムに用いる、並列高速転送に適した光検出
器を提供することにある。
【００１１】本発明の他の目的は、プロセッサ・チップ
への光結合システムに用いる、微弱な光入力を電気信号
に変換する高感度の光検出器を提供することにある。
への光結合システムに用いる、微弱な光入力を電気信号
に変換する高感度の光検出器を提供することにある。
【００１２】本発明のさらに他の目的は、プロセッサ・
チップ間の光結合システムに用いる、安価に小型アレー
化が可能な光検出器を提供することにある。
チップ間の光結合システムに用いる、安価に小型アレー
化が可能な光検出器を提供することにある。
【００１３】本発明のさらに他の目的は、前記光検出器
に用いられる並列・高速転送に適した光ラッチ回路を提
供することにある。
に用いられる並列・高速転送に適した光ラッチ回路を提
供することにある。
【００１４】本発明のさらに他の目的は、前記光ラッチ
回路を有する光入力セル・エレメントがアレー状に配列
された光入力セルを提供することにある。
回路を有する光入力セル・エレメントがアレー状に配列
された光入力セルを提供することにある。
【００１５】本発明のさらに他の目的は、前記光入力セ
ルを有するプロセッサ・ユニットを提供することにあ
る。
ルを有するプロセッサ・ユニットを提供することにあ
る。
【００１６】
【課題を解決するための手段】以上の目的を達成するた
め、本発明の光検出器は、光検出素子と、この光検出素
子の出力をラッチして増幅する光ラッチ回路とを有し、
前記光ラッチ回路が、第１および第２の動作トランジス
タと、これら動作トランジスタに接続された差動トラン
ジスタ対と、この差動トランジスタ対に接続されたラッ
チスイッチとを有する差動増幅回路と、前記光検出素子
の出力が供給される前記第１の動作トランジスタの第１
の制御電圧を発生する第１の制御電圧発生回路と、前記
第１の制御電圧と所定の大きさ異なる、前記第２の動作
トランジスタの第２の制御電圧を、前記第２の動作トラ
ンジスタの出力を負帰還させることにより発生する第２
の制御電圧発生回路とを備え、前記第１の制御電圧発生
回路は、前記第２の制御電圧発生回路に相補な回路をな
し、前記ラッチスイッチを前記光検出素子への光入力レ
ートに同期させてＯＮ，ＯＦＦし、前記差動増幅回路か
ら、増幅されたディジタル電気信号を出力する。
め、本発明の光検出器は、光検出素子と、この光検出素
子の出力をラッチして増幅する光ラッチ回路とを有し、
前記光ラッチ回路が、第１および第２の動作トランジス
タと、これら動作トランジスタに接続された差動トラン
ジスタ対と、この差動トランジスタ対に接続されたラッ
チスイッチとを有する差動増幅回路と、前記光検出素子
の出力が供給される前記第１の動作トランジスタの第１
の制御電圧を発生する第１の制御電圧発生回路と、前記
第１の制御電圧と所定の大きさ異なる、前記第２の動作
トランジスタの第２の制御電圧を、前記第２の動作トラ
ンジスタの出力を負帰還させることにより発生する第２
の制御電圧発生回路とを備え、前記第１の制御電圧発生
回路は、前記第２の制御電圧発生回路に相補な回路をな
し、前記ラッチスイッチを前記光検出素子への光入力レ
ートに同期させてＯＮ，ＯＦＦし、前記差動増幅回路か
ら、増幅されたディジタル電気信号を出力する。
【００１７】また本発明の光ラッチ回路は、演算部と、
光検出素子を有する光入力部とを備えるプロセッサ・ユ
ニットが二次元アレー状に配列されたプロセッサ・チッ
プの前記光入力部に用いられ、第１および第２の動作ト
ランジスタと、これら動作トランジスタに接続された差
動トランジスタ対と、この差動トランジスタ対に接続さ
れたラッチスイッチとを有する差動増幅回路と、前記光
検出素子の出力が供給される前記第１の動作トランジス
タの第１の制御電圧を発生する第１の制御電圧発生回路
と、前記第１の制御電圧と所定の大きさ異なる、前記第
２の動作トランジスタの第２の制御電圧を、前記第２の
動作トランジスタの出力を負帰還させることにより発生
する第２の制御電圧発生回路とを備え、前記第１の制御
電圧発生回路は、前記第２の制御電圧発生回路に相補な
回路をなし、前記ラッチスイッチを前記光検出素子への
光入力レートに同期させてＯＮ，ＯＦＦし、前記光検出
素子に入力された光入力信号をラッチし増幅して、前記
差動増幅回路からディジタル電気信号として出力する。
光検出素子を有する光入力部とを備えるプロセッサ・ユ
ニットが二次元アレー状に配列されたプロセッサ・チッ
プの前記光入力部に用いられ、第１および第２の動作ト
ランジスタと、これら動作トランジスタに接続された差
動トランジスタ対と、この差動トランジスタ対に接続さ
れたラッチスイッチとを有する差動増幅回路と、前記光
検出素子の出力が供給される前記第１の動作トランジス
タの第１の制御電圧を発生する第１の制御電圧発生回路
と、前記第１の制御電圧と所定の大きさ異なる、前記第
２の動作トランジスタの第２の制御電圧を、前記第２の
動作トランジスタの出力を負帰還させることにより発生
する第２の制御電圧発生回路とを備え、前記第１の制御
電圧発生回路は、前記第２の制御電圧発生回路に相補な
回路をなし、前記ラッチスイッチを前記光検出素子への
光入力レートに同期させてＯＮ，ＯＦＦし、前記光検出
素子に入力された光入力信号をラッチし増幅して、前記
差動増幅回路からディジタル電気信号として出力する。
【００１８】このようにＣＭＯＳを使用する理由は、消
費電力したがって発熱を少なくするためと、高速化を図
るためである。
費電力したがって発熱を少なくするためと、高速化を図
るためである。
【００１９】さらに、自動零復帰負帰還回路のより重要
な特徴は、高感度光ラッチを作り出していることであ
る。すなわち個々の光ラッチ回路にて光入力有無を判定
するしきい値を自身で作り出している。例えば、フォト
ダイオードにより５００フォトンによって作り出される
４ｍＶの中間２ｍＶをしきい値とし、その上下によって
判定するという高感度化を実現している。高感度化を実
現するには、外部電源より加わる高周波雑音をコンデン
サ回路により遮断することも重要である。
な特徴は、高感度光ラッチを作り出していることであ
る。すなわち個々の光ラッチ回路にて光入力有無を判定
するしきい値を自身で作り出している。例えば、フォト
ダイオードにより５００フォトンによって作り出される
４ｍＶの中間２ｍＶをしきい値とし、その上下によって
判定するという高感度化を実現している。高感度化を実
現するには、外部電源より加わる高周波雑音をコンデン
サ回路により遮断することも重要である。
【００２０】さらに本発明のプロセッサ・ユニットは、
上述のような光ラッチ回路を備えている。
上述のような光ラッチ回路を備えている。
【００２１】
【実施例】本発明の一実施例として、１チップ上に６４
個の演算プロセッサ・ユニットを有し、各プロセッサに
６４ビットの光信号を並列に入力する場合の光入力セル
について説明する。この場合、１チップ上に合計４０９
６ビットの並列光入力が行われる。
個の演算プロセッサ・ユニットを有し、各プロセッサに
６４ビットの光信号を並列に入力する場合の光入力セル
について説明する。この場合、１チップ上に合計４０９
６ビットの並列光入力が行われる。
【００２２】図１は、プロセッサ・チップ１０の一例を
示す部分平面図である。プロセッサ・チップは、６４個
のプロセッサ・ユニット１２を有し、各プロセッサ・ユ
ニットには、演算部１６と光入力セルである光入力部１
４とが作り込まれている。
示す部分平面図である。プロセッサ・チップは、６４個
のプロセッサ・ユニット１２を有し、各プロセッサ・ユ
ニットには、演算部１６と光入力セルである光入力部１
４とが作り込まれている。
【００２３】光入力セル１４は、６４個の光入力セル・
エレメントより構成されている。図１の場合、光入力セ
ル１４は図示のように互いに上下に隣接し直線状に配置
されている。図２は、プロセッサ・チップ２０の他の例
を示す部分平面図であり、各プロセッサ・ユニット２２
には、演算部２６と光入力セルである光入力部２４とが
作り込まれている。各プロセッサ・ユニット２２の光入
力セル２４は、図示のように４個の隣接するプロセッサ
・ユニットにおいて互いに隣接するように配置されてい
る。
エレメントより構成されている。図１の場合、光入力セ
ル１４は図示のように互いに上下に隣接し直線状に配置
されている。図２は、プロセッサ・チップ２０の他の例
を示す部分平面図であり、各プロセッサ・ユニット２２
には、演算部２６と光入力セルである光入力部２４とが
作り込まれている。各プロセッサ・ユニット２２の光入
力セル２４は、図示のように４個の隣接するプロセッサ
・ユニットにおいて互いに隣接するように配置されてい
る。
【００２４】図１および図２のプロセッサ・チップとも
に、演算部１６，２６の面積を十分に確保するために、
光入力セル・エレメントの大きさは略１００μｍ角とす
る。
に、演算部１６，２６の面積を十分に確保するために、
光入力セル・エレメントの大きさは略１００μｍ角とす
る。
【００２５】図３は、光入力セルの部分平面図である。
この光入力セルは、外径寸法が約１００μｍ×１００μ
ｍの６４個の光入力セル・エレメント２７よりなり、光
入力セル・エレメントの中央部には光検出素子２８を有
している。光検出素子２８の周辺部には、光ラッチ回路
が設けられている。この光入力セルには、２５ＭＨｚの
レートで光が入力され、光入力セルからは、６４ビット
の制御信号およびデータ信号が並列に取り出される。
この光入力セルは、外径寸法が約１００μｍ×１００μ
ｍの６４個の光入力セル・エレメント２７よりなり、光
入力セル・エレメントの中央部には光検出素子２８を有
している。光検出素子２８の周辺部には、光ラッチ回路
が設けられている。この光入力セルには、２５ＭＨｚの
レートで光が入力され、光入力セルからは、６４ビット
の制御信号およびデータ信号が並列に取り出される。
【００２６】光検出素子２８は、フォトダイオードであ
り、例えば５００フォトンで４ｍＶの起電力を発生す
る。このフォトダイオードは、プロセッサ・チップの基
板材料がＳｉである場合には、Ｓｉ−ｐｉｎＰＤに、ま
た、プロセッサ・チップの基板材料が化合物半導体の場
合には、化合物半導体材料を基本にするダイオードにす
ることができる。
り、例えば５００フォトンで４ｍＶの起電力を発生す
る。このフォトダイオードは、プロセッサ・チップの基
板材料がＳｉである場合には、Ｓｉ−ｐｉｎＰＤに、ま
た、プロセッサ・チップの基板材料が化合物半導体の場
合には、化合物半導体材料を基本にするダイオードにす
ることができる。
【００２７】図４は、光入力セル・エレメントを構成す
る光ラッチ回路の回路図である。光ラッチ回路は、フォ
トダイオードの発生する起電力を２５ＭＨｚのクロック
レートでラッチし増幅して、プロセッサ・ユニットの演
算部の入力ゲートへ転送する回路である。
る光ラッチ回路の回路図である。光ラッチ回路は、フォ
トダイオードの発生する起電力を２５ＭＨｚのクロック
レートでラッチし増幅して、プロセッサ・ユニットの演
算部の入力ゲートへ転送する回路である。
【００２８】図４の回路を説明する前に、単純な構造の
光ラッチ回路について説明する。図５に、この単純な構
造の光ラッチ回路を示す。プロセッサ・チップ上のすべ
ての光ラッチ回路の電気的特性を均一に加工可能であ
り、したがってプロセッサ・チップ内のすべての光ラッ
チ回路のスイッチングのしきい値を、許容範囲内に入れ
ることができれば、図５のような単純な光ラッチ回路に
て十分に光入力を検出できる。
光ラッチ回路について説明する。図５に、この単純な構
造の光ラッチ回路を示す。プロセッサ・チップ上のすべ
ての光ラッチ回路の電気的特性を均一に加工可能であ
り、したがってプロセッサ・チップ内のすべての光ラッ
チ回路のスイッチングのしきい値を、許容範囲内に入れ
ることができれば、図５のような単純な光ラッチ回路に
て十分に光入力を検出できる。
【００２９】この光ラッチ回路は、ＰＭＯＳトランジス
タ３０，３２と、読出し用ＮＭＯＳトランジスタ３４，
３６と、プリチャージ用ＮＭＯＳトランジスタ３８，４
０，４２，４４とから構成されている。フォトダイオー
ド４６は、ＰＭＯＳトランジスタ３０，３２のいずれの
側に設けても良いが、図５の例では、ＰＭＯＳトランジ
スタ３０側に設けられている。
タ３０，３２と、読出し用ＮＭＯＳトランジスタ３４，
３６と、プリチャージ用ＮＭＯＳトランジスタ３８，４
０，４２，４４とから構成されている。フォトダイオー
ド４６は、ＰＭＯＳトランジスタ３０，３２のいずれの
側に設けても良いが、図５の例では、ＰＭＯＳトランジ
スタ３０側に設けられている。
【００３０】このような構成の光ラッチ回路では、フォ
トダイオード４６への光入力によって発生する起電力に
より、ＰＭＯＳトランジスタ３２のゲートを制御し、Ｌ
ＡＴＣＨ電源に加えられる電圧を、読出し用トランジス
タ３６のゲーティングによって、出力端子４８から出力
することにより、光入力の有無が読み出される。信号Ｐ
ＲＥＣＨＡＲＧＥをＨｉｇｈにすることによって、光ラ
ッチ回路において蓄積された電荷はすべて排出され初期
状態にもどる。以上のことを、２５ＭＨｚのレートで光
入力される毎に繰り返す。
トダイオード４６への光入力によって発生する起電力に
より、ＰＭＯＳトランジスタ３２のゲートを制御し、Ｌ
ＡＴＣＨ電源に加えられる電圧を、読出し用トランジス
タ３６のゲーティングによって、出力端子４８から出力
することにより、光入力の有無が読み出される。信号Ｐ
ＲＥＣＨＡＲＧＥをＨｉｇｈにすることによって、光ラ
ッチ回路において蓄積された電荷はすべて排出され初期
状態にもどる。以上のことを、２５ＭＨｚのレートで光
入力される毎に繰り返す。
【００３１】プロセッサ・チップ上のすべての光ラッチ
回路の電気特性を均一に加工することはできず、光ラッ
チ回路の電気特性にバラツキがあることは避けえない。
例えば、光入力セル内の多数の光ラッチ回路のいずれか
１個のスイッチングのしきい値が許容範囲をはずれてい
ると、プロセッサ・アレー中の１つのプロセッサ・ユニ
ットが機能しないことになる。すなわち、このプロセッ
サ・アレーは不良品である。このような不良品を選別す
ることも可能であるが、多数のマスクを使用して加工さ
れたプロセッサ・チップを廃却することは全体のコスト
・アップをもたらす。
回路の電気特性を均一に加工することはできず、光ラッ
チ回路の電気特性にバラツキがあることは避けえない。
例えば、光入力セル内の多数の光ラッチ回路のいずれか
１個のスイッチングのしきい値が許容範囲をはずれてい
ると、プロセッサ・アレー中の１つのプロセッサ・ユニ
ットが機能しないことになる。すなわち、このプロセッ
サ・アレーは不良品である。このような不良品を選別す
ることも可能であるが、多数のマスクを使用して加工さ
れたプロセッサ・チップを廃却することは全体のコスト
・アップをもたらす。
【００３２】このような問題に対処するために、図４の
光ラッチ回路は、しきい値にバラツキがあっても、自身
で電気的特性に合ったしきい値を作り出して、光入力の
検出を正常に行うことができるように構成されている。
光ラッチ回路は、しきい値にバラツキがあっても、自身
で電気的特性に合ったしきい値を作り出して、光入力の
検出を正常に行うことができるように構成されている。
【００３３】図４の光ラッチ回路の構成をさらに詳細に
説明する。この光ラッチ回路は、差動増幅回路５０と、
光出力安定化回路６０と、自動零復帰負帰還回路７０と
を備えている。作動フォトダイオード８０は、光出力安
定化回路６０内に含めて図示しており、不作動または光
学的にマスクされたフォトダイオード７７は、自動零復
帰負帰還回路７０内に含めて図示してある。
説明する。この光ラッチ回路は、差動増幅回路５０と、
光出力安定化回路６０と、自動零復帰負帰還回路７０と
を備えている。作動フォトダイオード８０は、光出力安
定化回路６０内に含めて図示しており、不作動または光
学的にマスクされたフォトダイオード７７は、自動零復
帰負帰還回路７０内に含めて図示してある。
【００３４】差動増幅回路５０は、ＰＭＯＳトランジス
タ５１とＮＭＯＳトランジスタ５２とよりなるＣＭＯＳ
と、ＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ
５４とよりなるＣＭＯＳと、各ＣＭＯＳ内のＡ，Ｂ点に
接続されたインバータ５５，５６と、ＮＭＯＳトランジ
スタよりなるラッチスイッチ５７とにより構成されてい
る。トランジスタ５２，５４は、差動トランジスタ対を
構成し、トランジスタ５４のゲートはトランジスタのド
レイン（Ａ点）に接続され、トランジスタ５２のゲート
はトランジスタ５４のドレイン（Ｂ点）に接続されてい
る。この差動増幅回路では、ラッチスイッチ５７を制御
クロックに同期させてＯＮし、トランジスタ５１，５３
のゲートの電圧の差を増幅してインバータ５５より出力
する。
タ５１とＮＭＯＳトランジスタ５２とよりなるＣＭＯＳ
と、ＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ
５４とよりなるＣＭＯＳと、各ＣＭＯＳ内のＡ，Ｂ点に
接続されたインバータ５５，５６と、ＮＭＯＳトランジ
スタよりなるラッチスイッチ５７とにより構成されてい
る。トランジスタ５２，５４は、差動トランジスタ対を
構成し、トランジスタ５４のゲートはトランジスタのド
レイン（Ａ点）に接続され、トランジスタ５２のゲート
はトランジスタ５４のドレイン（Ｂ点）に接続されてい
る。この差動増幅回路では、ラッチスイッチ５７を制御
クロックに同期させてＯＮし、トランジスタ５１，５３
のゲートの電圧の差を増幅してインバータ５５より出力
する。
【００３５】自動零復帰負帰還回路７０は、差動増幅回
路５０のＢ点における最小，最大電圧の中間値電圧すな
わち平均化した電圧を自動的に作り出し、差動増幅回路
５０の動作トランジスタ５３の制御電圧に負帰還させる
回路であり、インバータ７１，伝送ゲート７２，コンデ
ンサ７３，伝送ゲート７４，コンデンサ７５，ＰＭＯＳ
トランジスタよりなるスイッチ７６，フォトダイオード
７７とから構成されている。フォトダイオード７７は、
光学的にマスクされている、すなわち光入力を受けな
い。このフォトダイオード７７は、自動零復帰負帰還回
路７０を光出力安定化回路６０に整合させるために設け
られている。コンデンサ７３は、前記中間値電圧を発生
させるためのものである。またコンデンサ７５には、オ
フセット用のコンデンサ７８が接続される。このコンデ
ンサは、前記中間値電圧にマイナスのオフセット値を与
えるためのものである。中間値からオフセット値を引い
た値が、この光ラッチ回路７０のしきい値となる。
路５０のＢ点における最小，最大電圧の中間値電圧すな
わち平均化した電圧を自動的に作り出し、差動増幅回路
５０の動作トランジスタ５３の制御電圧に負帰還させる
回路であり、インバータ７１，伝送ゲート７２，コンデ
ンサ７３，伝送ゲート７４，コンデンサ７５，ＰＭＯＳ
トランジスタよりなるスイッチ７６，フォトダイオード
７７とから構成されている。フォトダイオード７７は、
光学的にマスクされている、すなわち光入力を受けな
い。このフォトダイオード７７は、自動零復帰負帰還回
路７０を光出力安定化回路６０に整合させるために設け
られている。コンデンサ７３は、前記中間値電圧を発生
させるためのものである。またコンデンサ７５には、オ
フセット用のコンデンサ７８が接続される。このコンデ
ンサは、前記中間値電圧にマイナスのオフセット値を与
えるためのものである。中間値からオフセット値を引い
た値が、この光ラッチ回路７０のしきい値となる。
【００３６】光出力安定化回路６０は、自動零復帰負帰
還回路７０に相補な回路であり、安定化された制御電圧
を、差動増幅回路５０の動作トランジスタ５１に与え
る。すなわち、光出力安定化回路６０と自動零復帰負帰
還回路７０とは、整合構造において整合した要素を有し
ている。このことは、フォトダイオード８０に光入力信
号を示す光パルスが入力されたときに、トランジスタ５
１のゲートに発生する電圧により、前記しきい値を確実
に越えるようにする。
還回路７０に相補な回路であり、安定化された制御電圧
を、差動増幅回路５０の動作トランジスタ５１に与え
る。すなわち、光出力安定化回路６０と自動零復帰負帰
還回路７０とは、整合構造において整合した要素を有し
ている。このことは、フォトダイオード８０に光入力信
号を示す光パルスが入力されたときに、トランジスタ５
１のゲートに発生する電圧により、前記しきい値を確実
に越えるようにする。
【００３７】この光出力安定化回路６０は、伝送ゲート
６１，コンデンサ６２，伝送ゲート６３，コンデンサ６
４，ＰＭＯＳトランジスタよりなるスイッチ６５とから
構成されている。フォトダイオード８０は、電源ＶDDと
差動増幅回路５０の動作トランジスタ５１のゲートとの
間に接続されている。光出力安定化回路６０に供給され
る電圧ＶREF は、電圧ＶDDの半分、すなわちＢ点での最
大電圧と最小電圧の中間値電圧に相当する電圧ＶDD／２
である。
６１，コンデンサ６２，伝送ゲート６３，コンデンサ６
４，ＰＭＯＳトランジスタよりなるスイッチ６５とから
構成されている。フォトダイオード８０は、電源ＶDDと
差動増幅回路５０の動作トランジスタ５１のゲートとの
間に接続されている。光出力安定化回路６０に供給され
る電圧ＶREF は、電圧ＶDDの半分、すなわちＢ点での最
大電圧と最小電圧の中間値電圧に相当する電圧ＶDD／２
である。
【００３８】以上の構成の光ラッチ回路が作り込まれて
いるプロセッサ・チップの基板材料はＳｉであり、フォ
トダイオード８０はＳｉ−ｐｉｎＰＤであるとする。Ｓ
ｉ−ｐｉｎＰＤは、内部容量１０ｆＦで、浮遊容量によ
る応答遅れを生じない範囲のものである。起電力は、５
００フォトンの光束にて４ｍＶである（７８０ｎｍ波長
の光を、２５ＭＨｚのビットレートで入力する場合）。
いるプロセッサ・チップの基板材料はＳｉであり、フォ
トダイオード８０はＳｉ−ｐｉｎＰＤであるとする。Ｓ
ｉ−ｐｉｎＰＤは、内部容量１０ｆＦで、浮遊容量によ
る応答遅れを生じない範囲のものである。起電力は、５
００フォトンの光束にて４ｍＶである（７８０ｎｍ波長
の光を、２５ＭＨｚのビットレートで入力する場合）。
【００３９】フォトダイオード８０の出力電圧を、安定
な量として取り出すために、フォトダイオード８０によ
り発生される電圧、すなわち動作トランジスタ５１のゲ
ートに加わる制御電圧は、光入力のない時には動作トラ
ンジスタ５３の制御電圧より低く、光入力のある時には
動作トランジスタ５３の制御電圧より高くなるように、
コンデンサ７８に加えられるオフセット電圧を、フォト
ダイオード８０の出力（＋４ｍＶ）の１／２にとる。す
なわち、オフセット電圧を２ｍＶにする。したがって、
差動増幅回路５０の動作トランジスタ５３のゲート制御
電圧が、この光ラッチ回路のスイッチングしきい値とな
っている。
な量として取り出すために、フォトダイオード８０によ
り発生される電圧、すなわち動作トランジスタ５１のゲ
ートに加わる制御電圧は、光入力のない時には動作トラ
ンジスタ５３の制御電圧より低く、光入力のある時には
動作トランジスタ５３の制御電圧より高くなるように、
コンデンサ７８に加えられるオフセット電圧を、フォト
ダイオード８０の出力（＋４ｍＶ）の１／２にとる。す
なわち、オフセット電圧を２ｍＶにする。したがって、
差動増幅回路５０の動作トランジスタ５３のゲート制御
電圧が、この光ラッチ回路のスイッチングしきい値とな
っている。
【００４０】次に、図４の光ラッチ回路の動作を、図６
の各部電圧波形図と、図７の光入力および制御信号タイ
ミング図とを参照しながら説明する。
の各部電圧波形図と、図７の光入力および制御信号タイ
ミング図とを参照しながら説明する。
【００４１】この光ラッチ回路の基本的動作は、フォト
ダイオード８０への光入力信号を、２５ＭＨｚのクロッ
クレートでディジタル電気信号に変換して、差動増幅回
路５０のインバータ５５から出力することである。フォ
トダイオード８０へ光入力がある場合には、インバータ
５５の出力はＨｉｇｈであり、フォトダイオード８０へ
の光入力がない場合にはインバータ５５の出力はＬｏｗ
である。
ダイオード８０への光入力信号を、２５ＭＨｚのクロッ
クレートでディジタル電気信号に変換して、差動増幅回
路５０のインバータ５５から出力することである。フォ
トダイオード８０へ光入力がある場合には、インバータ
５５の出力はＨｉｇｈであり、フォトダイオード８０へ
の光入力がない場合にはインバータ５５の出力はＬｏｗ
である。
【００４２】以下、動作を詳細に説明する。図７の光入
力波形に示すように、光入力が、２５ＭＨｚの入力レー
トで“有”，“有”，“無”と変化しているものとす
る。光出力安定化回路６０では、図７の制御信号ａによ
って伝送ゲート６１がＯＮし、コンデンサ６２を充電す
る。制御信号ａとＯＮのタイミングが重ならない制御信
号ｃによって伝送ゲート６３をＯＮし、コンデンサ６２
に蓄積された電荷をコンデンサ６４に移動させる。この
とき外部電源ＶREF （ＶDD／２）の高周波変動（図６波
形Ｆ参照）は、コンデンサ６２，６４によって平滑化さ
れる（図６波形Ｇ参照）。このように、コンデンサ６
２，６４は高周波雑音を除去するローパスフィルタの働
きをする。トランジスタ６５は制御信号ｃによりＯＮと
なり、差動増幅回路５０のトランジスタ５１のベースに
はＶDD／２の制御電圧が供給される。
力波形に示すように、光入力が、２５ＭＨｚの入力レー
トで“有”，“有”，“無”と変化しているものとす
る。光出力安定化回路６０では、図７の制御信号ａによ
って伝送ゲート６１がＯＮし、コンデンサ６２を充電す
る。制御信号ａとＯＮのタイミングが重ならない制御信
号ｃによって伝送ゲート６３をＯＮし、コンデンサ６２
に蓄積された電荷をコンデンサ６４に移動させる。この
とき外部電源ＶREF （ＶDD／２）の高周波変動（図６波
形Ｆ参照）は、コンデンサ６２，６４によって平滑化さ
れる（図６波形Ｇ参照）。このように、コンデンサ６
２，６４は高周波雑音を除去するローパスフィルタの働
きをする。トランジスタ６５は制御信号ｃによりＯＮと
なり、差動増幅回路５０のトランジスタ５１のベースに
はＶDD／２の制御電圧が供給される。
【００４３】自動零復帰負帰還回路７０の伝送ゲート７
２は、光入力がない場合に発生するようにタイミングが
とられる自動零復帰サイクル中に、制御信号ａの立上り
エッジのタイミングで立上るパルスｂ（図７）によって
パルス状にＯＮされ、続いて制御信号ｃ（図７）によっ
て伝送ゲート７４がＯＮされ、コンデンサ７３により差
動増幅回路５０のＢ点に発生する電圧（図６波形Ｂ）の
平均化を行う。
２は、光入力がない場合に発生するようにタイミングが
とられる自動零復帰サイクル中に、制御信号ａの立上り
エッジのタイミングで立上るパルスｂ（図７）によって
パルス状にＯＮされ、続いて制御信号ｃ（図７）によっ
て伝送ゲート７４がＯＮされ、コンデンサ７３により差
動増幅回路５０のＢ点に発生する電圧（図６波形Ｂ）の
平均化を行う。
【００４４】Ｂ点の最大電圧はＶDD、最小電圧は０であ
るから、自動零復帰サイクル中のラッチ回路のＨｉｇｈ
またはＬｏｗ状態のいずれかの統計的可能性が１／２の
ときは、平均化された電圧はＤVV／２である。この負帰
還ループの故に、点Ｄ２の平均化電圧は、ラッチ回路の
有効入力オフセットを補償する量だけ、ＶDD／２からオ
フセットされている。これは、点Ｄ１および点Ｄ２で同
一状態が存在するときに（すなわち、光入力がないと
き）、デバイスしきい値が不整合であり、および／また
は、ラッチ回路の容量不平衡による。この平均化電圧
は、点Ｅに供給される（図６波形Ｅ）。さらに、Ｅ点に
は、オフセット用コンデンサ７８により＋２ｍＶのオフ
セット電圧が加えられている。トランジスタ７６は制御
信号ｃ（図７）によりＯＮとなり、差動増幅回路５０の
トランジスタ５３のゲートにはＶDD／２＋２ｍＶの制御
電圧が供給される。
るから、自動零復帰サイクル中のラッチ回路のＨｉｇｈ
またはＬｏｗ状態のいずれかの統計的可能性が１／２の
ときは、平均化された電圧はＤVV／２である。この負帰
還ループの故に、点Ｄ２の平均化電圧は、ラッチ回路の
有効入力オフセットを補償する量だけ、ＶDD／２からオ
フセットされている。これは、点Ｄ１および点Ｄ２で同
一状態が存在するときに（すなわち、光入力がないと
き）、デバイスしきい値が不整合であり、および／また
は、ラッチ回路の容量不平衡による。この平均化電圧
は、点Ｅに供給される（図６波形Ｅ）。さらに、Ｅ点に
は、オフセット用コンデンサ７８により＋２ｍＶのオフ
セット電圧が加えられている。トランジスタ７６は制御
信号ｃ（図７）によりＯＮとなり、差動増幅回路５０の
トランジスタ５３のゲートにはＶDD／２＋２ｍＶの制御
電圧が供給される。
【００４５】差動増幅回路５０のトランジスタ５１のゲ
ートに制御電圧ＶDD／２が、トランジスタ５３のゲート
に制御電圧ＶDD／２＋２ｍＶが供給されている状態で
は、トランジスタ５１，５３は共にＯＮの状態にある。
この状態ではＡ点，Ｂ点共に電源電圧ＶDDと同じ電圧に
保持されている（図６波形Ａ，Ｂ）。
ートに制御電圧ＶDD／２が、トランジスタ５３のゲート
に制御電圧ＶDD／２＋２ｍＶが供給されている状態で
は、トランジスタ５１，５３は共にＯＮの状態にある。
この状態ではＡ点，Ｂ点共に電源電圧ＶDDと同じ電圧に
保持されている（図６波形Ａ，Ｂ）。
【００４６】フォトダイオード８０への光入力の立下り
エッジに立下りエッジが一致するラッチパルスＬＡＴＣ
Ｈでラッチスイッチ５７をＯＮにすると、点Ｃの電圧
（図６波形Ｃ）は、ＶDD−Ｎチャンネルしきい値電圧
（ＶTN）から、ほぼ大地電位におち、動作トランジスタ
５１，５３のゲートに加えられる電圧差が増幅され、点
Ａと点Ｂ間に発生する。
エッジに立下りエッジが一致するラッチパルスＬＡＴＣ
Ｈでラッチスイッチ５７をＯＮにすると、点Ｃの電圧
（図６波形Ｃ）は、ＶDD−Ｎチャンネルしきい値電圧
（ＶTN）から、ほぼ大地電位におち、動作トランジスタ
５１，５３のゲートに加えられる電圧差が増幅され、点
Ａと点Ｂ間に発生する。
【００４７】すなわち光入力がある場合は、フォトダイ
オード８０に×４ｍＶの起電力が発生している。点Ｄ１
の電圧はＶDD／２＋４ｍＶとなり（図６波形Ｄ１）、ト
ランジスタ５１のゲート電圧はトランジスタ５３のゲー
ト電圧より２ｍＶ高くなる。この状態のとき、クロック
に同期したラッチスイッチ５７をＯＮにすると、動作ト
ランジスタ５１，５３のそれぞれのゲート電圧により制
御されたドレイン電流（電圧）が差動トランジスタ５
２，５４により増幅され、Ａ点はＬｏｗ（電圧０）とな
り、Ｂ点はＨｉｇｈ（電圧ＶDD）となる。したがってイ
ンバータ５５を介した出力はＨｉｇｈとなり、演算部の
入力ゲートにＨ信号が転送される。
オード８０に×４ｍＶの起電力が発生している。点Ｄ１
の電圧はＶDD／２＋４ｍＶとなり（図６波形Ｄ１）、ト
ランジスタ５１のゲート電圧はトランジスタ５３のゲー
ト電圧より２ｍＶ高くなる。この状態のとき、クロック
に同期したラッチスイッチ５７をＯＮにすると、動作ト
ランジスタ５１，５３のそれぞれのゲート電圧により制
御されたドレイン電流（電圧）が差動トランジスタ５
２，５４により増幅され、Ａ点はＬｏｗ（電圧０）とな
り、Ｂ点はＨｉｇｈ（電圧ＶDD）となる。したがってイ
ンバータ５５を介した出力はＨｉｇｈとなり、演算部の
入力ゲートにＨ信号が転送される。
【００４８】反対に光入力がない場合は、動作トランジ
スタ５３の制御電圧は動作トランジスタ５１の制御電圧
より２ｍＶ高く、ラッチスイッチ５７のＯＮによって増
幅され、Ａ点がＨｉｇｈ（電圧ＶDD）となり、Ｂ点はＬ
ｏｗ（電圧０）となる。したがってインバータ５５の出
力はＬｏｗとなり、演算部入力ゲートにＬｏｗ信号が伝
達される。以上のことが、２５ＭＨｚのレートで光入力
される毎に繰り返される。
スタ５３の制御電圧は動作トランジスタ５１の制御電圧
より２ｍＶ高く、ラッチスイッチ５７のＯＮによって増
幅され、Ａ点がＨｉｇｈ（電圧ＶDD）となり、Ｂ点はＬ
ｏｗ（電圧０）となる。したがってインバータ５５の出
力はＬｏｗとなり、演算部入力ゲートにＬｏｗ信号が伝
達される。以上のことが、２５ＭＨｚのレートで光入力
される毎に繰り返される。
【図１】プロセッサ・チップの一例を示す部分平面図で
ある。
ある。
【図２】プロセッサ・チップの他の例を示す部分平面図
である。
である。
【図３】光入力セルの部分平面図である。
【図４】本発明の一実施例である光入力セルの回路図で
ある。
ある。
【図５】単純な構造の光ラッチ回路の回路図である。
【図６】図４の各部における電圧波形図である。
【図７】光入力および制御信号タイミング図である。
１０，２０ プロセッサ・チップ １２ プロセッサ・ユニット １４，２４ 光入力部 １６，２６ 演算部 ４６ フォトダイオード ５０ 差動増幅回路 ６０ 光出力安定化回路 ７０ 自動零復帰負帰還回路
Claims (7)
- 【請求項１】光検出素子の出力信号をラッチして増幅す
る光検出器であって、 第１および第２の動作トランジスタと、これら第１およ
び第２の動作トランジスタに接続された差動トランジス
タ対と、この差動トランジスタ対に接続されたラッチス
イッチとを有し、前記第２の動作トランジスタは、負帰
還信号が供給される出力端子を有する、差動増幅回路
と、 前記光検出素子の出力信号が供給される前記第１の動作
トランジスタの第１の制御電圧を発生する第１の制御電
圧発生回路と、 前記第１の制御電圧と所定の大きさ異なる、前記第２の
動作トランジスタの第２の制御電圧を、前記第２の動作
トランジスタの出力端子から負帰還させることにより発
生する第２の制御電圧発生回路とを備え、 前記第１の制御電圧発生回路は、前記第２の制御電圧発
生回路に相補な回路をなし、 前記ラッチスイッチを前記光検出素子へ供給される光入
力信号に同期させてＯＮ，ＯＦＦして電気信号を発生
し、前記差動増幅回路から、増幅されたディジタル電気
信号を出力する、 光検出器。 - 【請求項２】請求項１記載の光検出器であって、 前記第２の制御電圧発生回路は、前記第２の動作トラン
ジスタの出力端子よりそれぞれ負帰還される最大電圧と
最小電圧の間の中間値電圧を生成し、この中間値電圧に
オフセット電圧を加え前記第２の制御電圧を発生する、
光検出器。 - 【請求項３】複数のプロセッサ・ユニットを有するプロ
セッサ・チップの光入力部に用いられる光入力セルであ
って、前記各プロセッサ・ユニットは、演算部を有し、
前記光入力部は、２次元アレー状に配列された光入力セ
ル・エレメントのアレーを有し、前記光入力セル・エレ
メントは、 光検出素子と、 第１および第２の動作トランジスタと、これら第１およ
び第２の動作トランジスタに接続された差動トランジス
タ対と、この差動トランジスタ対に接続されたラッチス
イッチとを有し、前記第２の動作トランジスタは、負帰
還信号が供給される出力端子を有する、差動増幅回路
と、 前記光検出素子の出力信号が供給される前記第１の動作
トランジスタの第１の制御電圧を発生する第１の制御電
圧発生回路と、 前記第１の制御電圧と所定の大きさ異なる、前記第２の
動作トランジスタの第２の制御電圧を、前記第２の動作
トランジスタの出力端子から負帰還させることにより発
生する第２の制御電圧発生回路とを備え、 前記第１の制御電圧発生回路は、前記第２の制御電圧発
生回路に相補な回路をなし、 前記ラッチスイッチを、前記プロセッサ・ユニット内の
制御クロック信号に同期させてＯＮ，ＯＦＦし、 光入力信号を前記光検出素子に入力して電気信号を発生
し、この電気信号をラッチおよび増幅して、前記差動増
幅回路からディジタル電気信号を出力し、このディジタ
ル電気信号を、前記演算部の入力ゲートに供給する、 光入力セル。 - 【請求項４】請求項３記載の光入力セルであって、 前記第２の制御電圧発生回路は、前記第２の動作トラン
ジスタの出力端子よりそれぞれ負帰還される最大電圧と
最小電圧の間の中間値電圧を生成し、この中間値電圧に
オフセット電圧を加え前記第２の制御電圧を発生する、
光入力セル。 - 【請求項５】複数のプロセッサ・ユニットを有するプロ
セッサ・チップの光入力部に用いられる光ラッチ回路で
あって、前記各プロセッサ・ユニットは、演算部を有
し、前記光入力部は、マトリックス状に配列された前記
光ラッチ回路のアレーを有し、 光検出素子と、 第１のＣＭＯＳ回路と、第２のＣＭＯＳ回路と、前記第
１のＣＭＯＳ回路および前記第２のＣＭＯＳ回路に接続
されたＮＭＯＳラッチスイッチとを有する差動増幅回路
と、 前記光検出素子によって発生される電圧が供給される前
記第１ＣＭＯＳ回路に含まれるＰＭＯＳトランジスタの
制御ゲートに第１の制御電圧を発生する光出力安定化回
路と、 前記第２のＣＭＯＳ回路に含まれるＰＭＯＳトランジス
タの制御ゲートに、前記第１の制御電圧と所定の大きさ
異なる第２の制御電圧を、前記第２のＣＭＯＳ回路に含
まれる前記ＰＭＯＳトランジスタの出力端子に結合され
た負帰還回路によって発生させる自動零復帰負帰還回路
とを備え、 前記光出力安定化回路は、前記自動零復帰負帰還回路に
相補な回路をなし、 前記ラッチスイッチを、前記プロセッサ・ユニットによ
って与えられる制御クロック信号に同期させてＯＮ，Ｏ
ＦＦし、 光入力信号が前記光検出素子に入力されると、光入力信
号をラッチし増幅して、前記差動増幅回路の出力端子に
ディジタル電気信号を発生する、 光ラッチ回路。 - 【請求項６】請求項５記載の光ラッチ回路であって、 前記自動零復帰負帰還回路は、前記第２のＣＭＯＳ回路
に含まれる前記ＰＭＯＳトランジスタの出力端子からそ
れぞれ負帰還される最大電圧と最小電圧の間の中間値電
圧を発生し、この中間値電圧にオフセット電圧を加え、
前記第２の制御電圧を発生する、光ラッチ回路。 - 【請求項７】複数の光入力セル・エレメントが２次元ア
レー状に配列されてなる光入力セルであって、前記光入
力セル・エレメントは、 光検出素子と、 第１のＣＭＯＳ回路と、第２のＣＭＯＳ回路と、前記第
１のＣＭＯＳ回路および前記第２のＣＭＯＳ回路に接続
されたＮＭＯＳラッチスイッチとを有する差動増幅回路
と、 前記光検出素子によって発生される電圧が供給される前
記第１ＣＭＯＳ回路に含まれるＰＭＯＳトランジスタの
制御ゲートに第１の制御電圧を発生する光出力安定化回
路と、 前記第２のＣＭＯＳ回路に含まれるＰＭＯＳトランジス
タの制御ゲートに、前記第１の制御電圧と所定の大きさ
異なる第２の制御電圧を、前記第２のＣＭＯＳ回路に含
まれる前記ＰＭＯＳトランジスタの出力端子に結合され
た負帰還回路によって発生させる自動零復帰負帰還回路
とを備え、 前記光出力安定化回路は、前記自動零復帰負帰還回路に
相補な回路をなす、 光入力セル。
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