JPH06162066A - Storage control system - Google Patents

Storage control system

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JPH06162066A
JPH06162066A JP31460592A JP31460592A JPH06162066A JP H06162066 A JPH06162066 A JP H06162066A JP 31460592 A JP31460592 A JP 31460592A JP 31460592 A JP31460592 A JP 31460592A JP H06162066 A JPH06162066 A JP H06162066A
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fetch data
fetch
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茂子 橋本
Tadaaki Isobe
忠章 磯部
Katsuyoshi Kitai
克佳 北井
Osamu Ishihara
修 石原
Hiroharu Nunokawa
弘治 布川
Nagamichi Higuchi
修通 樋口
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Hitachi Microcomputer System Ltd
Hitachi Ltd
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Hitachi Ltd
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Abstract

PURPOSE:To provide the storage control system of a computer system which can reduce a competition of a request accessed to a single storage unit from plural access request origins. CONSTITUTION:The system is provide with a store data work register 213 for holding each of them in order to collect store data and a store mark of an access request generated at a different time, a fetch data work register for holding fetch data to the access request generated at a different time, and a fetch data distributing information buffer 27 for holding information for showing a fetch data store place. Accordingly, in a vector processor for executing an element parallel processing, in plural access requests accessed to the same storage unit generated at the same time or at a different time from plural access request origins, especially in the case the generation time is apart, those access requests can be collected to a single access request, and an access request competition to the same storage unit is reduced.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、記憶制御方式に関し、
特に要素並列処理を行うベクトル処理装置において、複
数のアクセス要求元から1つの記憶単位にアクセスした
要求の競合を軽減させることができる計算機システムの
記憶制御方式に関するものである。
BACKGROUND OF THE INVENTION The present invention relates to a storage control system,
In particular, the present invention relates to a storage control method for a computer system capable of reducing competition of requests from a plurality of access request sources to access one storage unit in a vector processing device for performing element parallel processing.

【0002】[0002]

【従来の技術】従来、複数のアクセス要求元から記憶装
置を構成する記憶単位より小さいアクセス幅のアクセス
要求が連続して発生した場合、同一記憶単位に対するア
クセス要求の競合を軽減する記憶制御方式として、特開
昭63−175970号公報が知られている。上記記憶
制御方式では、同時刻あるいは異なる時刻に発生した複
数のアクセス要求に対し、アクセス要求受付時刻に対応
したアクセス要求識別子を付加し、記憶単位ごとに発生
順にグループに分割するとともに、該グループをまとめ
て単一のアクセス要求として記憶装置にアクセスする。
2. Description of the Related Art Conventionally, as a storage control method for reducing the contention of access requests for the same storage unit when a plurality of access requests successively generate access requests having an access width smaller than the storage unit constituting the storage device. Japanese Patent Laid-Open No. 63-175970 is known. In the above storage control method, an access request identifier corresponding to an access request reception time is added to a plurality of access requests that occur at the same time or different times, and each storage unit is divided into groups in the order of occurrence, and the groups are divided into groups. The storage devices are collectively accessed as a single access request.

【0003】また、該記憶装置から読みだされたデータ
を、アクセス要求をまとめる前のそれぞれのアクセス要
求元およびアクセス要求識別子に対応したフェッチデー
タバッファに格納する。さらに、異なる時刻に発生した
アクセス要求を単一のアクセス要求としてアクセスする
場合、該複数のアクセス要求全てに隣接する複数のアク
セス要求識別子を付加し、これらに複数のアクセス要求
識別子が全て有効であることを条件としてアクセス要求
を1つにまとめて記憶単位にアクセスする。
Further, the data read from the storage device is stored in a fetch data buffer corresponding to each access request source and access request identifier before the access requests are put together. Furthermore, when accessing access requests generated at different times as a single access request, a plurality of access request identifiers adjacent to all of the plurality of access requests are added, and the plurality of access request identifiers are all valid. Under this condition, the access requests are combined into one and the storage unit is accessed.

【0004】[0004]

【発明が解決しようとする課題】ベクトルデータを保持
するベクトルレジスタと、ベクトルレジスタの各要素が
有効か無効かを示すベクトルマスクレジスタを備えるベ
クトル処理装置において、ベクトルレジスタと記憶装置
との間のデータ転送に関する命令として、以下のような
命令が考えられる。
In a vector processing device provided with a vector register for holding vector data and a vector mask register for indicating whether each element of the vector register is valid or invalid, data between the vector register and the storage device is provided. The following commands can be considered as commands related to transfer.

【0005】(1)Vector Load (VL) 記憶装置からベクトルレジスタへのフェッチ アドレス=先頭アドレス+増分アドレス×ベクトル要素
番号 (2)Vector Store (VST) ベクトルレジスタから記憶装置へのストア アドレス=先頭アドレス+増分アドレス×ベクトル要素
番号 (3)Vector Load Expand (VL
E) 記憶装置からベクトルレジスタへのフェッチ アドレス=先頭アドレス+増分アドレス×有効なベクト
ル要素の数 (4)Vector Store Compress
(VSTC) ベクトルレジスタから記憶装置へのストア アドレス=先頭アドレス+増分アドレス×有効なベクト
ル要素の数 但し、“有効なベクトル要素の数”とは、(ベクトル要
素番号−1)までのベクトルマスクレジスタで、“有
効”と示された要素の数である。
(1) Vector Load (VL) Fetch address from storage device to vector register = start address + increment address × vector element number (2) Vector Store (VST) Store address from vector register to storage device = start address + Increment address x vector element number (3) Vector Load Expand (VL
E) Fetch address from storage device to vector register = start address + increment address × number of valid vector elements (4) Vector Store Compress
(VSTC) Store address from vector register to storage device = start address + increment address × number of valid vector elements However, “the number of valid vector elements” means a vector mask register up to (vector element number-1) Is the number of elements indicated as "valid".

【0006】図8にVLおよびVSTに関するベクトル
レジスタと記憶装置のアドレス付けの対応の例、図9に
VLEおよびVSTCに関するベクトルレジスタと記憶
装置のアドレス付けの対応の例を示す。
FIG. 8 shows an example of correspondence between addressing of vector registers and storage devices for VL and VST, and FIG. 9 shows an example of correspondence between addressing of vector registers and storage devices for VLE and VSTC.

【0007】要素並列処理を行うベクトル処理装置で
は、VLおよびVSTはフェッチまたはストアを行うベ
クトル要素が順番に複数のアクセス要求元に割り付けら
れるため、アクセス要求が記憶単位の1/2,1/
4...のような値を取り、記憶装置の連続したアドレ
スをアクセスする場合には、上記従来技術によってアク
セス要求の競合を軽減できる。
In a vector processing device for performing element parallel processing, in VL and VST, vector elements for fetching or storing are sequentially allocated to a plurality of access request sources.
4. . . When accessing a continuous address in the storage device, the above conventional technique can reduce the contention of access requests.

【0008】一方、VLEおよびVSTCでは、フェッ
チまたはストアを行うベクトル要素には、マスクデータ
によって有効なアクセス要求と無効なアクセス要求が存
在し、その中で有効なアクセス要求のみが記憶装置のア
クセスを行う。この記憶装置のアクセスが連続になる場
合、上記従来技術によって、該複数のアクセス要求を単
一のアクセス要求としてまとめるためには、それら複数
のアクセス要求に有効な隣接するアクセス要求識別子を
付加しなければならない。しかし、VLEおよびVST
Cではベクトルマスクレジスタを読み出すまでは有効な
アクセス要求がどの要素並列に属するかはわからず、同
一記憶単位をアクセスする複数のアクセス要求が用意さ
れたアクセス要求識別子の数より離れた要素並列に属
し、アクセス要求識別子の数が不足する場合も起こりう
る。従って上記従来技術では、これら複数のアクセス要
求は単一のアクセス要求としてまとめることができず、
複数回同一記憶単位にアクセスすることとなりアクセス
要求の競合が発生するという問題がある。
On the other hand, in VLE and VSTC, vector elements for fetching or storing have valid access requests and invalid access requests depending on mask data, and only valid access requests among them access the storage device. To do. When the access to the storage device is continuous, in order to combine the plurality of access requests into a single access request by the above-mentioned conventional technique, a valid adjacent access request identifier must be added to the plurality of access requests. I have to. However, VLE and VST
In C, it is not known which element parallel an effective access request belongs to until the vector mask register is read, and a plurality of access requests for accessing the same storage unit belong to the element parallel farther than the number of prepared access request identifiers. The case where the number of access request identifiers is insufficient may occur. Therefore, in the above conventional technology, these multiple access requests cannot be combined into a single access request,
Since the same storage unit is accessed multiple times, there is a problem that access requests conflict.

【0009】本発明の目的は、複数のアクセス要求元か
ら1つの記憶単位にアクセスした要求の競合を軽減させ
ることができる計算機システムの記憶制御方式を提供す
ることにある。
It is an object of the present invention to provide a storage control method for a computer system that can reduce the contention of requests that access a storage unit from a plurality of access request sources.

【0010】[0010]

【課題を解決するための手段】上記問題を解決するた
め、本発明においては、複数のアクセス要求元から同時
刻又は異なる時刻に発生し有効無効の混在したアクセス
要求に対し、アクセス要求の受付時刻に対応したアクセ
ス要求識別子を付加し、記憶単位ごとに有効なアクセス
要求を発生順にグループに分割し、これらグループをま
とめて単一のアクセス要求として記憶装置にアクセスす
る構成とする。
In order to solve the above problems, according to the present invention, the access request reception time is set for access requests in which valid / invalid mixed requests are generated from a plurality of access request sources at the same time or at different times. Is added to each storage unit, effective access requests are divided into groups in the order of occurrence, and these groups are collectively accessed as a single access request to the storage device.

【0011】更に本発明においては、上記問題を解決す
るために、記憶単位ごとにまとめたアクセス要求のスト
アデータを順次まとめて保持するストアデータワークレ
ジスタ、各アクセス要求に対するフェッチデータのフェ
ッチデータバッファでの格納位置を保持するフェッチデ
ータ分配情報バッファ、異なる時刻に発生したアクセス
要求に対するフェッチデータを保持するフェッチデータ
ワークレジスタを用意する。
Further, in the present invention, in order to solve the above-mentioned problem, a store data work register for sequentially storing the store data of access requests grouped for each storage unit and a fetch data buffer for fetch data for each access request are provided. A fetch data distribution information buffer for holding the storage position of, and a fetch data work register for holding the fetch data for access requests generated at different times are prepared.

【0012】[0012]

【作用】上述の構成において、異なる要素並列に属する
アクセス要求が同一の記憶単位にデータをストアする場
合、先行する要素並列のアクセス要求に伴うストアデー
タはストアデータワークレジスタに保持し、該アクセス
要求は無効なアクセス要求として処理してしまうことに
より、該アクセス要求に付加したアクセス要求識別子を
有効にすることができ、後続アクセス要求にそのアクセ
ス要求識別子を付加することができるため、統合するア
クセス要求の発行を待つことができる。
In the above configuration, when access requests belonging to different element parallels store data in the same storage unit, the store data accompanying the preceding element parallel access request is held in the store data work register, and the access request is stored. Is processed as an invalid access request, the access request identifier added to the access request can be validated, and the access request identifier can be added to the subsequent access request. Can wait for the issuance of.

【0013】また、複数のアクセス要求が同一の記憶単
位からデータをフェッチする場合、後続アクセス要求の
発生を待たずに最初に発生したアクセス要求で該記憶単
位をアクセスし、記憶装置から読みだしたフェッチデー
タをアクセス要求元とアクセス識別子に対応したフェッ
チデータバッファに格納し、フェッチデータ分配情報ス
タック内の情報に基づき、フェッチデータバッファより
データを読みだし各アクセス要求元に返送する。単一の
アクセス要求として記憶単位をアクセスした複数のアク
セス要求が異なる要素並列に属する場合、後続要素並列
に属するアクセス要求は無効なアクセス要求として処理
し記憶装置はアクセスせず、該アクセス要求のフェッチ
データはフェッチデータワークレジスタから読みだすこ
とをフェッチデータ分配情報バッファに格納する。該ア
クセス要求に対するデータは、先行するアクセス要求に
対するフェッチデータ返送時に、フェッチデータバッフ
ァからフェッチデータワークレジスタに格納しておき、
フェッチデータ分配情報バッファの情報によりフェッチ
データワークレジスタから読みだしアクセス要求元へ返
送する。
Further, when a plurality of access requests fetch data from the same storage unit, the storage unit is accessed by the first access request generated without waiting for the generation of the subsequent access request and read from the storage device. The fetch data is stored in the fetch data buffer corresponding to the access request source and the access identifier, the data is read from the fetch data buffer and returned to each access request source based on the information in the fetch data distribution information stack. When a plurality of access requests that access a storage unit as a single access request belong to different element parallels, the access request belonging to the subsequent element parallel is processed as an invalid access request and the storage device does not access it, and fetches the access request. The data read from the fetch data work register is stored in the fetch data distribution information buffer. The data for the access request is stored in the fetch data work register from the fetch data buffer when the fetch data for the preceding access request is returned.
It is read from the fetch data work register and returned to the access request source according to the information in the fetch data distribution information buffer.

【0014】[0014]

【実施例】図3,4は、本発明が適用されるベクトル処
理装置の全体構成を示す図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS FIGS. 3 and 4 are diagrams showing the overall construction of a vector processing apparatus to which the present invention is applied.

【0015】図3,4において、処理装置は、複数(こ
こでは4個とする)の記憶単位1a〜1dから構成され
る記憶装置1と、複数(ここでは4個とする)の演算器
5a〜5dと、ベクトルレジスタ3と、ベクトルマスク
レジスタ4と、記憶制御装置2よりなる。ベクトルレジ
スタ3は、演算器5a〜5dに対応して要素によって区
切られた3a〜3dからなり、同様にベクトルマスクレ
ジスタは4a〜4dからなる。記憶制御装置2は、複数
(ここでは4個とする)のアクセス要求発行回路20a
〜20dと、これらアクセス要求発行回路20a〜20
dから発行されたアクセス要求のアクセス幅が記憶単位
より小さく連続したアドレスをアクセスすることを判断
しアクセス要求をまとめるアクセス要求統合回路21
と、アクセス要求統合回路21を経たアクセス要求をそ
れぞれ保持するアクセス要求スタック22a〜22d
と、各記憶単位1a〜1dに対応してアクセス要求の優
先順位を決定する優先順位決定回路23a〜23dと、
各アクセス要求発行回路20a〜20d対応にアクセス
要求識別子の数に等しい面数を備えたフェッチデータバ
ッファ24a〜24dと、フェッチデータバッファ24
a〜24dからアクセス要求発行元のアクセス要求発行
回路20a〜20dに返送するためのデータを選択する
フェッチデータ分配回路25と、該フェッチデータ分配
回路25において各アクセス要求発行回路20a〜20
dに返送するデータのフェッチデータバッファにおける
格納場所を保持しておくフェッチデータ分配情報バッフ
ァ27と、アクセス要求識別子の制御を行うアクセス要
求識別子制御回路26よりなる。
3 and 4, the processing device is a storage device 1 composed of a plurality (here, four) of storage units 1a to 1d, and a plurality of (here, four) computing units 5a. .About.5d, a vector register 3, a vector mask register 4, and a storage controller 2. The vector register 3 is composed of 3a to 3d separated by elements corresponding to the arithmetic units 5a to 5d, and similarly, the vector mask register is composed of 4a to 4d. The storage control device 2 includes a plurality of (here, four) access request issuing circuits 20a.
˜20d and these access request issuing circuits 20a-20
An access request integration circuit 21 that determines that the access width of the access request issued from d is smaller than the storage unit and that consecutive addresses are accessed, and summarizes the access requests.
And access request stacks 22a to 22d for holding access requests that have passed through the access request integration circuit 21, respectively.
And priority order determination circuits 23a to 23d that determine the priority order of access requests corresponding to the respective storage units 1a to 1d,
Fetch data buffers 24a to 24d having the same number of faces as the number of access request identifiers corresponding to the access request issuing circuits 20a to 20d, and the fetch data buffer 24.
a fetch data distribution circuit 25 for selecting data to be returned from a to 24d to the access request issuing circuits 20a to 20d of the access request issuing source, and each of the access request issuing circuits 20a to 20a in the fetch data distribution circuit 25.
The fetch data distribution information buffer 27 holds the storage location in the fetch data buffer of the data to be returned to d, and the access request identifier control circuit 26 that controls the access request identifier.

【0016】要素並列処理を行うベクトル処理装置にお
いて、複数の演算器5a〜5dに対する要素の割付け
は、 演算器5a:第0,4,8,...,4n要素 演算器5b:第1,5,9,...,4n+1要素 演算器5c:第2,6,10,...,4n+2要素 演算器5d:第3,7,11,...,4n+3要素 とし、ベクトルレジスタ3a〜3d、ベクトルマスクレ
ジスタ4a〜4d、アクセス要求発行回路20a〜20
dについても同様に割り付けられる。
In the vector processing apparatus for performing the element parallel processing, the elements are assigned to the plurality of arithmetic units 5a to 5d by the arithmetic unit 5a: 0th, 4, 8th ,. . . , 4n elements Operator 5b: first, fifth, ninth ,. . . , 4n + 1 elements Operation unit 5c: second, sixth, tenth ,. . . , 4n + 2 elements Operation unit 5d: third, seventh, 11 ,. . . , 4n + 3 elements, vector registers 3a to 3d, vector mask registers 4a to 4d, access request issuing circuits 20a to 20.
The same applies to d.

【0017】本ベクトル処理装置においてベクトル演算
命令を実行する場合は、各演算器5a〜5dにそれぞれ
対応するベクトルレジスタ3a〜3dおよびベクトルマ
スクレジスタ4a〜4dからオペランドデータL3a0
〜L3d0およびマスクデータL4a0〜L4d0を要
素並列ごとに順次読みだし、各演算器5a〜5dで並列
に演算を行い、その演算結果L5a〜L5dを対応する
ベクトルレジスタ3a〜3dに順次格納する。
When executing the vector operation instruction in the vector processing device, the operand data L3a0 from the vector registers 3a to 3d and the vector mask registers 4a to 4d corresponding to the respective operation units 5a to 5d.
To L3d0 and mask data L4a0 to L4d0 are sequentially read for each element parallel, the respective arithmetic units 5a to 5d perform arithmetic operations in parallel, and the arithmetic results L5a to L5d are sequentially stored in the corresponding vector registers 3a to 3d.

【0018】以下、本ベクトル処理装置で、VLEおよ
びVSTCのそれぞれのアクセス命令の処理において、
同一の記憶単位をアクセスする複数のアクセス要求を単
一のアクセス要求としてまとめ、アクセス要求の競合を
軽減する制御方法について説明する。
In the following, in the vector processing device, in the processing of each access instruction of VLE and VSTC,
A control method will be described in which a plurality of access requests that access the same storage unit are combined into a single access request to reduce contention of the access requests.

【0019】本実施例において、記憶単位は8バイト、
命令で指示される先頭アドレスを1000番地、アドレ
ス増分値を4バイトとし、アクセス要求A00〜A31
は4個ずつ8要素並列(すなわち32個)発行されると
する。アクセス要求の発行の様子および、各アクセス要
求に対するマスクデータの値およびアクセスアドレスは
図6に示す。但し、マスクデータの値は、‘1’が有
効、‘0’が無効とする。また、アクセス要求識別子は
0〜3の4個用意されているものとする。
In this embodiment, the storage unit is 8 bytes,
The start address designated by the instruction is 1000, the address increment value is 4 bytes, and access requests A00 to A31
It is assumed that 4 elements are issued in parallel for each 8 elements (that is, 32 elements). FIG. 6 shows how the access request is issued, and the mask data value and access address for each access request. However, for the value of the mask data, "1" is valid and "0" is invalid. Further, it is assumed that four access request identifiers 0 to 3 are prepared.

【0020】このアクセス命令において有効なアクセス
要求と記憶装置上のアドレスとの対応を図7に示す。図
7より判るように、まとめられるアクセス要求は、A0
0とA02,A07とA21である。すなわち、5個の
有効なアクセス要求に対して、記憶装置へのアクセス
は、最終要素を含めて3回である。
FIG. 7 shows the correspondence between valid access requests and addresses on the storage device in this access instruction. As can be seen from FIG. 7, the combined access requests are A0.
0 and A02, A07 and A21. That is, with respect to five valid access requests, the storage device is accessed three times including the final element.

【0021】まず、VSTC命令実行時の動作について
説明する。ここで、ストア命令のアクセス要求を統合す
る場合、統合するアクセス要求のうち要素番号の大きい
要素のアクセス要求に統合し、統合するアクセス要求の
うち要素番号の小さい要素のアクセス要求は記憶装置に
アクセスしないこととする。
First, the operation when the VSTC instruction is executed will be described. Here, when the access requests of the store instructions are integrated, the access requests of the element having the larger element number of the access requests to be integrated are integrated, and the access requests of the elements having the smaller element numbers of the access requests to be integrated access the storage device. I will not do it.

【0022】前述のように、本ベクトル処理装置におい
て、ベクトルレジスタの各要素に対応するアクセス要求
は、4つのアクセス要求発行回路20a〜20dから同
一要素並列に属する4要素ずつが同時に発行される。ア
クセス要求発行時には、ベクトルレジスタ3a〜3dか
らストアデータL3a1〜L3d1およびベクトルマス
クレジスタ4a〜4dからマスクデータL4a1〜L4
d1を読みだし、アクセス要求発行回路20a〜20d
からアクセス要求L20a0〜L20d0、ストアデー
タL20a1〜L20d1、マスクデータL20a2〜
L20d2をアクセス要求統合回路21に送出する。こ
こで、アクセス要求にはアクセス要求の命令種、先頭ア
ドレス情報、アドレス増分値情報、アクセスアドレスお
よび最終要素並列には最終要素並列フラグが付加されて
いるものとする。但し、先頭アドレス情報とは先頭アド
レスが記憶単位の境界アドレスに対してどのような位置
にあるか、アドレス増分値情報とはアドレス増分値がア
クセス幅に対してどのような値かを示す。またベクトル
レジスタから送出されるストアデータは8バイト幅であ
るが、4バイト幅のアクセスの場合上4バイトに有効な
データがあるとする。
As described above, in the present vector processing device, the access request corresponding to each element of the vector register is issued simultaneously from the four access request issuing circuits 20a to 20d by four elements belonging to the same element in parallel. When the access request is issued, the store data L3a1 to L3d1 from the vector registers 3a to 3d and the mask data L4a1 to L4 from the vector mask registers 4a to 4d.
d1 is read out and the access request issuing circuits 20a to 20d are read out.
Access request L20a0-L20d0, store data L20a1-L20d1, mask data L20a2-
L20d2 is sent to the access request integration circuit 21. Here, it is assumed that the instruction type of the access request, the start address information, the address increment value information, the access address, and the final element parallel flag are added to the access request. However, the start address information indicates what position the start address is at the boundary address of the storage unit, and the address increment value information indicates what value the address increment value is for the access width. The store data sent from the vector register has a width of 8 bytes, but in the case of a 4-byte access, it is assumed that the upper 4 bytes have valid data.

【0023】図1にアクセス要求統合回路21の詳細を
示す。アクセス要求統合回路21は、アクセス要求統合
制御回路210、セレクタ211a〜211dおよび2
12、ストアデータワークレジスタ213からなる。さ
らに、アクセス要求統合制御回路210の詳細を図5に
示す。アクセス要求統合制御回路210内には、各アク
セス要求発行回路20a〜20dごとのマスクカウンタ
2100a〜2100d、アクセス要求統合判定回路2
101、ストアデータセレクト信号生成回路2102、
無効フラグ付加回路2103、ストアマーク生成回路2
104、フェッチデータ分配情報生成回路2105より
なる。
FIG. 1 shows the details of the access request integration circuit 21. The access request integration circuit 21 includes an access request integration control circuit 210, selectors 211a to 211d and 2
12 and store data work register 213. Further, details of the access request integration control circuit 210 are shown in FIG. In the access request integration control circuit 210, the mask counters 2100a to 2100d for the access request issuing circuits 20a to 20d and the access request integration determination circuit 2 are provided.
101, a store data select signal generation circuit 2102,
Invalid flag adding circuit 2103, store mark generating circuit 2
And a fetch data distribution information generation circuit 2105.

【0024】マスクカウンタ2100a〜2100d
は、第i要素に対してベクトルマスクレジスタから発行
されるマスクデータが‘1’である数を第0要素から第
i−1要素まで順にカウントし、マスクカウント値L2
100a〜2100dとして送出する。
Mask counters 2100a to 2100d
Counts the number for which the mask data issued from the vector mask register is “1” for the i-th element in order from the 0th element to the i−1th element, and outputs the mask count value L2.
It is transmitted as 100a to 2100d.

【0025】アクセス要求統合判定回路は2101、ア
クセス要求の命令種とアドレス増分値情報からアクセス
要求の統合を行うかどうか判断し、アクセス要求統合に
よってどのようなアクセスを行うかを示すアクセス要求
統合制御信号L2101を送出する。すなわち、アクセ
ス幅が記憶装置の記憶単位の1/nで、アクセス幅とア
ドレス増分値の絶対値が等しい場合アクセス要求の統合
を行うと判断し、さらに先頭アドレス情報、アドレス増
分値、マスクカウント値からアクセス要求統合制御信号
L2101を生成する。
The access request integration determination circuit 2101, determines whether to integrate access requests based on the instruction type of the access request and the address increment value information, and access request integration control indicating what kind of access is to be performed by the access request integration. The signal L2101 is transmitted. That is, when the access width is 1 / n of the storage unit of the storage device and the access width and the absolute value of the address increment value are equal, it is determined that the access requests are integrated, and further, the start address information, the address increment value, and the mask count value. From the access request integrated control signal L2101.

【0026】ストアデータセレクト信号生成回路210
2では、アクセス要求統合制御信号L2101から、ア
クセス要求スタック22a〜22dに送出するストアデ
ータのストアデータセレクト信号L2102a〜L21
02d、および、ストアデータワークレジスタ213で
保持するストアデータに対するストアデータセレクト信
号L2102eを送出する。
Store data select signal generation circuit 210
2, the access request integration control signal L2101, the store data select signals L2102a to L21 of the store data to be sent to the access request stacks 22a to 22d.
02d and the store data select signal L2102e for the store data held in the store data work register 213 are transmitted.

【0027】無効フラグ付加回路2103では、アクセ
ス要求L21a0〜L21d0に対し無効フラグを付加
してアクセス要求スタック22a〜22dに送出する。
無効フラグを付加するのは、マスクデータL20a2〜
L20d2が‘0’の場合、または、アクセス要求が統
合されるためそのアクセス要求が記憶装置にアクセスを
しない場合である。
The invalid flag adding circuit 2103 adds an invalid flag to the access requests L21a0 to L21d0 and sends it to the access request stacks 22a to 22d.
The invalid flag is added to the mask data L20a2.
This is the case when L20d2 is '0', or when the access request is integrated and the access request does not access the storage device.

【0028】さらに、ストアマーク生成回路2104で
は、各アクセス要求に対するストアマークL21a2〜
L21d2を生成する。ストアマークとは、アクセス要
求がストア命令である場合に、ストアデータ中の有効な
データ位置を示すものである。アクセス幅が記憶単位の
1/nの場合はnビット(本実施例では2ビット)で示
される。
Further, in the store mark generation circuit 2104, the store marks L21a2 to L21a2 corresponding to each access request are sent.
L21d2 is generated. The store mark indicates a valid data position in the store data when the access request is a store instruction. When the access width is 1 / n of the storage unit, it is represented by n bits (2 bits in this embodiment).

【0029】これらの回路について、以下図6の例を用
いて詳細に説明する。
These circuits will be described in detail below with reference to the example of FIG.

【0030】第0要素並列のアクセス要求には、アクセ
ス要求識別子0を割当て、マスクデータの値から要素A
00およびA02は有効、要素A01およびA03は無
効である。マスクカウンタ2100aは0、2100b
は1、2100cは1、2100dは2になる。アクセ
ス要求統合判定回路2101において、VSTC命令で
アクセス幅が4バイト、アドレス増分値が4バイトであ
ることよりアクセス要求の統合を行い、要素A00とA
02を統合し、要素A02を記憶装置に送出しA00は
記憶装置をアクセスしないことを判断しアクセス要求統
合制御信号L2101として送出する。ストアデータセ
レクト信号生成回路2102では、アクセス要求統合制
御信号L2101より、要素A02に対するストアデー
タセレクト信号L2102cを、上4バイトにA00の
ストアデータL20a1の上4バイト、下4バイトにA
02のストアデータL20c1の上4バイトをセレクト
するように生成する。無効フラグ付加回路2103で
は、アクセス要求統合制御信号L2101より、要素A
00はアクセス要求統合によってアクセスしない要素で
あることを判断しアクセス要求L21a0に無効フラグ
を付加する。また、要素A01およびA03はマスクデ
ータL20b2およびL20d2が‘0’であることか
らアクセス要求L21b0,L21d0に無効フラグを
付加する。ストアマーク生成回路2104では、アクセ
ス要求統合制御信号L2101より、A02に対してス
トアマークL21c2を‘11’にする。セレクタ21
1cではセレクト信号L2102cにより、A00のス
トアデータL20a1の上4バイトとA02のストアデ
ータL20c1の上4バイトをそれぞれ上4バイト下4
バイトにセレクトし、ストアデータL21c1とする。
すなわち、第0要素並列は、アクセス要求L21a0,
L21b0およびL21d0に無効フラグが付加され、
アクセス要求L21c0は有効なアクセス要求としてス
トアデータL21c1、ストアマークL21c2ととも
に、アクセス要求スタック22a〜22dに送出され
る。
An access request identifier 0 is assigned to the 0th element parallel access request, and the element A is calculated from the mask data value.
00 and A02 are valid, and elements A01 and A03 are invalid. The mask counter 2100a is 0, 2100b
1, 2100c becomes 1, and 2100d becomes 2. In the access request integration determination circuit 2101, the access width is 4 bytes and the address increment value is 4 bytes by the VSTC instruction, so that the access requests are integrated, and the elements A00 and A are combined.
02 is integrated, element A02 is sent to the storage device, and A00 judges that the storage device is not accessed and sends it as an access request integration control signal L2101. In the store data select signal generation circuit 2102, the store data select signal L2102c for the element A02 is sent to the upper 4 bytes of the store data L20a1 of A00 and the lower 4 bytes of the store data select signal L2102c based on the access request integration control signal L2101.
It is generated so that the upper 4 bytes of the store data L20c1 of 02 are selected. In the invalid flag addition circuit 2103, from the access request integrated control signal L2101, the element A
00 determines that the element is not accessed due to access request integration, and adds an invalid flag to the access request L21a0. Since the elements A01 and A03 have mask data L20b2 and L20d2 of "0", an invalid flag is added to the access requests L21b0 and L21d0. In the store mark generation circuit 2104, the store mark L21c2 is set to "11" for A02 by the access request integration control signal L2101. Selector 21
1c, the select signal L2102c causes the upper 4 bytes of the store data L20a1 of A00 and the upper 4 bytes of the store data L20c1 of A02 to be respectively lower 4 bytes and lower 4 bytes.
The byte is selected to be the store data L21c1.
That is, the 0th element parallel is access request L21a0,
An invalid flag is added to L21b0 and L21d0,
The access request L21c0 is sent to the access request stacks 22a to 22d together with the store data L21c1 and the store mark L21c2 as a valid access request.

【0031】第1要素並列のアクセス要求には、アクセ
ス要求識別子1を割当て、マスクデータの値から要素A
07は有効、要素A04,A05およびA06は無効で
ある。マスクカウンタ2100a〜2100dはすべて
2になる。アクセス要求統合判定回路2101において
第0要素並列と同様にアクセス要求の統合を行い、最終
要素並列でないことから、要素A07は統合する要素を
待ち記憶装置をアクセスしないことを判断しアクセス要
求統合制御信号L2101として送出する。ストアデー
タセレクト信号生成回路2102では、アクセス要求統
合制御信号L2101より、ストアデータセレクト信号
L2102eを、上4バイトにA07のストアデータL
20d1の上4バイトをセレクトするように生成する。
無効フラグ付加回路2103では、アクセス要求統合指
示L2101より、要素A07はアクセス要求統合によ
ってアクセスしないことを判断しアクセス要求L21d
0に無効フラグを付加する。また、要素A04,A05
およびA06はマスクデータL20a2,L20b2お
よびL20c2が‘0’であることからアクセス要求L
21a0,L21b0およびL21c0に無効フラグを
付加する。セレクタ212ではセレクト信号L2102
eにより、A07のストアデータL20d1の上4バイ
トを上4バイトにセレクトし、ストアデータワークレジ
スタ格納データL212とする。すなわち、第1要素並
列は、アクセス要求L21a0〜L21d0すべてに無
効フラグが付加され、アクセス要求スタック22a〜2
2dに送出される。
Access request identifier 1 is assigned to the first element parallel access request, and element A is calculated from the mask data value.
07 is valid, elements A04, A05 and A06 are invalid. The mask counters 2100a to 2100d all become 2. In the access request integration determination circuit 2101, the access requests are integrated in the same manner as the 0th element parallel, and since it is not the final element parallel, the element A07 determines that the element to be integrated is not accessed in the storage device, and the access request integration control signal. It is transmitted as L2101. In the store data select signal generation circuit 2102, based on the access request integration control signal L2101, the store data select signal L2102e is stored in the upper 4 bytes of the store data L of A07.
It is generated so that the upper 4 bytes of 20d1 are selected.
The invalid flag addition circuit 2103 judges from the access request integration instruction L2101 that the element A07 is not accessed by the access request integration, and the access request L21d
An invalid flag is added to 0. Also, the elements A04 and A05
And A06 are access requests L because the mask data L20a2, L20b2 and L20c2 are "0".
An invalid flag is added to 21a0, L21b0 and L21c0. In the selector 212, the select signal L2102
By e, the upper 4 bytes of the store data L20d1 of A07 is selected as the upper 4 bytes to be the store data work register storage data L212. That is, in the first element parallel processing, invalid flags are added to all the access requests L21a0 to L21d0, and the access request stacks 22a to 22a-2.
2d.

【0032】第2要素並列のアクセス要求には、アクセ
ス要求識別子2を割当て、マスクデータの値から要素A
08〜A11はすべて無効である。マスクカウンタ21
00a〜2100dはすべて3になる。アクセス要求統
合判定回路2101において第0要素並列と同様に、ア
クセス要求の統合を行うが、この要素並列には有効な要
素が存在しないことを判断しアクセス要求統合制御信号
L2101として送出する。そして、無効フラグ付加回
路において、要素A08〜A11はマスクデータL20
a2〜L20d2が‘0’であることからアクセス要求
L21a0〜L21d0すべてに無効フラグを付加す
る。
Access request identifier 2 is assigned to the second element parallel access request, and element A is calculated from the mask data value.
08 to A11 are all invalid. Mask counter 21
00a to 2100d are all 3. The access request integration determination circuit 2101 integrates access requests as in the 0th element parallel, but determines that there is no valid element in this element parallel and sends it as the access request integration control signal L2101. Then, in the invalid flag adding circuit, the elements A08 to A11 are mask data L20.
Since a2 to L20d2 are "0", an invalid flag is added to all access requests L21a0 to L21d0.

【0033】第3〜4要素並列のアクセス要求には、ア
クセス要求識別子3,0を割当て、マスクデータの値か
ら要素A12〜A15,A16〜A19はすべて無効で
ある。マスクカウンタ2100a〜2100dはすべて
3のままになる。アクセス要求統合判定回路2101に
おいて第0要素並列と同様に、アクセス要求の統合を行
うが、これら要素並列には有効な要素が存在しないこと
を判断しアクセス要求統合制御信号L2101として送
出する。そして、無効フラグ付加回路において、要素A
12〜A15,A16〜A19はマスクデータL20a
2〜L20d2が‘0’であることからアクセス要求L
21a0〜L21d0すべてに無効フラグを付加する。
Access request identifiers 3 and 0 are assigned to the third to fourth element parallel access requests, and elements A12 to A15 and A16 to A19 are all invalid according to the mask data value. The mask counters 2100a to 2100d all remain 3. The access request integration determination circuit 2101 integrates access requests in the same manner as the 0th element parallel, but determines that there is no effective element in these element parallels and sends it as the access request integration control signal L2101. Then, in the invalid flag adding circuit, the element A
12 to A15 and A16 to A19 are mask data L20a.
2 to L20d2 is “0”, the access request is L
An invalid flag is added to all 21a0 to L21d0.

【0034】第5要素並列のアクセス要求には、アクセ
ス要求識別子1を割当て、マスクデータの値から要素A
21およびA22は有効、要素A20およびA23は無
効である。マスクカウンタ2100aは3、2100b
は3、2100cは4、2100dは5になる。アクセ
ス要求統合判定回路2101において第0要素並列と同
様にアクセス要求の統合を行い、要素A21はストアワ
ークレジスタ212内でストアデータを保持し統合待ち
をしている要素(A07)と統合し、最終要素並列でな
いことからA22は統合する要素を待ち記憶装置をアク
セスしないことを判断しアクセス要求統合制御信号L2
101として送出する。ストアデータセレクト信号生成
回路2102では、アクセス要求統合制御信号L210
1より、要素A21に対するストアデータセレクト信号
L2102bを、上4バイトにストアデータワークレジ
スタ213のデータL213の上4バイト、下4バイト
にA21のストアデータL20b1の上4バイトをセレ
クトするように生成する。また、要素A22は統合する
アクセス要求待ちであるから、ストアデータセレクト信
号L2102eを、上4バイトにA22のストアデータ
L20c1の上4バイトをセレクトするように生成す
る。無効フラグ付加回路2103では、アクセス要求統
合制御信号L2101より、要素A22はアクセス要求
統合によって記憶装置をアクセスしない要素であること
を判断し無効フラグを付加する。また、要素A20およ
びA23はマスクデータL20a2およびL20d2が
‘0’であることから無効フラグを付加する。ストアマ
ーク生成回路2104では、アクセス要求統合制御信号
L2101より、A21に対してストアマークL21b
2を‘11’にする。セレクタ211bではセレクト信
号L2102bにより、ストアデータワークレジスタ2
13のデータL213の上4バイトとA21のストアデ
ータL20b1の上4バイトをそれぞれ上4バイト下4
バイトにセレクトし、ストアデータL21b1とする。
また、セレクタ212ではセレクト信号L2102eに
より、A22のストアデータL20c1の上4バイトを
上4バイトにセレクトし、ストアデータワークレジスタ
格納データL212とする。すなわち、第5要素並列
は、アクセス要求L21a0,L21c0およびL21
d0に無効フラグが付加され、アクセス要求L21b0
は有効なアクセス要求としてストアデータL21b1、
ストアマークL21b2とともに、アクセス要求スタッ
ク22a〜22dに送出される。
Access request identifier 1 is assigned to the fifth element parallel access request, and element A is assigned from the mask data value.
21 and A22 are valid, elements A20 and A23 are invalid. The mask counter 2100a is 3, 2100b
3, 2100c becomes 4, and 2100d becomes 5. The access request integration determination circuit 2101 integrates access requests in the same manner as the 0th element parallel, and the element A21 integrates the store data in the store work register 212 and the element waiting for integration (A07), and finally Since the elements are not in parallel, A22 determines that the elements to be integrated are not accessed in the storage device, and the access request integration control signal L2
It is sent as 101. In the store data select signal generation circuit 2102, the access request integration control signal L210
From 1, the store data select signal L2102b for the element A21 is generated so that the upper 4 bytes select the upper 4 bytes of the data L213 of the store data work register 213 and the lower 4 bytes select the upper 4 bytes of the store data L20b1 of A21. . Further, since the element A22 is waiting for the access request to be integrated, the store data select signal L2102e is generated so that the upper 4 bytes of the store data L20c1 of A22 are selected. In the invalid flag addition circuit 2103, the element A22 determines from the access request integration control signal L2101 that the element does not access the storage device by the access request integration, and adds an invalid flag. Further, the elements A20 and A23 are added with an invalid flag because the mask data L20a2 and L20d2 are "0". In the store mark generation circuit 2104, the store mark L21b for A21 is received from the access request integration control signal L2101.
Set 2 to '11'. In the selector 211b, the store data work register 2 is sent by the select signal L2102b.
The upper 4 bytes of the data L213 of 13 and the upper 4 bytes of the store data L20b1 of A21 are respectively the upper 4 bytes and the lower 4 bytes.
The byte is selected to be the store data L21b1.
In addition, the selector 212 selects the upper 4 bytes of the store data L20c1 of A22 to the upper 4 bytes by the select signal L2102e to obtain the store data work register storage data L212. That is, the fifth element parallelism is the access requests L21a0, L21c0 and L21.
The invalid flag is added to d0, and the access request L21b0
Is stored data L21b1 as a valid access request,
It is sent to the access request stacks 22a to 22d together with the store mark L21b2.

【0035】第6要素並列のアクセス要求は、マスクデ
ータの値から要素A24〜A27はすべて無効である。
マスクカウンタ2100a〜2100dはすべて5にな
る。アクセス要求統合判定回路2101において第0要
素並列と同様に、アクセス要求の統合を行うが、この要
素並列には有効な要素が存在しないことを判断しアクセ
ス要求統合制御信号L2101として送出する。そし
て、無効フラグ付加回路において、要素A24〜A27
はマスクデータL20a2〜L20d2が‘0’である
ことからアクセス要求L21a0〜L21d0すべてに
無効フラグを付加する。
In the sixth element parallel access request, all the elements A24 to A27 are invalid according to the mask data value.
The mask counters 2100a to 2100d all become 5. The access request integration determination circuit 2101 integrates access requests as in the 0th element parallel, but determines that there is no valid element in this element parallel and sends it as the access request integration control signal L2101. Then, in the invalid flag adding circuit, the elements A24 to A27 are
Since the mask data L20a2 to L20d2 is "0", the invalid flag is added to all the access requests L21a0 to L21d0.

【0036】最終要素並列の第7要素並列のアクセス要
求は、マスクデータの値から要素A28〜A31はすべ
て無効である。マスクカウンタ2100a〜2100d
はすべて5のままになる。アクセス要求統合判定回路2
101において第0要素並列と同様にアクセス要求の統
合を行うが、この要素並列には有効な要素が存在せず、
最終要素並列であり、ストアデータワークレジスタ21
3内に統合待ちをしている要素(A22)が存在するこ
とから、最終要素を有効な要素としてアクセス要求とす
ることを判断しアクセス要求統合制御信号L2101と
して送出する。ストアデータセレクト信号生成回路21
02では、アクセス要求統合制御信号L2101より、
要素A31に対するストアデータセレクト信号L210
2dを、上4バイトにストアデータワークレジスタ21
3のデータL213の上4バイトをセレクトするように
生成する。無効フラグ付加回路において、要素A28〜
A31はマスクデータL20a2〜L20d2が‘0’
であるが、アクセス要求統合制御信号L2101からア
クセス要求L21a0〜L21c0には無効フラグを付
加し、アクセス要求L21d0には無効フラグを付加し
ない。ストアマーク生成回路2104では、アクセス要
求統合制御信号L2101より、最終要素A31で統合
待ちの要素のアクセス要求を送出することを判断し、A
31に対してストアマークL21d2を‘10’にす
る。セレクタ211dではセレクト信号L2102dに
より、ストアデータワークレジスタ213のデータL2
13の上4バイトを上4バイトにセレクトし、ストアデ
ータL21d1とする。すなわち、第7要素並列は、ア
クセス要求L21a0,L21b0およびL21c0に
無効フラグが付加され、アクセス要求L21d0は有効
なアクセス要求としてストアデータL21d1、ストア
マークL21d2とともに、アクセス要求スタック22
a〜22dに送出される。
In the seventh element parallel access request of the final element parallel, all the elements A28 to A31 are invalid according to the mask data value. Mask counters 2100a to 2100d
All remain 5. Access request integration determination circuit 2
In 101, access requests are integrated similarly to the 0th element parallel, but there is no effective element in this element parallel,
The last element is parallel and the store data work register 21
Since there is an element (A22) waiting for integration in 3), it is determined that the final element is an access request as a valid element, and the access request integration control signal L2101 is sent. Store data select signal generation circuit 21
02, from the access request integration control signal L2101,
Store data select signal L210 for element A31
Store 2d in upper 4 bytes Data work register 21
It is generated so that the upper 4 bytes of the data L213 of 3 are selected. In the invalid flag adding circuit, elements A28 to
In A31, the mask data L20a2 to L20d2 is “0”.
However, the invalid flag is added to the access requests L21a0 to L21c0 from the access request integrated control signal L2101, and the invalid flag is not added to the access request L21d0. The store mark generation circuit 2104 determines from the access request integration control signal L2101 that the final element A31 sends an access request for the element waiting for integration, and A
With respect to 31, the store mark L21d2 is set to “10”. In the selector 211d, the data L2 of the store data work register 213 is received by the select signal L2102d.
The upper 4 bytes of 13 are selected as the upper 4 bytes to be the store data L21d1. That is, in the seventh element parallel processing, an invalid flag is added to the access requests L21a0, L21b0 and L21c0, and the access request L21d0 is a valid access request together with the store data L21d1 and the store mark L21d2.
a to 22d.

【0037】以上のようにアクセス要求統合回路21を
経て、アクセス要求L21a0〜L21d0,ストアデ
ータL21a1〜L21d1およびストアマークL21
a2〜L21d2をアクセス要求スタック22a〜22
dに送出する。
Through the access request integration circuit 21 as described above, access requests L21a0 to L21d0, store data L21a1 to L21d1 and store mark L21.
a2-L21d2 to access request stacks 22a-22
Send to d.

【0038】次に(図3,4に戻って)、アクセス要求
識別子制御回路26により、全てのアクセス要求スタッ
クに対する同一アクセス要求識別子が有効であるアクセ
ス要求送出許可信号L260により、アクセス要求スタ
ック22a〜22dからアクセス要求を読みだす。そし
て、アクセス要求をアクセス要求スタックから読みだす
ごとに割り当てられたアクセス要求識別子を無効にす
る。
Next (returning to FIGS. 3 and 4), the access request identifier control circuit 26 causes the access request transmission permission signal L260 indicating that the same access request identifier for all access request stacks is valid to access the access request stacks 22a ... The access request is read from 22d. Then, each time the access request is read from the access request stack, the assigned access request identifier is invalidated.

【0039】アクセス要求スタック22a〜22dから
読みだしたアクセス要求が無効フラグ付きでない有効な
アクセス要求であるときは、アクセスする記憶単位に対
応した優先順位決定回路23a〜23dに送出され優先
順位が取られるとアクセス要求識別子を有効L23a1
〜L23d1にして、ストアデータL23a1〜L23
d1およびストアマークL23a2〜L23d2ととも
にアクセス要求L23a0〜L23d0を記憶装置1に
送出する。
When the access request read from the access request stacks 22a to 22d is a valid access request without an invalid flag, it is sent to the priority order determining circuits 23a to 23d corresponding to the storage unit to be accessed and the priority order is taken. Access request identifier becomes valid L23a1
~ L23d1 and store data L23a1 to L23
The access requests L23a0 to L23d0 are sent to the storage device 1 together with d1 and the store marks L23a2 to L23d2.

【0040】アクセス要求スタック22a〜22dから
読みだしたアクセス要求に無効フラグが付加されている
場合、アクセス要求は優先順位決定回路に送出せず、ア
クセス要求識別子を有効L22a1〜L22d1にす
る。
When the invalid flag is added to the access request read from the access request stacks 22a to 22d, the access request is not sent to the priority order determining circuit and the access request identifiers are set to valid L22a1 to L22d1.

【0041】例えば、図6の例の第0要素並列はアクセ
ス要求スタックから読みだされると、割り当てられたア
クセス要求識別子0は無効になる。アクセス要求スタッ
クから読みだされると、要素A00,A01,A03は
無効フラグが付加されているので、優先順位決定回路に
送出されず、アクセス要求発行回路20a,20b,2
0d対応のアクセス要求識別子0は有効になる。要素A
02は優先順位決定回路23aに送出され、優先順位が
とられるとアクセス要求L23a0をストアデータL2
3a1、ストアマークL23a2とともに記憶装置1に
送出し、アクセス要求発行回路20c対応のアクセス要
求識別子0を有効にする。このようにしてアクセス要求
識別子0は全て有効になる。
For example, when the 0th element parallel of the example of FIG. 6 is read from the access request stack, the assigned access request identifier 0 becomes invalid. When read from the access request stack, the elements A00, A01, and A03 have the invalid flag added thereto, so that the elements are not sent to the priority determination circuit, and the access request issuing circuits 20a, 20b, and 2 are not sent.
The access request identifier 0 corresponding to 0d becomes valid. Element A
02 is sent to the priority determination circuit 23a, and when the priority is obtained, the access request L23a0 is stored in the store data L2.
3a1 and the store mark L23a2 are sent to the storage device 1, and the access request identifier 0 corresponding to the access request issuing circuit 20c is validated. In this way, all access request identifiers 0 become valid.

【0042】記憶装置1では、対応する記憶単位1a〜
1dにストアデータを書き込む。但し、ストアマークが
‘11’の場合は記憶単位に等しいデータ幅のストアデ
ータを全て書き込み、ストアマークが‘10’または
‘01’の場合は‘1’に対応するデータ位置の4バイ
トにのみストアデータを書き込む。
In the storage device 1, the corresponding storage units 1a ...
Write the store data to 1d. However, if the store mark is '11', all the store data with the same data width as the storage unit is written, and if the store mark is '10' or '01', only in the 4 bytes of the data position corresponding to '1'. Write store data.

【0043】次に、VLE命令実行時の動作について説
明する。ここで、ロード命令のアクセス要求を統合する
場合、統合するアクセス要求のうち要素番号の小さい要
素のアクセス要求に統合し、統合するアクセス要求のう
ち要素番号の大きい要素のアクセス要求は記憶装置にア
クセスしないこととする。
Next, the operation when the VLE instruction is executed will be described. Here, when the access requests of the load instructions are integrated, the access requests of the element having the smaller element number among the access requests to be integrated are integrated, and the access request of the element having the larger element number among the access requests to be integrated accesses the storage device. I will not do it.

【0044】VSTC命令と同様に、本ベクトル処理装
置において、ベクトルレジスタの各要素に対応するアク
セス要求は、4つのアクセス要求発行回路20a〜20
dから同一要素並列に属する4要素ずつが同時に発行さ
れる。アクセス要求発行時には、ベクトルマスクレジス
タ4a〜4dからマスクデータL4a1〜L4d1を読
みだし、アクセス要求発行回路20a〜20dからアク
セス要求L20a0〜L20d0、マスクデータL20
a2〜L20d2をアクセス要求統合回路21に送出す
る。ここで、アクセス要求にはアクセス要求の命令種、
先頭アドレス情報、アドレス増分値情報、アクセスアド
レスおよび最終要素並列には最終要素並列フラグが付加
されているものとする。
Similar to the VSTC instruction, in this vector processing device, the access request corresponding to each element of the vector register has four access request issuing circuits 20a-20.
Four elements belonging to the same element in parallel are simultaneously issued from d. When issuing an access request, the mask data L4a1 to L4d1 are read from the vector mask registers 4a to 4d, and the access request issuing circuits 20a to 20d access requests L20a0 to L20d0 and the mask data L20.
a2-L20d2 are sent to the access request integration circuit 21. Here, the access request includes the instruction type of the access request,
A final element parallel flag is added to the start address information, address increment value information, access address, and final element parallel.

【0045】図2にフェッチデータ分配回路25の詳細
を示す。フェッチデータ分配回路25は、アクセス要求
発行回路20a〜20d対応にフェッチデータバッファ
24a〜24dからデータを選択するセレクタ251a
〜251d、異なる要素並列のアクセス要求を統合した
場合後行要素並列のためにフェッチデータを保持するフ
ェッチデータワ−クレジスタ253、フェッチデータワ
−クレジスタ253に格納するデータを選択するセレク
タ252からなる。
FIG. 2 shows the details of the fetch data distribution circuit 25. The fetch data distribution circuit 25 selects a selector 251a for selecting data from the fetch data buffers 24a to 24d corresponding to the access request issuing circuits 20a to 20d.
251d, a fetch data work register 253 for holding fetch data for subsequent element parallelization when integrating access requests of different element parallels, and a selector 252 for selecting data to be stored in the fetch data work register 253.

【0046】図5に示したアクセス要求統合制御回路2
10内の、フェッチデータ分配情報生成回路2105
は、アクセス要求統合判定回路2101から送出される
アクセス要求統合制御信号L2101によりフェッチデ
ータ分配回路25内のセレクタ251a〜251d,お
よび252のセレクト信号となるフェッチデータ分配情
報L210a〜L210eを生成する。フェッチデータ
分配情報L210a〜L210eはフェッチデータ分配
情報バッファ27に格納される。
Access request integrated control circuit 2 shown in FIG.
Fetch data distribution information generation circuit 2105 in 10
Generates fetch data distribution information L210a to L210e to be select signals for the selectors 251a to 251d and 252 in the fetch data distribution circuit 25 by the access request integration control signal L2101 sent from the access request integration determination circuit 2101. The fetch data distribution information L210a to L210e is stored in the fetch data distribution information buffer 27.

【0047】これらの回路について、以下、図6の例を
用いて詳細に説明する。
These circuits will be described in detail below with reference to the example of FIG.

【0048】第0要素並列のアクセス要求には、アクセ
ス要求識別子0が割当てられ、マスクデータの値から要
素A00およびA02は有効、要素A01およびA03
は無効である。マスクカウンタ2100aは0、210
0bは1、2100cは1、2100dは2になる。ア
クセス要求統合判定回路2101において、VLE命令
でアクセス幅が4バイト、アドレス増分値が4バイトで
あることよりアクセス要求の統合を行い、要素A00と
A02を統合し、要素A00を記憶装置に送出しA02
は記憶装置をアクセスしないことを判断しアクセス要求
統合制御信号L2101として送出する。
An access request identifier 0 is assigned to the 0th element parallel access request, elements A00 and A02 are valid, and elements A01 and A03 are valid from the value of the mask data.
Is invalid. The mask counter 2100a has 0, 210
0b is 1, 2100c is 1, and 2100d is 2. In the access request integration judgment circuit 2101, the access width is 4 bytes and the address increment value is 4 bytes by the VLE instruction, so that the access requests are integrated, the elements A00 and A02 are integrated, and the element A00 is sent to the storage device. A02
Judges that the storage device is not accessed and sends it as an access request integration control signal L2101.

【0049】無効フラグ付加回路2103では、アクセ
ス要求統合制御信号L2101より、要素A02はアク
セス要求統合によってアクセスしない要素であることを
判断しアクセス要求L21a0に無効フラグを付加す
る。また、要素A01およびA03はマスクデータL2
0b2およびL20d2が‘0’であることからアクセ
ス要求L21b0,L21d0に無効フラグを付加す
る。フェッチデータ分配情報生成回路2105では、ア
クセス要求統合制御信号L2101より、A00に対し
てフェッチデータバッファ24aのアクセス要求識別子
0に対応する面の上4バイトを選択し、A02に対して
同じくフェッチデータバッファ24aのアクセス要求識
別子0に対応する面の下4バイトを選択することをフェ
ッチデータ分配情報L210a,L210cとして生成
し、フェッチデータ分配情報バッファ27に送出する。
すなわち、第0要素並列は、アクセス要求L21b0,
L21c0およびL21d0に無効フラグが付加され、
アクセス要求L21a0は有効なアクセス要求として、
アクセス要求スタック22a〜22dに送出される。
The invalid flag adding circuit 2103 judges from the access request integration control signal L2101 that the element A02 is an element that is not accessed by access request integration, and adds an invalid flag to the access request L21a0. The elements A01 and A03 are mask data L2.
Since 0b2 and L20d2 are "0", an invalid flag is added to the access requests L21b0 and L21d0. The fetch data distribution information generation circuit 2105 selects 4 bytes above the surface corresponding to the access request identifier 0 of the fetch data buffer 24a for A00 from the access request integration control signal L2101, and also selects the fetch data buffer for A02. Selecting the lower 4 bytes of the surface corresponding to the access request identifier 0 of 24a is generated as fetch data distribution information L210a and L210c and sent to the fetch data distribution information buffer 27.
That is, the 0th element parallel is the access request L21b0,
An invalid flag is added to L21c0 and L21d0,
The access request L21a0 is a valid access request.
It is sent to the access request stacks 22a to 22d.

【0050】第1要素並列のアクセス要求には、アクセ
ス要求識別子1が割当てられ、マスクデータの値から要
素A07は有効、要素A04,A05およびA06は無
効である。マスクカウンタ2100a〜2100dはす
べて2になる。アクセス要求統合判定回路2101にお
いて第0要素並列と同様にアクセス要求の統合を行い、
要素A07は統合するが統合する要素を待たずに記憶装
置をアクセスすることを判断しアクセス要求統合制御信
号L2101として送出する。無効フラグ付加回路21
03では、要素A04,A05およびA06はマスクデ
ータL20a2〜L20c2が‘0’であることからア
クセス要求L21a0,L21b0およびL21c0に
無効フラグを付加する。フェッチデータ分配情報生成回
路2105では、アクセス要求統合制御信号L2101
より、A07に対してフェッチデータバッファ24bの
アクセス要求識別子1に対応する面の上4バイトを選択
し、フェッチデータワークレジスタ253に対してフェ
ッチデータバッファ24aのアクセス要求識別子1に対
応する面のデータを選択することをフェッチデータ分配
情報L210d,L210eとして生成し、フェッチデ
ータ分配情報バッファ27に送出する。すなわち、第1
要素並列は、アクセス要求L21a0〜L21c0に無
効フラグが付加され、アクセス要求L21d0は有効な
アクセス要求として、アクセス要求スタック22a〜2
2dに送出される。
The access request identifier 1 is assigned to the first element parallel access request, and the element A07 is valid and the elements A04, A05 and A06 are invalid according to the mask data value. The mask counters 2100a to 2100d all become 2. In the access request integration determination circuit 2101, access requests are integrated in the same manner as the 0th element parallel,
The element A07 integrates, but determines to access the storage device without waiting for the element to be integrated, and sends it as the access request integration control signal L2101. Invalid flag addition circuit 21
In 03, since the elements A04, A05 and A06 have the mask data L20a2 to L20c2 of "0", the invalid flags are added to the access requests L21a0, L21b0 and L21c0. In the fetch data distribution information generation circuit 2105, the access request integration control signal L2101
Therefore, the upper 4 bytes of the surface corresponding to the access request identifier 1 of the fetch data buffer 24b are selected for A07, and the data of the surface corresponding to the access request identifier 1 of the fetch data buffer 24a are selected for the fetch data work register 253. Is selected as fetch data distribution information L210d and L210e, and is sent to the fetch data distribution information buffer 27. That is, the first
In the element parallel processing, an invalid flag is added to the access requests L21a0 to L21c0, and the access request L21d0 is a valid access request, and the access request stacks 22a to 22a-2.
2d.

【0051】第2要素並列のアクセス要求には、アクセ
ス要求識別子2が割当てられ、マスクデータの値から要
素A08〜A11はすべて無効である。マスクカウンタ
2100a〜2100dはすべて3になる。アクセス要
求統合判定回路2101において第0要素並列と同様
に、アクセス要求の統合を行うが、この要素並列には有
効な要素が存在しないことを判断しアクセス要求統合制
御信号L2101として送出する。そして、無効フラグ
付加回路において、要素A08〜A11はマスクデータ
L20a2〜L20d2が‘0’であることからアクセ
ス要求L21a0〜L21d0すべてに無効フラグを付
加する。
The access request identifier 2 is assigned to the second element parallel access request, and all the elements A08 to A11 are invalid according to the value of the mask data. The mask counters 2100a to 2100d all become 3. The access request integration determination circuit 2101 integrates access requests as in the 0th element parallel, but determines that there is no valid element in this element parallel and sends it as the access request integration control signal L2101. In the invalid flag adding circuit, the elements A08 to A11 add invalid flags to all the access requests L21a0 to L21d0 because the mask data L20a2 to L20d2 are "0".

【0052】第3〜4要素並列のアクセス要求には、ア
クセス要求識別子3,0が割当てられ、マスクデータの
値から要素A12〜A15,A16〜A19はすべて無
効である。マスクカウンタ2100a〜2100dはす
べて3のままになる。アクセス要求統合判定回路210
1において第0要素並列と同様にアクセス要求の統合を
行うが、これら要素並列には有効な要素が存在しないこ
とを判断しアクセス要求統合制御信号L2101として
送出する。そして、無効フラグ付加回路において、要素
A12〜A15,A16〜A19はマスクデータL20
a2〜L20d2が‘0’であることからアクセス要求
L21a0〜L21d0すべてに無効フラグを付加す
る。
Access request identifiers 3 and 0 are assigned to the third to fourth element parallel access requests, and all the elements A12 to A15 and A16 to A19 are invalid according to the mask data value. The mask counters 2100a to 2100d all remain 3. Access request integration determination circuit 210
In 1, the access requests are integrated in the same manner as in the 0th element parallel, but it is determined that there is no effective element in these element parallels, and the access request integration control signal L2101 is sent. Then, in the invalid flag adding circuit, the elements A12 to A15 and A16 to A19 are mask data L20.
Since a2 to L20d2 are "0", an invalid flag is added to all access requests L21a0 to L21d0.

【0053】第5要素並列のアクセス要求には、アクセ
ス要求識別子1が割当てられ、マスクデータの値から要
素A21およびA22は有効、要素A20およびA23
は無効である。マスクカウンタ2100aは3、210
0bは3、2100cは4、2100dは5になる。ア
クセス要求統合判定回路2101において第0要素並列
と同様にアクセス要求の統合を行い、要素A21はアク
セス要求統合によって既に記憶装置に対するアクセス要
求が送出されており、要素A22は統合するが統合する
要素を待たずに記憶装置をアクセスすることを判断しア
クセス要求統合制御信号L2101として送出する。無
効フラグ付加回路2103では、アクセス要求統合制御
信号L2101より、要素A21はアクセス要求統合に
よって記憶装置をアクセスしない要素であることを判断
し無効フラグを付加する。また、要素A20およびA2
3はマスクデータL20a2およびL20d2が‘0’
であることから無効フラグを付加する。フェッチデータ
分配情報生成回路2105では、アクセス要求統合制御
信号L2101より、A21に対してフェッチデータバ
ッファワークレジスタ253の下4バイトを選択し、A
22に対してフェッチデータバッファ24cのアクセス
要求識別子1に対応する面のデータを選択し、フェッチ
データワークレジスタ253に対してフェッチデータバ
ッファ24cのアクセス要求識別子1に対応する面のデ
ータを選択することをフェッチデータ分配情報L210
b,L210c,L210eとして生成し、フェッチデ
ータ分配情報バッファ27に送出する。すなわち、第5
要素並列は、アクセス要求L21a0,L21b0およ
びL21d0に無効フラグが付加され、アクセス要求L
21c0は有効なアクセス要求として、アクセス要求ス
タック22a〜22dに送出される。
Access request identifier 1 is assigned to the fifth element parallel access request, elements A21 and A22 are valid, and elements A20 and A23 are valid from the value of the mask data.
Is invalid. The mask counter 2100a has 3,210
0b becomes 3, 2100c becomes 4, and 2100d becomes 5. In the access request integration determination circuit 2101, the access requests are integrated in the same manner as the 0th element parallel, the element A21 has already sent the access request to the storage device by the access request integration, and the element A22 integrates the elements to be integrated. It is determined that the storage device is to be accessed without waiting, and the access request integration control signal L2101 is sent. In the invalid flag addition circuit 2103, the element A21 judges from the access request integration control signal L2101 that the element does not access the storage device by the access request integration, and adds the invalid flag. Also, the elements A20 and A2
3, the mask data L20a2 and L20d2 are "0".
Therefore, the invalid flag is added. The fetch data distribution information generation circuit 2105 selects the lower 4 bytes of the fetch data buffer work register 253 for A21 from the access request integration control signal L2101, and
22 selects the data of the plane corresponding to the access request identifier 1 of the fetch data buffer 24c and the fetch data work register 253 selects the data of the plane corresponding to the access request identifier 1 of the fetch data buffer 24c. Fetch data distribution information L210
b, L210c, L210e, and output to the fetch data distribution information buffer 27. That is, the fifth
In the element parallel processing, an invalid flag is added to the access requests L21a0, L21b0 and L21d0, and the access request L
21c0 is sent to the access request stacks 22a to 22d as a valid access request.

【0054】第6要素並列のアクセス要求には、アクセ
ス要求識別子2が割当てられ、マスクデータの値から要
素A24〜A27はすべて無効である。マスクカウンタ
2100a〜2100dはすべて5になる。アクセス要
求統合判定回路2101において第0要素並列と同様に
アクセス要求の統合を行うが、この要素並列には有効な
要素が存在しないことを判断しアクセス要求統合制御信
号L2101として送出する。そして、無効フラグ付加
回路において、要素A24〜A27はマスクデータL2
0a2〜L20d2が’0’であることからアクセス要
求L21a0〜L21d0すべてに無効フラグを付加す
る。
The access request identifier 2 is assigned to the sixth element parallel access request, and all the elements A24 to A27 are invalid according to the mask data value. The mask counters 2100a to 2100d all become 5. The access request integration determination circuit 2101 integrates access requests in the same manner as the 0th element parallel, but determines that there is no valid element in this element parallel and sends it as an access request integration control signal L2101. Then, in the invalid flag adding circuit, the elements A24 to A27 are mask data L2.
Since 0a2 to L20d2 are "0", an invalid flag is added to all access requests L21a0 to L21d0.

【0055】最終要素並列の第7要素並列のアクセス要
求には、アクセス要求識別子3が割当てられ、マスクデ
ータの値から要素A28〜A31はすべて無効である。
マスクカウンタ2100a〜2100dはすべて5のま
まになる。アクセス要求統合判定回路2101において
第0要素並列と同様にアクセス要求の統合を行うが、こ
の要素並列には有効な要素が存在しないことを判断しア
クセス要求統合制御信号L2101として送出する。こ
の時、VSTC命令とは異なり統合する要素が統合待ち
をしていることはないのですべてアクセス要求は無効と
してよい。従って、無効フラグ付加回路において、要素
A24〜A27はマスクデータL20a2〜L20d2
が‘0’であることからアクセス要求L21a0〜L2
1d0すべてに無効フラグを付加する。
The access request identifier 3 is assigned to the access request of the seventh element parallel of the final element parallel, and all the elements A28 to A31 are invalid according to the value of the mask data.
The mask counters 2100a to 2100d all remain 5. The access request integration determination circuit 2101 integrates access requests in the same manner as the 0th element parallel, but determines that there is no valid element in this element parallel and sends it as an access request integration control signal L2101. At this time, unlike the VSTC instruction, since the element to be integrated does not wait for integration, all access requests may be invalidated. Therefore, in the invalid flag adding circuit, the elements A24 to A27 are mask data L20a2 to L20d2.
Is "0", the access requests L21a0 to L2a0
An invalid flag is added to all 1d0.

【0056】次に(図3,4に戻って)、VSTC命令
と同様に、アクセス要求識別子制御回路26により、全
てのアクセス要求スタックに対する同一アクセス要求識
別子が有効であるアクセス要求送出許可信号L260に
より、アクセス要求スタック22a〜22dからアクセ
ス要求を読みだす。そして、アクセス要求をアクセス要
求スタックから読みだすごとに割り当てられたアクセス
要求識別子を無効にする。
Next (returning to FIGS. 3 and 4), similarly to the VSTC instruction, the access request identifier control circuit 26 causes the access request transmission permission signal L260 in which the same access request identifier is valid for all access request stacks. , Access requests are read from the access request stacks 22a to 22d. Then, each time the access request is read from the access request stack, the assigned access request identifier is invalidated.

【0057】アクセス要求スタック22a〜22dから
読みだしたアクセス要求が無効フラグ付きでない有効な
アクセス要求であるときは、アクセスする記憶単位に対
応した優先順位決定回路23a〜23dに送出され優先
順位が取られるとアクセス要求識別子を有効L23a1
〜L23d1にして、アクセス要求L23a0〜L23
d0を記憶装置1に送出する。
When the access request read from the access request stacks 22a to 22d is a valid access request without an invalid flag, it is sent to the priority order determining circuits 23a to 23d corresponding to the storage unit to be accessed and the priority order is taken. Access request identifier becomes valid L23a1
-L23d1 and access requests L23a0-L23
The d0 is sent to the storage device 1.

【0058】アクセス要求スタック22a〜22dから
読みだしたアクセス要求に無効フラグが付加されている
場合、アクセス要求は優先順位決定回路に送出せず、ア
クセス要求識別子を有効L22a1〜L22d1にす
る。
When the invalid flag is added to the access request read from the access request stacks 22a to 22d, the access request is not sent to the priority order determining circuit and the access request identifiers are set to valid L22a1 to L22d1.

【0059】記憶装置1では、対応する記憶単位1a〜
1dからフェッチデータを読みだし記憶制御装置2に送
出する。
In the storage device 1, the corresponding storage units 1a ...
The fetch data is read from 1d and sent to the storage controller 2.

【0060】記憶制御装置2内では、優先順位決定回路
23a〜23dで優先順位を取られたアクセス要求の発
行元およびアクセス要求識別子番号L23a〜L23d
にしたがってフェッチデータバッファ24a〜24dに
書き込む。
In the storage controller 2, the issuer of the access request and the access request identifier number L23a to L23d which are prioritized by the priority determining circuits 23a to 23d.
The fetch data buffers 24a to 24d are written in accordance with.

【0061】図6の例では、要素A00で送出されたア
クセス要求のフェッチデータはフェッチデータバッファ
24aのアクセス要求識別子0に対応する面に書き込ま
れる。同様に、要素A07で送出されたアクセス要求の
フェッチデータはフェッチデータバッファ24bのアク
セス要求識別子1に対応する面に、要素A22で送出さ
れたアクセス要求のフェッチデータはフェッチデータバ
ッファ24cのアクセス要求識別子1に対応する面に書
き込まれる。
In the example of FIG. 6, the fetch data of the access request sent by the element A00 is written in the plane corresponding to the access request identifier 0 of the fetch data buffer 24a. Similarly, the fetch data of the access request sent by the element A07 corresponds to the access request identifier 1 of the fetch data buffer 24b, and the fetch data of the access request sent by the element A22 is the access request identifier of the fetch data buffer 24c. It is written on the surface corresponding to 1.

【0062】アクセス要求識別子制御回路26は、同一
要素並列に割り当てたアクセス要求識別子がすべて有効
になるとフェッチデータ読みだしを指示L261を送出
する。フェッチデータ読みだし指示L261によって、
同一アクセス要求識別子に対応するフェッチデータバッ
ファからデータを読みだす。アクセス要求発行回路20
a〜20dに対するデータの返送は、フェッチデータ分
配情報バッファ27内のフェッチデータ分配情報L27
0a〜L270dに従い、セレクタ251a〜251d
を介して送出される。同様に、フェッチデータ分配情報
L270eにより、セレクタ252を介してフェッチデ
ータワークレジスタ253に格納する。
The access request identifier control circuit 26 sends a fetch data read instruction L261 when all the access request identifiers assigned to the same element in parallel are valid. By the fetch data read instruction L261,
The data is read from the fetch data buffer corresponding to the same access request identifier. Access request issuing circuit 20
Fetch data distribution information L27 in the fetch data distribution information buffer 27 is used for returning data to a to 20d.
0a to L270d, selectors 251a to 251d
Sent through. Similarly, the fetch data distribution information L270e is stored in the fetch data work register 253 via the selector 252.

【0063】図6の例では、第0要素並列に対し、アク
セス要求識別子0が有効になると、フェッチデータバッ
ファのアクセス要求識別子0に対応する面からデータを
読みだし、フェッチデータ分配情報L270aによっ
て、要素A00に対してセレクタ251aでフェッチデ
ータバッファ24aの上4バイトを選択しフェッチデー
タL25aとしてアクセス要求発行回路20aに送出す
る。また、フェッチデータ分配情報L270cによっ
て、要素A02に対してセレクタ251cでフェッチデ
ータバッファ24aの下4バイトを選択しフェッチデー
タL25cとしてアクセス要求発行回路20cに送出す
る。同一要素並列に対するフェッチデータL25a〜L
25dの送出は同時に行われる。但し、マスクデータ
‘0’で無効アクセス要求であった要素に対するフェッ
チデータは不要であるため送出しない。同様に、第1要
素並列に対し、アクセス要求識別子1が有効になると、
フェッチデータ分配情報L270に従い、フェッチデー
タバッファのアクセス要求識別子1に対応する面からデ
ータを読みだし、フェッチデータ分配情報L270dに
よって、要素A07に対してセレクタ251dでフェッ
チデータバッファ24dの上4バイトを選択しフェッチ
データL25dとしてアクセス要求発行回路20dに送
出する。また、フェッチデータ分配情報L270eによ
って、フェッチデータワークレジスタ253に対してセ
レクタ252でフェッチデータバッファ24dのデータ
を選択する。第2〜4要素並列はすべての要素が無効で
あったため、フェッチデータは送出しない。第2〜4要
素並列に対するアクセス要求識別子2〜3,0が有効に
なり、第5要素並列に対し、アクセス要求識別子1が有
効になると、フェッチデータバッファのアクセス要求識
別子1に対応する面からデータを読みだし、フェッチデ
ータ分配情報L270bによって、要素A21に対して
セレクタ251bでフェッチデータワークレジスタ25
3の下4バイトを選択しフェッチデータL25bとして
アクセス要求発行回路20bに送出する。フェッチデー
タ分配情報L270cによって、要素A22に対してセ
レクタ251cでフェッチデータバッファ24cの上4
バイトを選択しフェッチデータL25cとしてアクセス
要求発行回路20cに送出する。また、フェッチデータ
分配情報L270eによって、フェッチデータワークレ
ジスタ253に対してセレクタ252でフェッチデータ
バッファ24cのデータを選択する。第6〜7要素並列
はすべての要素が無効であったため、フェッチデータは
送出しない。従って、最後にフェッチデータワークレジ
スタ253に格納されたデータは、そのまま使われな
い。
In the example of FIG. 6, when the access request identifier 0 becomes valid for the 0th element parallel, the data is read from the surface corresponding to the access request identifier 0 of the fetch data buffer, and the fetch data distribution information L270a For the element A00, the selector 251a selects the upper 4 bytes of the fetch data buffer 24a and sends the fetch data L25a to the access request issuing circuit 20a. The selector 251c selects the lower 4 bytes of the fetch data buffer 24a for the element A02 according to the fetch data distribution information L270c, and sends the fetch data L25c to the access request issuing circuit 20c. Fetch data L25a to L for the same element parallel
25d is sent at the same time. However, the fetch data for the element for which the mask data is "0" and the invalid access request is not sent because it is unnecessary. Similarly, when the access request identifier 1 becomes valid for the first element parallel,
According to the fetch data distribution information L270, the data is read from the surface corresponding to the access request identifier 1 of the fetch data buffer, and the fetch data distribution information L270d selects the upper 4 bytes of the fetch data buffer 24d with the selector 251d for the element A07. Then, the fetch data L25d is sent to the access request issuing circuit 20d. Further, the selector 252 selects the data in the fetch data buffer 24d for the fetch data work register 253 according to the fetch data distribution information L270e. In the second to fourth element parallel processing, all elements are invalid, so fetch data is not transmitted. When the access request identifiers 2 to 3 and 0 for the second to fourth element parallel are valid and the access request identifier 1 is valid to the fifth element parallel, the data corresponding to the access request identifier 1 of the fetch data buffer is displayed. And fetch data work register 25 in selector 251b for element A21 according to fetch data distribution information L270b.
The lower 4 bytes of 3 are selected and sent to the access request issuing circuit 20b as fetch data L25b. According to the fetch data distribution information L270c, the selector 251c for the element A22 causes the upper 4 of the fetch data buffer 24c.
A byte is selected and sent to the access request issuing circuit 20c as fetch data L25c. The selector 252 selects the data in the fetch data buffer 24c for the fetch data work register 253 according to the fetch data distribution information L270e. In the sixth to seventh element parallel processing, all elements are invalid, so fetch data is not transmitted. Therefore, the data finally stored in the fetch data work register 253 is not used as it is.

【0064】このようにして、フェッチデータバッファ
24a〜24dまたはフェッチデータワークレジスタ2
53から読みだされたフェッチデータL25a〜L25
dは、アクセス要求元20a〜20dを経てベクトルレ
ジスタ3a〜3dにフェッチデータL2a〜L2dとし
て送出される。
In this way, the fetch data buffers 24a to 24d or the fetch data work register 2
Fetch data L25a to L25 read from 53
d is sent as fetch data L2a to L2d to the vector registers 3a to 3d via the access request sources 20a to 20d.

【0065】[0065]

【発明の効果】以上のように、本発明によれば、要素並
列処理を行うベクトル処理装置において、複数の有効無
効が混在したアクセス要求元から同時刻または異なる時
刻に発生した同一記憶単位をアクセスする有効無効が混
在したアクセス要求の有効なアクセス要求のみを単一の
アクセス要求としてまとめて記憶装置にアクセスするの
で、アクセス要求の競合を軽減することができる。特
に、VLEおよびVSTC命令においては、マスクデー
タによって統合するアクセス要求の発生時刻が離れてい
ても、アクセス要求の統合が可能になる。
As described above, according to the present invention, in a vector processing device for performing element parallel processing, the same storage unit generated at the same time or different time is accessed from an access request source in which a plurality of valid / invalid mixed. Since only valid access requests of access requests having mixed validity and invalidity are combined into a single access request to access the storage device, contention of access requests can be reduced. Particularly, in the VLE and VSTC instructions, access requests can be integrated even if the generation times of the access requests to be integrated are different according to the mask data.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のストアデータワークレジスタおよびス
トアマークワークレジスタを含むアクセス要求統合回路
の詳細を示す図。
FIG. 1 is a diagram showing details of an access request integration circuit including a store data work register and a store mark work register of the present invention.

【図2】本発明のフェッチデータワークレジスタを含む
フェッチデータ分配回路の詳細を示す図。
FIG. 2 is a diagram showing details of a fetch data distribution circuit including a fetch data work register of the present invention.

【図3】本発明が適用されるベクトル処理装置の全体構
成の一部を示す図。
FIG. 3 is a diagram showing a part of the overall configuration of a vector processing device to which the present invention is applied.

【図4】本発明が適用されるベクトル処理装置の全体構
成の他の一部を示す図。
FIG. 4 is a diagram showing another part of the overall configuration of the vector processing device to which the present invention is applied.

【図5】アクセス要求統合制御回路の詳細を示す図。FIG. 5 is a diagram showing details of an access request integrated control circuit.

【図6】本実施例で説明するアクセス命令の例を示す
図。
FIG. 6 is a diagram showing an example of an access instruction described in this embodiment.

【図7】図6のアクセス命令の有効なアクセス要求と記
憶装置上のアドレスとの対応を示す図。
7 is a diagram showing the correspondence between valid access requests of the access instruction of FIG. 6 and addresses on a storage device.

【図8】VLおよびVST命令における、ベクトルレジ
スタの要素と記憶装置のアドレス付けを示す図。
FIG. 8 is a diagram showing addressing of elements of a vector register and a storage device in VL and VST instructions.

【図9】VLEおよびVSTC命令における、ベクトル
レジスタの要素と記憶装置のアドレス付けを示す図。
FIG. 9 illustrates the addressing of vector register elements and storage in VLE and VSTC instructions.

【符号の説明】[Explanation of symbols]

1…記憶装置、 0a〜10d…記憶単位、 2…記憶制御装置、 20a〜20d…アクセス要求発行回路、 21…アクセス要求統合回路、 213…ストアデータワークレジスタ、 22a〜22d…アクセス要求スタック、 23a〜23d…優先順位決定回路、 24a〜24d…フェッチデータバッファ、 25…フェッチデータ分配回路、 253…フェッチデータワークレジスタ、 26…アクセス要求識別子制御回路、 27…フェッチデータ分配情報バッファ、 3…ベクトルレジスタ、 4…ベクトルマスクレジスタ、 5…演算器。 DESCRIPTION OF SYMBOLS 1 ... Storage device, 0a-10d ... Storage unit, 2 ... Storage control device, 20a-20d ... Access request issuing circuit, 21 ... Access request integrating circuit, 213 ... Store data work register, 22a-22d ... Access request stack, 23a -23d ... Priority determination circuit, 24a-24d ... Fetch data buffer, 25 ... Fetch data distribution circuit, 253 ... Fetch data work register, 26 ... Access request identifier control circuit, 27 ... Fetch data distribution information buffer, 3 ... Vector register , 4 ... Vector mask register, 5 ... Arithmetic unit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋本 茂子 神奈川県秦野市堀山下1番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 磯部 忠章 神奈川県秦野市堀山下1番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 北井 克佳 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 石原 修 神奈川県秦野市堀山下1番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 布川 弘治 神奈川県秦野市堀山下1番地 日立コンピ ュータエンジニアリング株式会社内 (72)発明者 樋口 修通 東京都小平市上水本町五丁目22番1号 株 式会社日立マイコンシステム内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Shigeko Hashimoto 1 Horiyamashita, Hadano City, Kanagawa Pref., General Computer Division, Hitachi, Ltd. (72) Inada Tadaaki Isobe 1 Horiyamashita, Hadano, Kanagawa Tate Works General-purpose Computer Division (72) Inventor Katsuka Kitai 1-280, Higashi Koikekubo, Kokubunji, Tokyo Inside Central Research Laboratory, Hitachi, Ltd. (72) Inventor Osamu Ishihara 1 Horiyamashita, Hadano, Kanagawa General-purpose computer division (72) Inventor Koji Nunokawa 1 Horiyamashita, Hadano-shi, Kanagawa Hitachi Computer Engineering Co., Ltd. (72) Inventor Shutsugu Higuchi 5-22-1 Kamimizumoto-cho, Kodaira-shi, Tokyo Inside the Hitachi Microcomputer System

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】要素並列処理を行うベクトル処理装置で、
独立にアクセス可能な複数の記憶単位を備えた記憶装置
を制御する記憶制御方式において、 複数のアクセス要求元から同時刻または異なる時刻に発
生し有効無効の混在したアクセス要求に対し、これらア
クセス要求の受付時刻に対応したアクセス要求識別子を
付加し、記憶単位ごとに有効なアクセス要求を発生順に
グループに分割し、これらグループをまとめて単一のア
クセス要求として前記記憶装置にアクセスすることを特
徴とする記憶制御方式。
1. A vector processing device for performing element parallel processing,
In a storage control method that controls a storage device that has multiple storage units that can be accessed independently, in response to access requests that are generated at the same time or different times from multiple access request sources It is characterized in that an access request identifier corresponding to a reception time is added, effective access requests for each storage unit are divided into groups in the order of occurrence, and these groups are collectively accessed as a single access request to the storage device. Memory control method.
【請求項2】請求項1の記憶制御方式において、 前記グループのアクセス要求が異なる時刻に発生した場
合に、前記グループのストアデータが揃うまでストアデ
ータを順次まとめ保持するストアデータワークレジスタ
を備えることにより、前記グループをまとめて単一のア
クセス要求として前記記憶装置にアクセスする事を特徴
とする記憶制御方式。
2. The storage control method according to claim 1, further comprising: a store data work register that sequentially holds the store data until the store data of the group is completed when access requests of the group occur at different times. According to the storage control method, the group is collectively accessed as a single access request to the storage device.
【請求項3】請求項2の記憶制御方式において、 最終時刻に発生したアクセス要求であることを判断し、
同一記憶単位にアクセスする他のアクセス要求を待たず
に前記記憶装置にアクセスすることを特徴とする記憶制
御方式。
3. The storage control method according to claim 2, wherein the access request is generated at the final time,
A storage control method characterized in that the storage device is accessed without waiting for another access request to access the same storage unit.
【請求項4】請求項3の記憶制御方式において、 前記ストアデータワークレジスタにストアデータを保持
したまま、最終時刻に発生したアクセス要求まで有効な
アクセス要求が発生しないことを判断し、最終無効アク
セス要求を有効なアクセス要求として、前記ストアデー
タワークレジスタに保持していたストアデータを送出す
ることを特徴とする記憶制御方式。
4. The storage control method according to claim 3, wherein it is determined that a valid access request is not generated until an access request generated at a final time while holding the store data in the store data work register, and a final invalid access is performed. A storage control system characterized in that the store data held in the store data work register is sent as a valid access request.
【請求項5】請求項1の記憶制御方式において、 記憶装置から読みだしたフェッチデータを記憶装置にア
クセスしたアクセス要求のアクセス要求発生元と付加し
たアクセス要求識別子対応のフェッチデータバッファに
格納することを特徴とする記憶制御方式。
5. The storage control method according to claim 1, wherein the fetch data read from the storage device is stored in a fetch data buffer corresponding to an access request generation source of an access request that accesses the storage device and an added access request identifier. A storage control method characterized by.
【請求項6】請求項5の記憶制御方式において、 アクセス要求をまとめると同時に、該アクセス要求に対
応するフェッチデータを読みだす前記フェッチデータバ
ッファの位置に関する情報をフェッチデータ分配情報バ
ッファに保持し、該情報によって前記フェッチデータ
を、同一時刻に発生した複数のアクセス要求のアクセス
要求元に返送することを特徴とする記憶制御方式。
6. The storage control system according to claim 5, wherein the access requests are put together, and at the same time, information about the position of the fetch data buffer for reading the fetch data corresponding to the access request is held in the fetch data distribution information buffer, A storage control system characterized in that the fetch data is returned to an access request source of a plurality of access requests generated at the same time according to the information.
【請求項7】請求項6の記憶制御方式において、 異なる時刻に発生したアクセス要求を単一のアクセスと
してまとめた場合、前記フェッチデータバッファから読
みだした該アクセス要求に対する1記憶単位分のデータ
を、同一時刻に全てアクセス要求元へ返送し終わらない
ことを検出し、該フェッチデータを前記フェッチデータ
ワークレジスタに保持し、異なる時刻に発生したアクセ
ス要求のフェッチデータ返送時に前記フェッチデータワ
ークレジスタから読みだすことを特徴とする記憶制御方
式。
7. The storage control method according to claim 6, wherein when access requests generated at different times are put together as a single access, data for one storage unit for the access request read from the fetch data buffer is stored. Detecting that the return to the access request source is not completed at the same time, holding the fetch data in the fetch data work register, and reading from the fetch data work register when returning the fetch data of the access request generated at different times. A storage control method characterized by sending out.
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Cited By (4)

* Cited by examiner, † Cited by third party
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JP2010134628A (en) * 2008-12-03 2010-06-17 Renesas Technology Corp Memory controller and data processor
JP2010218350A (en) * 2009-03-18 2010-09-30 Nec Corp Information processor
JP2012198621A (en) * 2011-03-18 2012-10-18 Nec Corp Memory access control device, processor, and memory access control method
US8458281B2 (en) 2009-06-29 2013-06-04 Kabushiki Kaisha Toshiba File sharing system

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010134628A (en) * 2008-12-03 2010-06-17 Renesas Technology Corp Memory controller and data processor
JP2010218350A (en) * 2009-03-18 2010-09-30 Nec Corp Information processor
US8458281B2 (en) 2009-06-29 2013-06-04 Kabushiki Kaisha Toshiba File sharing system
JP2012198621A (en) * 2011-03-18 2012-10-18 Nec Corp Memory access control device, processor, and memory access control method

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