JPH06152417A - Ａ／ｄコンバータ - Google Patents
Ａ／ｄコンバータInfo
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- JPH06152417A JPH06152417A JP29941692A JP29941692A JPH06152417A JP H06152417 A JPH06152417 A JP H06152417A JP 29941692 A JP29941692 A JP 29941692A JP 29941692 A JP29941692 A JP 29941692A JP H06152417 A JPH06152417 A JP H06152417A
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- Japan
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- circuit
- signal
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- Control Of Amplification And Gain Control (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】入力信号のパワーに従ってダイナミックレンジ
を広げることにある。 【構成】Ａ／Ｄ変換部１，第１のダウンサンプリング回
路２および丸め回路３やシフト丸め回路４で処理した入
力信号のパワーを検出するパワー検出回路６を有する。
この検出したパワーがある値より小さい時入力信号をシ
フト丸め回路４で左ビットシフトしてゲインを上げ、後
処理を行う。処理を終了した後、ビットシフトした入力
信号に対してはゲイン調整回路８で逆ビットシフトす
る。これにより、入力信号のダイナミックレンジを広げ
る。
を広げることにある。 【構成】Ａ／Ｄ変換部１，第１のダウンサンプリング回
路２および丸め回路３やシフト丸め回路４で処理した入
力信号のパワーを検出するパワー検出回路６を有する。
この検出したパワーがある値より小さい時入力信号をシ
フト丸め回路４で左ビットシフトしてゲインを上げ、後
処理を行う。処理を終了した後、ビットシフトした入力
信号に対してはゲイン調整回路８で逆ビットシフトす
る。これにより、入力信号のダイナミックレンジを広げ
る。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をデジタル
信号に変換するＡ／Ｄコンバータに関し、特にオーバー
サンプリング手法を用いたＡ／Ｄコンバータに関する。
信号に変換するＡ／Ｄコンバータに関し、特にオーバー
サンプリング手法を用いたＡ／Ｄコンバータに関する。
【０００２】
【従来の技術】従来、信号処理の分野においては、高速
且つ高精度なデジタルシグナルプロセッサが出現してい
る。このデジタルシグナルプロセッサに対して、処理す
べきアナログ信号と等価なデジタル信号を十分高い精度
で供給できるＡ／Ｄコンバータが要求されている。この
ような状況下におけるオーバーサンプリング手法を用い
たＡ／Ｄコンバータは、集積回路の微細化および大規模
化に伴い、近年最も注目されているＡ／Ｄコンバータで
ある。このオーバーサンプリングＡ／Ｄコンバータと
は、アナログ信号を高いサンプリング周波数でＡ／Ｄ変
換し、デジタル信号処理で所望のサンプリングレートに
変換していく回路である。すなわち、アナログ構成部を
小さくし、対雑音性と低歪性を実現していくものであ
り、今後もさまざまな分野で実用化が期待されている。
且つ高精度なデジタルシグナルプロセッサが出現してい
る。このデジタルシグナルプロセッサに対して、処理す
べきアナログ信号と等価なデジタル信号を十分高い精度
で供給できるＡ／Ｄコンバータが要求されている。この
ような状況下におけるオーバーサンプリング手法を用い
たＡ／Ｄコンバータは、集積回路の微細化および大規模
化に伴い、近年最も注目されているＡ／Ｄコンバータで
ある。このオーバーサンプリングＡ／Ｄコンバータと
は、アナログ信号を高いサンプリング周波数でＡ／Ｄ変
換し、デジタル信号処理で所望のサンプリングレートに
変換していく回路である。すなわち、アナログ構成部を
小さくし、対雑音性と低歪性を実現していくものであ
り、今後もさまざまな分野で実用化が期待されている。
【０００３】図４は従来の一例を示すオーバーサンプリ
ング型Ａ／Ｄコンバータのブロック図である。図４に示
すように、従来のオーバーサンプリング型Ａ／Ｄコンバ
ータは、周波数ｆ１でサンプリングし且つ入力アナログ
信号をデジタル信号に変換して出力するＡ／Ｄ変換部１
と、このＡ／Ｄ変換部１の出力データを入力して折り返
し雑音抑圧フィルタに通した後、周波数ｆ１からｆ２
（ｆ１＞ｆ２）にダウンサンプリングして出力する第１
のダウンサンプリング回路２と、この第１のダウンサン
プリング回路２のＮビット出力データ（Ｎ＞Ｍ）を入力
し上位Ｍビットに切り捨てて出力する丸め回路３と、丸
め回路３のＭビット出力を入力し折り返し雑音を除き帯
域制限するフィルタに通した後周波数ｆ２からｆ３（ｆ
２＞ｆ３）にダウンサンプリングして出力する第２のダ
ウンサンプリング回路７とを備えている。この第２のダ
ウンサンプリング回路７はＭビット長の外部インターフ
ェースと内部演算能力をもつシグナルプロセッサとで構
成される。
ング型Ａ／Ｄコンバータのブロック図である。図４に示
すように、従来のオーバーサンプリング型Ａ／Ｄコンバ
ータは、周波数ｆ１でサンプリングし且つ入力アナログ
信号をデジタル信号に変換して出力するＡ／Ｄ変換部１
と、このＡ／Ｄ変換部１の出力データを入力して折り返
し雑音抑圧フィルタに通した後、周波数ｆ１からｆ２
（ｆ１＞ｆ２）にダウンサンプリングして出力する第１
のダウンサンプリング回路２と、この第１のダウンサン
プリング回路２のＮビット出力データ（Ｎ＞Ｍ）を入力
し上位Ｍビットに切り捨てて出力する丸め回路３と、丸
め回路３のＭビット出力を入力し折り返し雑音を除き帯
域制限するフィルタに通した後周波数ｆ２からｆ３（ｆ
２＞ｆ３）にダウンサンプリングして出力する第２のダ
ウンサンプリング回路７とを備えている。この第２のダ
ウンサンプリング回路７はＭビット長の外部インターフ
ェースと内部演算能力をもつシグナルプロセッサとで構
成される。
【０００４】図５は図４における変換動作を説明するた
めのデータの構成図である。図５に示すように、データ
１０は第１のダウンサンプリング回路２の出力であり、
データ１３は丸め回路３の出力である。また、先頭ビッ
トの“Ｓ”は符号ビットを示す。
めのデータの構成図である。図５に示すように、データ
１０は第１のダウンサンプリング回路２の出力であり、
データ１３は丸め回路３の出力である。また、先頭ビッ
トの“Ｓ”は符号ビットを示す。
【０００５】以下、図４および図５を用い、Ｍ＝１６の
場合について変換動作を説明する。
場合について変換動作を説明する。
【０００６】Ａ／Ｄ変換部１はアナログ信号を入力と
し、サンプリング周波数ｆ１のデジタル信号に変換し出
力する。このサンプリング周波数ｆ１のデジタル信号を
入力する第１のダウンサンプリング回路２は、折り返し
雑音抑圧フィルタに通した後、サンプリング周波数ｆ１
からｆ２（ｆ１＞ｆ２）にダウンサンプリングし、サン
プリング周波数ｆ２のデジタル信号を出力する。この第
１のダウンサンプリング回路２から出力されるデジタル
信号がＮビットのデータ１０である。
し、サンプリング周波数ｆ１のデジタル信号に変換し出
力する。このサンプリング周波数ｆ１のデジタル信号を
入力する第１のダウンサンプリング回路２は、折り返し
雑音抑圧フィルタに通した後、サンプリング周波数ｆ１
からｆ２（ｆ１＞ｆ２）にダウンサンプリングし、サン
プリング周波数ｆ２のデジタル信号を出力する。この第
１のダウンサンプリング回路２から出力されるデジタル
信号がＮビットのデータ１０である。
【０００７】次に、第２のダウンサンプリング回路７は
１６ビット長の外部インターフェースをもっているた
め、丸め回路３は第１のサンプリング回路２のＮビット
出力信号１０のうち（Ｎ−１６）ビットを切り捨て、上
位１６ビットのデータ１３を第２のダウンサンプリング
回路７へ入力する。同様に、第２のダウンサンプリング
回路７はサンプリング周波数ｆ２の１６ビットデジタル
信号１３を入力し、折り返し雑音を除き帯域制限するフ
ィルタに通した後、周波数ｆ２からｆ３（ｆ２＞ｆ３）
にダウンサンプリングして所望のサンプリング周波数ｆ
３のデジタル信号を出力端子ＯＵＴに出力する。
１６ビット長の外部インターフェースをもっているた
め、丸め回路３は第１のサンプリング回路２のＮビット
出力信号１０のうち（Ｎ−１６）ビットを切り捨て、上
位１６ビットのデータ１３を第２のダウンサンプリング
回路７へ入力する。同様に、第２のダウンサンプリング
回路７はサンプリング周波数ｆ２の１６ビットデジタル
信号１３を入力し、折り返し雑音を除き帯域制限するフ
ィルタに通した後、周波数ｆ２からｆ３（ｆ２＞ｆ３）
にダウンサンプリングして所望のサンプリング周波数ｆ
３のデジタル信号を出力端子ＯＵＴに出力する。
【０００８】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
コンバータは、第２のダウンサンプリング回路を１６ビ
ットの外部インターフェースおよび１６ビット長の内部
演算能力を持つシグナルプロセッサで実現しようとする
と、第１のダウンサンプリング回路の出力信号のビット
長が１６より大きいＮビットであるため、丸め回路は上
位１６ビットに丸めて第２のダウンサンプリング回路に
入力する必要がある。従って、ここで丸め演算誤差が発
生するという欠点がある。
コンバータは、第２のダウンサンプリング回路を１６ビ
ットの外部インターフェースおよび１６ビット長の内部
演算能力を持つシグナルプロセッサで実現しようとする
と、第１のダウンサンプリング回路の出力信号のビット
長が１６より大きいＮビットであるため、丸め回路は上
位１６ビットに丸めて第２のダウンサンプリング回路に
入力する必要がある。従って、ここで丸め演算誤差が発
生するという欠点がある。
【０００９】また、上述したＡ／Ｄコンバータは、線形
であるため、そのＳ／Ｎ特性を直線で表わすことができ
る。従って、丸め演算誤差がない場合、Ｓ／Ｎ特性は０
ｄＢとなる。このため、第１のダウンサンプリング回路
の出力信号を１６ビットに丸めたことによる演算誤差は
ノイズとなってＳ／Ｎ特性を劣化させる。この丸め演算
誤差により、Ｓ／Ｎ特性が０ｄＢｍで７０ｄＢと劣化す
ると、−４０ｄＢｍでは３０ｄＢ以上Ｓ／Ｎ特性を確保
できるダイナミックレンジの減少を意味する。かかるモ
デム分野ではＣＣＩＴＴの勧告書で必要なダイナミック
レンジが定められており、十分なダイナミックレンジを
確保出来ないという欠点にもなる。
であるため、そのＳ／Ｎ特性を直線で表わすことができ
る。従って、丸め演算誤差がない場合、Ｓ／Ｎ特性は０
ｄＢとなる。このため、第１のダウンサンプリング回路
の出力信号を１６ビットに丸めたことによる演算誤差は
ノイズとなってＳ／Ｎ特性を劣化させる。この丸め演算
誤差により、Ｓ／Ｎ特性が０ｄＢｍで７０ｄＢと劣化す
ると、−４０ｄＢｍでは３０ｄＢ以上Ｓ／Ｎ特性を確保
できるダイナミックレンジの減少を意味する。かかるモ
デム分野ではＣＣＩＴＴの勧告書で必要なダイナミック
レンジが定められており、十分なダイナミックレンジを
確保出来ないという欠点にもなる。
【００１０】本発明の目的は、かかる丸めによる演算誤
差を無くして高いＳ／Ｎ特性を実現するとともに、入力
信号のパワーによりダイナミックレンジを変更すること
のできるＡ／Ｄコンバータを提供することにある。
差を無くして高いＳ／Ｎ特性を実現するとともに、入力
信号のパワーによりダイナミックレンジを変更すること
のできるＡ／Ｄコンバータを提供することにある。
【００１１】
【課題を解決するための手段】本発明のＡ／Ｄコンバー
タは、アナログ信号を第１の周波数でサンプリングしデ
ジタル信号に変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換
部の出力を入力しサンプリング周波数を前記第１の周波
数よりも小さな第２の周波数にダウンサンプリングする
第１のダウンサンプリング回路と、前記第１のダウンサ
ンプリング回路の出力を共に入力し且つ入力信号の上位
１６ビットを出力する丸め回路および所定のｋビットシ
フト後の上位１６ビットを出力するシフト丸め回路と、
前記丸め回路および前記シフト丸め回路の出力を入力し
てどちらかを選択出力する選択回路と、前記選択回路の
出力を入力しある所定の時間でパワーを検出し前記選択
回路に対する制御信号を出力するパワー検出回路と、前
記選択回路の出力を入力しサンプリング周波数を前記第
２の周波数よりも小さな第３の周波数にダウンサンプリ
ングする第２のダウンサンプリング回路と、前記第２の
ダウンサンプリング回路の出力を入力し前記パワー検出
回路からの制御信号に基づき入力信号のゲインを調整し
て出力するゲイン調整回路とを有し、前記ある所定の時
間で検出したパワー値に従ってあらかじめ定められたｋ
ビットシフトを実行するか否かを決定するように構成さ
れる。
タは、アナログ信号を第１の周波数でサンプリングしデ
ジタル信号に変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換
部の出力を入力しサンプリング周波数を前記第１の周波
数よりも小さな第２の周波数にダウンサンプリングする
第１のダウンサンプリング回路と、前記第１のダウンサ
ンプリング回路の出力を共に入力し且つ入力信号の上位
１６ビットを出力する丸め回路および所定のｋビットシ
フト後の上位１６ビットを出力するシフト丸め回路と、
前記丸め回路および前記シフト丸め回路の出力を入力し
てどちらかを選択出力する選択回路と、前記選択回路の
出力を入力しある所定の時間でパワーを検出し前記選択
回路に対する制御信号を出力するパワー検出回路と、前
記選択回路の出力を入力しサンプリング周波数を前記第
２の周波数よりも小さな第３の周波数にダウンサンプリ
ングする第２のダウンサンプリング回路と、前記第２の
ダウンサンプリング回路の出力を入力し前記パワー検出
回路からの制御信号に基づき入力信号のゲインを調整し
て出力するゲイン調整回路とを有し、前記ある所定の時
間で検出したパワー値に従ってあらかじめ定められたｋ
ビットシフトを実行するか否かを決定するように構成さ
れる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すＡ／Ｄコン
バータのブロック図である。図１に示すように、本実施
例は入力端子ＩＮからのアナログ信号を周波数ｆ１でサ
ンプリングしデジタル信号に変換し出力するＡ／Ｄ変換
部１と、このＡ／Ｄ変換部１の出力データを入力し折り
返し雑音抑圧フィルタに通し且つサンプリング周波数を
ｆ１からｆ２（ｆ１＞ｆ２）にダウンサンプリングする
ことによりＮビット長の信号を出力する第１のダウンサ
ンプリング回路２と、第１のダウンサンプリング回路２
の出力を入力して上位１６ビットに丸めて出力する丸め
回路３と、第１のダウンサンプリング回路２の出力を入
力してｋビット左シフトしてから１６ビットに丸めて出
力するシフト丸め回路４とを有する。また、本実施例は
丸め回路３の出力とシフト丸め回路４の出力を入力し制
御信号ｐに従ってそのどちらかを選択して出力する選択
回路５と、ある所定の時間（Ｔ）だけ選択回路５の出力
を入力してそのパワーを計算し且つパワー値に従って制
御信号ｐを決定し出力するパワー検出回路６と、選択回
路５の出力を入力し折り返し雑音抑圧フィルタに通した
後サンプリング周波数ｆ２からｆ３（ｆ２＞ｆ３）にダ
ウンサンプリングして出力する第２のダウンサンプリン
グ回路７と、この第２のダウンサンプリング回路７の出
力を入力し且つ制御信号ｐに従ってそのまま出力端子Ｏ
ＵＴに出力するかあるいはｋビット右シフトして出力す
るゲイン調整回路８とを有する。
て説明する。図１は本発明の一実施例を示すＡ／Ｄコン
バータのブロック図である。図１に示すように、本実施
例は入力端子ＩＮからのアナログ信号を周波数ｆ１でサ
ンプリングしデジタル信号に変換し出力するＡ／Ｄ変換
部１と、このＡ／Ｄ変換部１の出力データを入力し折り
返し雑音抑圧フィルタに通し且つサンプリング周波数を
ｆ１からｆ２（ｆ１＞ｆ２）にダウンサンプリングする
ことによりＮビット長の信号を出力する第１のダウンサ
ンプリング回路２と、第１のダウンサンプリング回路２
の出力を入力して上位１６ビットに丸めて出力する丸め
回路３と、第１のダウンサンプリング回路２の出力を入
力してｋビット左シフトしてから１６ビットに丸めて出
力するシフト丸め回路４とを有する。また、本実施例は
丸め回路３の出力とシフト丸め回路４の出力を入力し制
御信号ｐに従ってそのどちらかを選択して出力する選択
回路５と、ある所定の時間（Ｔ）だけ選択回路５の出力
を入力してそのパワーを計算し且つパワー値に従って制
御信号ｐを決定し出力するパワー検出回路６と、選択回
路５の出力を入力し折り返し雑音抑圧フィルタに通した
後サンプリング周波数ｆ２からｆ３（ｆ２＞ｆ３）にダ
ウンサンプリングして出力する第２のダウンサンプリン
グ回路７と、この第２のダウンサンプリング回路７の出
力を入力し且つ制御信号ｐに従ってそのまま出力端子Ｏ
ＵＴに出力するかあるいはｋビット右シフトして出力す
るゲイン調整回路８とを有する。
【００１３】図２は図１における変換動作を説明するた
めのデータ構成図である。図２に示すように、各データ
１０〜１２の“Ｓ”は符号ビットを示す。また、Ｎは丸
めによる演算誤差が発生しないビット長であり、Ｎ＞１
６とする。
めのデータ構成図である。図２に示すように、各データ
１０〜１２の“Ｓ”は符号ビットを示す。また、Ｎは丸
めによる演算誤差が発生しないビット長であり、Ｎ＞１
６とする。
【００１４】図３（ａ），（ｂ）はそれぞれ図１におけ
るｋビットシフト機能を説明するための入力レベルおよ
びＳ／Ｎの特性図である。図３（ａ）に示すように、こ
こでは入力レベル０ｄＢｍで８０ｄＢ、−５０ｄＢｍで
３０ｄＢ、０ｄＢｍ以上でＳ／Ｎが著しく劣化するＡ／
Ｄコンバータを想定する。しかも、入力レベル０ｄＢｍ
から−６０ｄＢｍにおいて、Ｓ／Ｎ特性３０ｄＢ以上が
必要であったとする。この場合、図３（ａ）ではこれを
満足できない。よって、ある所定の時間（Ｔ）において
入力信号のパワーを検出し、入力レベルが−１０ｄＢｍ
以下となった時、入力レベルをｋビット左シフトにより
上げる。これは図３（ｂ）に示すように、入力レベルを
上げた分だけ下位で入力レベルが伸びる結果となる。一
般に、ｋ＝２とすると、１２ｄＢｍ程度のレンジの拡張
が期待できる。このｋ値をいくつに設定するかは、Ａ／
Ｄコンバータの仕様として、必要最低Ｓ／Ｎ値とどれだ
けのダイナミックレンジを必要としているかで定まって
くる。
るｋビットシフト機能を説明するための入力レベルおよ
びＳ／Ｎの特性図である。図３（ａ）に示すように、こ
こでは入力レベル０ｄＢｍで８０ｄＢ、−５０ｄＢｍで
３０ｄＢ、０ｄＢｍ以上でＳ／Ｎが著しく劣化するＡ／
Ｄコンバータを想定する。しかも、入力レベル０ｄＢｍ
から−６０ｄＢｍにおいて、Ｓ／Ｎ特性３０ｄＢ以上が
必要であったとする。この場合、図３（ａ）ではこれを
満足できない。よって、ある所定の時間（Ｔ）において
入力信号のパワーを検出し、入力レベルが−１０ｄＢｍ
以下となった時、入力レベルをｋビット左シフトにより
上げる。これは図３（ｂ）に示すように、入力レベルを
上げた分だけ下位で入力レベルが伸びる結果となる。一
般に、ｋ＝２とすると、１２ｄＢｍ程度のレンジの拡張
が期待できる。このｋ値をいくつに設定するかは、Ａ／
Ｄコンバータの仕様として、必要最低Ｓ／Ｎ値とどれだ
けのダイナミックレンジを必要としているかで定まって
くる。
【００１５】以下、図１と図２を用いて回路動作を詳細
に説明する。尚、制御信号ｐの初期設定は、“ロウ”と
する。
に説明する。尚、制御信号ｐの初期設定は、“ロウ”と
する。
【００１６】まず、入力端子ＩＮから入力されたアナロ
グ信号はＡ／Ｄ変換部１でサンプリング周波数ｆ１のデ
ジタル信号に変換される。このサンプリング周波数ｆ１
のデータを入力する第１のダウンサンプリング回路２は
折り返し雑音抑圧フィルタに通した後、サンプリング周
波数ｆ１からｆ２にダウンサンプリングしＮビット長の
信号１０を出力する。
グ信号はＡ／Ｄ変換部１でサンプリング周波数ｆ１のデ
ジタル信号に変換される。このサンプリング周波数ｆ１
のデータを入力する第１のダウンサンプリング回路２は
折り返し雑音抑圧フィルタに通した後、サンプリング周
波数ｆ１からｆ２にダウンサンプリングしＮビット長の
信号１０を出力する。
【００１７】次に、１６ビットの外部インターフェース
に合わせるために、丸め回路３は第１のダウンサンプリ
ング回路２のＮビット長のデータ１０を入力し、上位１
６ビットに丸めて出力する。一方、シフト丸め回路４は
同じく第１のダウンサンプリング回路２のＮビット長の
データ１０を入力し、符号ビットを除いてデータ１１の
ようにｋビット左シフトしてから上位１６ビットに丸め
データ１２として出力する。
に合わせるために、丸め回路３は第１のダウンサンプリ
ング回路２のＮビット長のデータ１０を入力し、上位１
６ビットに丸めて出力する。一方、シフト丸め回路４は
同じく第１のダウンサンプリング回路２のＮビット長の
データ１０を入力し、符号ビットを除いてデータ１１の
ようにｋビット左シフトしてから上位１６ビットに丸め
データ１２として出力する。
【００１８】次に、選択回路５は丸め回路３の出力とシ
フト丸め回路４の出力を入力して選択する。この場合、
制御信号ｐが“ロウ”の時、丸め回路３からの入力をそ
のまま出力し、制御信号ｐが“ハイ”の時、シフト丸め
回路４からの入力をそのまま出力する。
フト丸め回路４の出力を入力して選択する。この場合、
制御信号ｐが“ロウ”の時、丸め回路３からの入力をそ
のまま出力し、制御信号ｐが“ハイ”の時、シフト丸め
回路４からの入力をそのまま出力する。
【００１９】また、ある所定の時間（Ｔ）において選択
回路５の出力を入力とするパワー検出回路６はデジタル
フィルタによりそのパワーを検出する。このパワー値が
あるしきい値よりも小さい時に入力レベルがある値より
小さいと判断し、制御信号ｐを“ハイ”として出力す
る。逆に、パワー値があるしきい値よりも大きい時は入
力レベルがある値より大きいとして制御信号ｐを“ロ
ウ”にして出力する。この制御信号ｐは所定の時間
（Ｔ）以後は変更しない。
回路５の出力を入力とするパワー検出回路６はデジタル
フィルタによりそのパワーを検出する。このパワー値が
あるしきい値よりも小さい時に入力レベルがある値より
小さいと判断し、制御信号ｐを“ハイ”として出力す
る。逆に、パワー値があるしきい値よりも大きい時は入
力レベルがある値より大きいとして制御信号ｐを“ロ
ウ”にして出力する。この制御信号ｐは所定の時間
（Ｔ）以後は変更しない。
【００２０】さらに、選択回路５の出力を入力する第２
のダウンサンプリング回路７は折り返し雑音抑圧フィル
タに通した後サンプリング周波数をｆ２からｆ３（ｆ２
＞ｆ３）にダウンサンプリングして出力する。この第２
のダウンサンプリング回路７の出力を入力とするゲイン
調整回路８は制御信号ｐが“ロウ”の時に入力信号をそ
のまま出力し、逆に制御信号ｐが“ハイ”の時には入力
信号を符号ビットを除いてｋビット右シフトして出力す
る。
のダウンサンプリング回路７は折り返し雑音抑圧フィル
タに通した後サンプリング周波数をｆ２からｆ３（ｆ２
＞ｆ３）にダウンサンプリングして出力する。この第２
のダウンサンプリング回路７の出力を入力とするゲイン
調整回路８は制御信号ｐが“ロウ”の時に入力信号をそ
のまま出力し、逆に制御信号ｐが“ハイ”の時には入力
信号を符号ビットを除いてｋビット右シフトして出力す
る。
【００２１】これにより、ｋビットシフト機能により、
演算誤差を除くとともに、必要に応じたダイナミックレ
ンジの拡大を実現できる。
演算誤差を除くとともに、必要に応じたダイナミックレ
ンジの拡大を実現できる。
【００２２】
【発明の効果】以上説明したように、本発明のＡ／Ｄコ
ンバータは、処理の途中で入力信号のパワーを検出し、
ｋビットシフト機能を持たせることにより、丸めによる
演算誤差を無くして高いＳ／Ｎ特性を実現できるととも
に、入力信号のダイナミックレンジを広げることができ
るという効果がある。すなわち、モデム信号は相手が一
度定まるとその最大振幅を回線切断まで変化させないた
め、最初のトレーニングの段階で所定の時間（Ｔ）を設
定しシフトするか否かを決定すれば、途中で変更の必要
性がない。どれだけのダイナミックレンジが必要かの仕
様に従ってシフト量およびシフト回数を決定すれば、必
要に応じたダイナミックレンジをもったＡ／Ｄコンバー
タの実現が可能になる。
ンバータは、処理の途中で入力信号のパワーを検出し、
ｋビットシフト機能を持たせることにより、丸めによる
演算誤差を無くして高いＳ／Ｎ特性を実現できるととも
に、入力信号のダイナミックレンジを広げることができ
るという効果がある。すなわち、モデム信号は相手が一
度定まるとその最大振幅を回線切断まで変化させないた
め、最初のトレーニングの段階で所定の時間（Ｔ）を設
定しシフトするか否かを決定すれば、途中で変更の必要
性がない。どれだけのダイナミックレンジが必要かの仕
様に従ってシフト量およびシフト回数を決定すれば、必
要に応じたダイナミックレンジをもったＡ／Ｄコンバー
タの実現が可能になる。
【図１】本発明の一実施例を示すＡ／Ｄコンバータのブ
ロック図である。
ロック図である。
【図２】図１における変換動作を説明るためのデータ構
成図である。
成図である。
【図３】図１におけるｋビットシフト機能を説明するた
めの入力レベルおよびＳ／Ｎの特性図である。
めの入力レベルおよびＳ／Ｎの特性図である。
【図４】従来の一例を示すＡ／Ｄコンバータのブロック
図である。
図である。
【図５】図４における変換動作を説明するためのデータ
構成図である。
構成図である。
１ Ａ／Ｄ変換部 ２ 第１のダウンサンプリング回路 ３ 丸め回路 ４ シフト丸め回路 ５ 選択回路 ６ パワー検出回路 ７ 第２のダウンサンプリング回路 ８ ゲイン調整回路 ＩＮ 入力端子 ＯＵＴ 出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 7/02 8522−5Ｊ
Claims (2)
- 【請求項１】 アナログ信号を第１の周波数でサンプリ
ングしデジタル信号に変換するＡ／Ｄ変換部と、前記Ａ
／Ｄ変換部の出力を入力しサンプリング周波数を前記第
１の周波数よりも小さな第２の周波数にダウンサンプリ
ングする第１のダウンサンプリング回路と、前記第１の
ダウンサンプリング回路の出力を共に入力し且つ入力信
号の上位１６ビットを出力する丸め回路および所定のｋ
ビットシフト後の上位１６ビットを出力するシフト丸め
回路と、前記丸め回路および前記シフト丸め回路の出力
を入力してどちらかを選択出力する選択回路と、前記選
択回路の出力を入力しある所定の時間でパワーを検出し
前記選択回路に対する制御信号を出力するパワー検出回
路と、前記選択回路の出力を入力しサンプリング周波数
を前記第２の周波数よりも小さな第３の周波数にダウン
サンプリングする第２のダウンサンプリング回路と、前
記第２のダウンサンプリング回路の出力を入力し前記パ
ワー検出回路からの制御信号に基づき入力信号のゲイン
を調整して出力するゲイン調整回路とを有し、前記ある
所定の時間で検出したパワー値に従ってあらかじめ定め
られたｋビットシフトを実行するか否かを決定すること
を特徴とするＡ／Ｄコンバータ。 - 【請求項２】 前記第１および第２のダウンサンプリン
グ回路は、それぞれ折り返し雑音抑圧フィルタを備えた
請求項１記載のＡ／Ｄコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29941692A JPH06152417A (ja) | 1992-11-10 | 1992-11-10 | Ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29941692A JPH06152417A (ja) | 1992-11-10 | 1992-11-10 | Ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152417A true JPH06152417A (ja) | 1994-05-31 |
Family
ID=17872282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29941692A Pending JPH06152417A (ja) | 1992-11-10 | 1992-11-10 | Ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152417A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5941941A (en) * | 1996-10-11 | 1999-08-24 | Nec Corporation | Bit width controlling method |
-
1992
- 1992-11-10 JP JP29941692A patent/JPH06152417A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5941941A (en) * | 1996-10-11 | 1999-08-24 | Nec Corporation | Bit width controlling method |
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| JPH0156575B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000606 |