JPH06149195A - Crt display device - Google Patents
Crt display deviceInfo
- Publication number
- JPH06149195A JPH06149195A JP4328604A JP32860492A JPH06149195A JP H06149195 A JPH06149195 A JP H06149195A JP 4328604 A JP4328604 A JP 4328604A JP 32860492 A JP32860492 A JP 32860492A JP H06149195 A JPH06149195 A JP H06149195A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- field
- line
- odd
- tsr
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Details Of Television Scanning (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、インターレース方式に
より画面表示させることが可能なCRT表示装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CRT display device capable of screen display by an interlace system.
【0002】[0002]
【従来の技術】従来のCRT表示装置は、図8に示すよ
うにビデオメモリ1に格納されている画像データをGS
P(グラフィック・システム・プロセッサ)2の制御信
号を用いて、D/Aコンバータ3によりアナログのRG
B信号に変換して画面表示させている。この装置でイン
ターレースにより画面表示させる場合、GSP2の種類
によっては、図9に示すように先頭ラインの前半と最終
ラインの後半が欠けて表示されてしまうことがある。2. Description of the Related Art A conventional CRT display device uses image data stored in a video memory 1 as GS as shown in FIG.
An analog RG is generated by the D / A converter 3 using the control signal of the P (graphic system processor) 2.
It is converted into B signal and displayed on the screen. When the screen display is performed by interlacing with this device, the first half of the first line and the second half of the last line may be displayed as shown in FIG. 9 depending on the type of GSP2.
【0003】そのため先頭ラインと最終ラインについて
は、ビデオメモリ1の該当位置に黒色の画素データを書
き込むことにより画面から消去していた。これらのデー
タ書き込み処理は、従来ソフトウエアにより行われてい
た。なお、この種のGSPとしては、Ti社のTMS3
4020(登録商標)が知られている。Therefore, the first line and the last line have been erased from the screen by writing black pixel data in the corresponding positions of the video memory 1. These data writing processes have been conventionally performed by software. As this type of GSP, Ti company's TMS3
4020 (registered trademark) is known.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、このよ
うにして先頭および最終ラインの表示を消去している画
面をスクロールさせる場合、画面からの先頭ラインと最
終ラインの消去処理がCPUにとって大きな負荷とな
り、そのために高速な画面のスクロールができないとい
う問題があった。本発明は上記問題点を解決するために
なされたもので、その目的とするところは、スクロール
が高速に行えるCRT表示装置を提供することにある。However, when the screen in which the display of the first and last lines is erased is scrolled in this way, the process of erasing the first line and the last line from the screen is a heavy load on the CPU, Therefore, there is a problem that the screen cannot be scrolled at high speed. The present invention has been made to solve the above problems, and an object of the present invention is to provide a CRT display device capable of scrolling at high speed.
【0005】[0005]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、偶数フィールドの先頭ラインの前半およ
び奇数フィールドの最終ラインの後半の表示が欠けるイ
ンターレース方式のCRT表示装置において、フィール
ドごとに帰線消去信号の先頭インアクティブ部の後縁か
ら同フィールドの垂直同期信号の後縁までの間をアクテ
ィブとした先頭ライン消去信号を生成する回路と、フィ
ールドごとに水平同期信号をカウントし、最終ラインの
直前からフィールド端までの間をアクティブとした最終
ライン消去信号を生成する回路と、垂直同期信号と水平
同期信号とから偶数フィールド表示区間をアクティブと
した偶数フィールド信号および奇数フィールド表示区間
をアクティブとした奇数フィールド信号を生成する回路
と、先頭ライン消去信号と偶数フィールド信号とから帰
線消去信号の偶数フィールド部における先頭インアクテ
ィブ部をアクティブに変換する回路と、最終ライン消去
信号と奇数フィールド信号とから帰線消去信号の奇数フ
ィールド部における最終インアクティブ部をアクティブ
に変換する回路とを備えたことを特徴とする。In order to achieve the above object, the present invention provides an interlaced CRT display device in which the display of the first half of the first line of an even field and the second half of the last line of an odd field is lacking. The circuit that generates the leading line erase signal that is active from the trailing edge of the leading inactive portion of the blanking signal to the trailing edge of the vertical synchronizing signal of the same field, and the horizontal synchronizing signal is counted for each field. A circuit that generates the final line erase signal that is active from immediately before the last line to the field edge, and an even field signal and an odd field display period that activate the even field display section from the vertical sync signal and horizontal sync signal. A circuit that generates an active odd field signal Circuit for converting the leading inactive part in the even field part of the blanking signal from the signal and the even field signal to active, and the final inactive in the odd field part of the blanking signal from the last line erasing signal and the odd field signal And a circuit for actively converting the unit.
【0006】[0006]
【作用】本発明においては、フィールドごとに帰線消去
信号の先頭インアクティブ部の後縁から同フィールドの
垂直同期信号の後縁までの間をアクティブとした先頭ラ
イン消去信号が生成される。さらに、フィールドごとに
水平同期信号がカウントされ、最終ラインの直前からフ
ィールド端までの間をアクティブとした最終ライン消去
信号が生成される。また、垂直同期信号と水平同期信号
とから偶数フィールド表示区間をアクティブとした偶数
フィールド信号、および奇数フィールド表示区間をアク
ティブとした奇数フィールド信号が生成される。In the present invention, the leading line erasing signal that is active is generated for each field from the trailing edge of the leading inactive portion of the blanking erasing signal to the trailing edge of the vertical synchronizing signal of the same field. Further, the horizontal sync signal is counted for each field, and a final line erase signal that is active from immediately before the final line to the field end is generated. Further, an even field signal that activates the even field display section and an odd field signal that activates the odd field display section are generated from the vertical synchronization signal and the horizontal synchronization signal.
【0007】こうして生成された先頭ライン消去信号と
偶数フィールド信号とから帰線消去信号の偶数フィール
ド部における先頭のインアクティブ部がアクティブに変
換される。同様に、最終ライン消去信号と奇数フィール
ド信号とから帰線消去信号の奇数フィールド部における
最終のインアクティブ部がアクティブに変換される。そ
れにより、CRT画面の先頭ラインおよび最終ラインが
消去される。From the leading line erasing signal and the even field signal thus generated, the leading inactive portion in the even field portion of the blanking signal is converted to active. Similarly, the final inactive portion in the odd field portion of the blanking signal is converted to active from the final line erase signal and the odd field signal. As a result, the first line and the last line of the CRT screen are erased.
【0008】[0008]
【実施例】以下、図に沿って本発明の実施例を説明す
る。図1は本発明の実施例の全体構成を示すブロック図
である。図において、GSP2から出力された帰線消去
信号*CBLNKは、TER/TSR作成部6へ送られ
るとともに、インバータ11を介してANDゲート7,
8へ送られる。同じく、GSP2から出力された水平同
期信号*HSYNCおよび垂直同期信号*VSYNC
は、ODD/EVEN判別部5およびTER/TSR作
成部6へ送られる。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the overall configuration of an embodiment of the present invention. In the figure, the blanking signal * CBLNK output from the GSP 2 is sent to the TER / TSR creating unit 6 and also via the inverter 11 the AND gate 7,
Sent to 8. Similarly, the horizontal sync signal * HSYNC and the vertical sync signal * VSYNC output from the GSP2.
Is sent to the ODD / EVEN discrimination unit 5 and the TER / TSR creation unit 6.
【0009】ODD/EVEN判別部5は、偶数フィー
ルド信号EVENを生成してANDゲート7へ送るとと
もに、奇数フィールド信号*ODDを生成し、インバー
タ12を介してANDゲート8へ送る。TER/TSR
作成部6は、先頭ライン消去信号TSRを生成してAN
Dゲート7へ送るとともに、最終ライン消去信号TER
を生成し、インバータ13を介してANDゲート8へ送
る。The ODD / EVEN discrimination unit 5 generates an even field signal EVEN and sends it to the AND gate 7, and also generates an odd field signal * ODD and sends it to the AND gate 8 via the inverter 12. TER / TSR
The generation unit 6 generates the head line erase signal TSR to generate AN
The final line erase signal TER is sent while being sent to the D gate 7.
Is generated and sent to the AND gate 8 via the inverter 13.
【0010】ANDゲート7は反転された*CBLNK
とEVENとTSRの論理積を生成してORゲート9へ
送る。同様に、ANDゲート8はそれぞれ反転された*
CBLNKと*ODDとTERの論理積を求めてORゲ
ート9へ送る。AND gate 7 is inverted * CBLNK
AND of EVEN and TSR are generated and sent to the OR gate 9. Similarly, the AND gates 8 are each inverted *
The logical product of CBLNK, * ODD and TER is obtained and sent to the OR gate 9.
【0011】ORゲート9は、ANDゲート7,8から
の入力信号の論理和を求めブランク信号として、インバ
ータ14を介してD/Aコンバータ3へ送る。D/Aコ
ンバータ3はビデオメモリ1から送られる画像データを
アナログのRGB信号に変換するとともに、ブランク信
号により帰線区間、先頭および最終ラインの表示を消去
してからCRTへ送り表示させる。The OR gate 9 obtains the logical sum of the input signals from the AND gates 7 and 8 and sends it as a blank signal to the D / A converter 3 via the inverter 14. The D / A converter 3 converts the image data sent from the video memory 1 into an analog RGB signal, erases the blanking line, the display of the first and last lines, and then sends the blanked signal to the CRT for display.
【0012】図2は、図1のODD/EVEN判別部5
の構成を示すブロック図である。判別部5は、ディレイ
ライン21,フリップフロップ(FF)22,23から
構成される。FF22のクロック入力端子には、ビデオ
用クロック信号VCLKがディレイライン21を介して
入力され、FF22の入力端子には、*VSYNCが入
力される。このFF22の反転された出力がFF23の
クロック入力端子に入力される。FIG. 2 shows the ODD / EVEN discrimination unit 5 of FIG.
3 is a block diagram showing the configuration of FIG. The discriminator 5 includes a delay line 21 and flip-flops (FF) 22 and 23. The video clock signal VCLK is input to the clock input terminal of the FF 22 via the delay line 21, and * VSYNC is input to the input terminal of the FF 22. The inverted output of the FF22 is input to the clock input terminal of the FF23.
【0013】また、FF23の入力端子には、*HSY
NCが入力される。その結果、FF23の出力端子から
はEVENが、反転出力端子からは*ODDがそれぞれ
出力される。このEVENと*ODDは、互いに反対の
位相からなり、*VSYNCの立ち下がりタイミングで
それぞれ反転する。なお、VCLKにディレイライン2
1を接続したのは、*VSYNCとVCLKの立ち下が
りが同期しているのでVCLKを遅延させるためであ
る。The input terminal of the FF23 has * HSY
NC is input. As a result, EVEN is output from the output terminal of the FF 23 and * ODD is output from the inverting output terminal. The EVEN and * ODD have opposite phases, and are inverted at the falling timing of * VSYNC. In addition, delay line 2 is added to VCLK.
The reason for connecting 1 is to delay VCLK because the falling edges of * VSYNC and VCLK are synchronized.
【0014】図3は、図1のTER/TSR作成部6の
内のTSR作成部の構成を示すブロック図である。TS
R作成部はFF24からなり、入力端子に電圧Vccが
供給されて常時Hレベルが入力される。クロック入力端
子には*CBLNKが入力される。リセット入力端子に
は*VSYNCが入力される。その結果、出力端子から
はTSRが出力される。FIG. 3 is a block diagram showing the configuration of the TSR creating section in the TER / TSR creating section 6 of FIG. TS
The R creation unit is composed of the FF 24, and the voltage Vcc is supplied to the input terminal to constantly input the H level. * CBLNK is input to the clock input terminal. * VSYNC is input to the reset input terminal. As a result, TSR is output from the output terminal.
【0015】このTSRは、*CBLNKのフィールド
ごとの先頭パルスの立ち下がり、すなわちインアクティ
ブからアクティブに変わるタイミングでHレベルとな
り、*VSYNCの立ち下がりのタイミングでLレベル
に反転する。This TSR becomes H level at the fall of the leading pulse for each field of * CBLNK, that is, the timing at which it changes from inactive to active, and is inverted to L level at the fall of * VSYNC.
【0016】図4は、図1のTER/TSR作成部6の
内のTER作成部の構成を示すブロック図である。TE
R作成部は、レジスタ25、カウンタ26、FF27か
ら構成される。カウンタ26には、レジスタ25が接続
され、ロード用端子に入力される*VSYNCがLレベ
ルの間にレジスタ25にセットされている値がカウンタ
26にロードされる。FIG. 4 is a block diagram showing the configuration of the TER creating unit in the TER / TSR creating unit 6 of FIG. TE
The R creation unit includes a register 25, a counter 26, and an FF 27. A register 25 is connected to the counter 26, and the value set in the register 25 is loaded into the counter 26 while * VSYNC input to the load terminal is at the L level.
【0017】カウンタ26は、*HSYNCのパルスを
カウントし、カウントアップしたら次のパルスが入力さ
れるまでの間リップルキャリアウト信号RCOを出力
し、FF27のクロック入力端子に入力する。このFF
27の入力端子には電圧Vccが供給されて常時Hレベ
ルが入力されるとともに、リセット入力端子には*VS
YNCが入力される。その結果、出力端子からはTER
が出力される。The counter 26 counts the * HSYNC pulse, and outputs the ripple carry-out signal RCO after counting up until the next pulse is input and inputs it to the clock input terminal of the FF 27. This FF
The voltage Vcc is supplied to the input terminal of 27 to constantly input the H level, and * VS is input to the reset input terminal.
YNC is input. As a result, TER is output from the output terminal.
Is output.
【0018】このTERは、各フィールドの最終ライン
の1本前に相当する*HSYNCのパルスの立ち下がり
のタイミングでHレベルとなり、*VSYNCの立ち下
がりのタイミングでLレベルに反転する。なお、実施例
では、図5に示すようにCRT4の画面を8本のライン
により構成したので、奇数表示フィールドのライン数は
その半分の4となる。このライン数4をレジスタ25に
セットしカウンタ26にロードする。This TER becomes H level at the timing of the falling edge of the * HSYNC pulse corresponding to one line before the final line of each field, and is inverted to the L level at the timing of the falling edge of * VSYNC. In the embodiment, as shown in FIG. 5, the screen of the CRT 4 is composed of eight lines, so the number of lines in the odd display field is half that of four. The number of lines 4 is set in the register 25 and loaded in the counter 26.
【0019】図6は、*HSYNC、*VSYNCおよ
び*CBLNKと、上述した各部で生成された信号の波
形を比較して示したタイミング図である。図中のカウン
タ値とは、図4のカウンタ26のカウント値を示す。ま
た、ブランク信号は、図1においてD/Aコンバータ3
へ入力されるブランク信号である。FIG. 6 is a timing chart showing a comparison between * HSYNC, * VSYNC and * CBLNK and the waveforms of the signals generated by the above-mentioned sections. The counter value in the figure indicates the count value of the counter 26 in FIG. Further, the blank signal corresponds to the D / A converter 3 in FIG.
This is a blank signal input to.
【0020】図7は図6の要部を拡大して示したタイミ
ング図であり、図中のディレイ出力は、図2のディレイ
ライン21の出力を示す。FIG. 7 is an enlarged timing chart showing the main part of FIG. 6, and the delay output in the figure shows the output of the delay line 21 of FIG.
【0021】この実施例では、GSP2から出力された
*CBLNKのNo.0のラインおよびNo.7のライ
ン、すなわち前半が欠けた偶数フィールドの先頭ライン
および後半が欠けた奇数フィールドの最終ラインに対応
するHレベルのインアクティブ部がそれぞれLレベルの
アクティブに変換される。それにより、従来は半分欠け
て表示されていた偶数フィールドの先頭ラインおよび奇
数フィールドの最終ラインの表示が完全に消去されるよ
うになる。このようにハードウエアにより、画面の上下
のラインが消去されると、その分CPUにおける負荷が
少なくなって画面スクロールの高速化が可能になる。In this embodiment, the * CBLNK No. output from the GSP2. 0 line and No. The H-level inactive portions corresponding to the 7th line, that is, the leading line of the even field lacking the first half and the final line of the odd field lacking the latter half are each converted to the L-level active. As a result, the display of the leading line of the even field and the final line of the odd field, which were conventionally displayed with half missing, can be completely erased. When the upper and lower lines of the screen are erased by the hardware as described above, the load on the CPU is reduced accordingly, and the screen scrolling can be speeded up.
【0022】[0022]
【発明の効果】以上述べたように本発明によれば、垂直
および水平同期信号と帰線消去信号を組み合わせて、帰
線消去信号の偶数フィールド部における先頭インアクテ
ィブ部および奇数フィールド部における最終インアクテ
ィブ部をアクティブに変換することにより、CRT画面
の先頭ラインおよび最終ラインが消去される。その結
果、従来のようにソフトウエア処理にたよることなく、
しかも高速にCRT画面の先頭ラインおよび最終ライン
が消去されるため、その分CPUの負担が少なくなり画
面のスクロールを高速に行うことができるようになる。As described above, according to the present invention, the vertical and horizontal synchronizing signals and the blanking signal are combined to form the first inactive portion in the even field portion and the final inactive portion in the odd field portion of the blanking signal. By converting the active part to active, the first line and the last line of the CRT screen are erased. As a result, without relying on software processing as before,
Moreover, since the first line and the last line of the CRT screen are erased at high speed, the load on the CPU is reduced accordingly, and the screen can be scrolled at high speed.
【図1】本発明の実施例の全体構成を示すブロック図で
ある。FIG. 1 is a block diagram showing an overall configuration of an embodiment of the present invention.
【図2】図1のODD/EVEN判別部の構成を示すブ
ロック図である。FIG. 2 is a block diagram showing a configuration of an ODD / EVEN discrimination unit of FIG.
【図3】図1のTER/TSR作成部の一部の構成を示
すブロック図である。FIG. 3 is a block diagram showing a partial configuration of a TER / TSR creation unit in FIG.
【図4】図1のTER/TSR作成部の一部の構成を示
すブロック図である。4 is a block diagram showing a partial configuration of a TER / TSR creation unit in FIG.
【図5】CRTのライン構成を示す説明図である。FIG. 5 is an explanatory diagram showing a line configuration of a CRT.
【図6】各信号の波形を比較して示したタイミング図で
ある。FIG. 6 is a timing diagram showing waveforms of respective signals in comparison.
【図7】図6の要部を拡大して示したタイミング図であ
る。FIG. 7 is a timing diagram showing an enlarged main part of FIG.
【図8】従来のCRT表示装置の構成を示すブロック図
である。FIG. 8 is a block diagram showing a configuration of a conventional CRT display device.
【図9】従来のCRT表示画面の構成を示す説明図であ
る。FIG. 9 is an explanatory diagram showing a configuration of a conventional CRT display screen.
1 ビデオメモリ 2 GSP 3 D/Aコンバータ 4 CRT 5 ODD/EVEN判別部 6 TER/TSR作成部 7,8 ANDゲート 9 ORゲート 11〜14 インバータ 21 ディレイライン 22〜24 フリップフロップ(FF) 25 レジスタ 26 カウンタ 27 フリップフロップ(FF) 1 Video Memory 2 GSP 3 D / A Converter 4 CRT 5 ODD / EVEN Discrimination Section 6 TER / TSR Creation Section 7, 8 AND Gate 9 OR Gate 11-14 Inverter 21 Delay Line 22-24 Flip-Flop (FF) 25 Register 26 Counter 27 flip-flop (FF)
Claims (1)
び奇数フィールドの最終ラインの後半の表示が欠けるイ
ンターレース方式のCRT表示装置において、 フィー
ルドごとに帰線消去信号の先頭インアクティブ部の後縁
から同フィールドの垂直同期信号の後縁までの間をアク
ティブとした先頭ライン消去信号を生成する回路と、 フィールドごとに水平同期信号をカウントし、最終ライ
ンの直前からフィールド端までの間をアクティブとした
最終ライン消去信号を生成する回路と、 垂直同期信号と水平同期信号とから偶数フィールド表示
区間をアクティブとした偶数フィールド信号および奇数
フィールド表示区間をアクティブとした奇数フィールド
信号を生成する回路と、 先頭ライン消去信号と偶数フィールド信号とから帰線消
去信号の偶数フィールド部における先頭インアクティブ
部をアクティブに変換する回路と、 最終ライン消去信号と奇数フィールド信号とから帰線消
去信号の奇数フィールド部における最終インアクティブ
部をアクティブに変換する回路と、 を備えたことを特徴とするCRT表示装置。1. In an interlace type CRT display device in which the first half of the first line of the even field and the second half of the last line of the odd field are lacking in display, the field from the trailing edge of the first inactive part of the blanking signal is changed from field to field. The circuit that generates the first line erase signal that is active up to the trailing edge of the vertical sync signal and the last line that counts the horizontal sync signal for each field and that is active from immediately before the last line to the field end A circuit that generates an erase signal, a circuit that generates an even field signal that activates the even field display section and an odd field signal that activates the odd field display section from the vertical synchronization signal and the horizontal synchronization signal, and the first line erase signal And the even field signal A circuit for converting the head inactive part in the field part to active, and a circuit for converting the final inactive part in the odd line field of the blanking signal from the final line erase signal and the odd field signal to active. CRT display device characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4328604A JPH06149195A (en) | 1992-11-13 | 1992-11-13 | Crt display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4328604A JPH06149195A (en) | 1992-11-13 | 1992-11-13 | Crt display device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06149195A true JPH06149195A (en) | 1994-05-27 |
Family
ID=18212132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4328604A Withdrawn JPH06149195A (en) | 1992-11-13 | 1992-11-13 | Crt display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06149195A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006146034A (en) * | 2004-11-24 | 2006-06-08 | Yaskawa Electric Corp | Screen flicker reducing circuit, image processor, and screen flicker reduction control method |
-
1992
- 1992-11-13 JP JP4328604A patent/JPH06149195A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006146034A (en) * | 2004-11-24 | 2006-06-08 | Yaskawa Electric Corp | Screen flicker reducing circuit, image processor, and screen flicker reduction control method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0162529B1 (en) | Device and method for controlling display of multi-sync.correspondence crystal display device | |
JPH04106593A (en) | Still image display device | |
US4661812A (en) | Data transfer system for display | |
WO1998040874A1 (en) | Image synthesizing device, image conversion device, and methods | |
JPS63181572A (en) | Superimposing device | |
JPS62175792A (en) | Background brightness/color display control system | |
KR940003423B1 (en) | Device for generating memory address in a display memory | |
JPH06149195A (en) | Crt display device | |
US5047849A (en) | Image display apparatus with image turbulence suppression | |
JPH0441831B2 (en) | ||
US5237317A (en) | Image display apparatus | |
JPS6126869B2 (en) | ||
JPS6153880A (en) | Display and control device of character picture | |
KR860002145B1 (en) | Picture cell array declining circuit of crt monitor | |
JPS589433B2 (en) | Cursor control method | |
JP3018582U (en) | Scan timing generator for multiple industry standards | |
JPH04186293A (en) | Image processing system | |
JP2592264B2 (en) | Video signal generator | |
JPH04147295A (en) | Scanning line position detection device | |
JPS6382180A (en) | Video signal converter | |
JPS63196933A (en) | Video window control system | |
JPH02306297A (en) | Display device | |
JPH0370288A (en) | Scan converter | |
JPS62119580A (en) | Crt controller | |
JPH0779389A (en) | Multi-screen television receiver |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |