JPH061479B2 - Symbol string identification device - Google Patents

Symbol string identification device

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JPH061479B2
JPH061479B2 JP60108667A JP10866785A JPH061479B2 JP H061479 B2 JPH061479 B2 JP H061479B2 JP 60108667 A JP60108667 A JP 60108667A JP 10866785 A JP10866785 A JP 10866785A JP H061479 B2 JPH061479 B2 JP H061479B2
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signal
holding means
internal signal
delimiter
external signal
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JP60108667A
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恒介 高橋
八郎 山田
肇 永井
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NEC Corp
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は情報検索システム、パタン認識システム、機械
翻訳システムなどに使われる記号列識別装置に関するも
のである。
TECHNICAL FIELD The present invention relates to a symbol string identification device used in an information retrieval system, a pattern recognition system, a machine translation system and the like.

上記記号列識別装置は入力データ記号列(テキスト情
報)が情報検索システムのファイルメモリの中のどの登
録パタン記号列(キーワードなど)とどこで一致するか
を判別するデバイスであり、テキスト情報の内容検索に
欠かせないものである。入力データ記号列としてパタン
観測、特徴抽出の後の特徴コード列を受付け、パタン記
号列としてパタンカテゴリーごとの特徴コード列を貯え
る装置はパタン認識システムにおいて欠かせないもので
あり、入力データ記号列として外国語のテキストを受付
け、パタン記号列として単語を貯えるものは機械翻訳シ
ステムで必要な辞書となる。
The symbol string identification device is a device that determines where the input data symbol string (text information) matches with which registered pattern symbol string (keyword etc.) in the file memory of the information retrieval system and where the text information content search is performed. It is indispensable to. A device that accepts the pattern code after pattern observation and feature extraction as the input data symbol string and stores the feature code string for each pattern category as the pattern symbol string is indispensable in the pattern recognition system. The one that accepts foreign language texts and stores words as pattern symbols is a dictionary necessary for machine translation systems.

(従来技術) テキスト情報の内容検索の最も代表的な方法はキーワー
ドとなるパタン記号列をメモリに貯え、テキストとして
データ記号列が入力される都度、パタン記号列の長さに
等しい窓から見えるデータ記号列と比較し、一致すれば
マッチ信号を出し、一致しなければ窓を1文字分進め
て、次の比較に移るやり方である。パタン記号列の長さ
が8文字で、8文字単位の記号列の比較時間が1usecで
あると、1パタン記号列当りの内容検索処理速度が1MB
/secになる。
(Prior Art) The most typical method for searching the contents of text information is to store a pattern symbol string that is a keyword in a memory, and data that is viewed from a window equal in length to the pattern symbol string each time a data symbol string is input as text. This is a method of comparing with the symbol string, outputting a match signal if they match, advancing the window by one character if they do not match, and moving to the next comparison. If the length of the pattern symbol string is 8 characters and the comparison time of the symbol string in units of 8 characters is 1 usec, the content search processing speed per pattern symbol string is 1 MB.
/ Sec.

この方法のマッチング処理プログラムを従来のコンピュ
ータで走らせる時の第一の問題はパタン記号列の個数と
共に内容検索の処理速度が低下する事であり、256個の
時の処理速度は4KB/sにすぎない。
The first problem when running the matching processing program of this method on a conventional computer is that the processing speed of content retrieval decreases with the number of pattern symbol strings, and the processing speed with 256 is 4 KB / s. Only.

第二の問題は8文字とか16文字とかのデータ記号列と
パターン記号列の比較に際して、いずれか一方に一文字
でもエラーがあると永久にマッチ信号を出せない事であ
る。第二の問題を救済するために、1文字の誤字や付加
や脱字のタイプミスによって生じる変形パタン記号列を
全てメモリに格納して、データ記号列をのぞく窓を1文
字ずらす都度、データ記号列とパタン記号列及び変形パ
タン記号列との比較を行うようにすると、処理速度は変
形パタン記号列の個数と記号列の長さに反比例して減少
する。
The second problem is that, when comparing a data symbol string of 8 or 16 characters and a pattern symbol string, even if one of the characters has an error, the match signal cannot be permanently issued. In order to relieve the second problem, all the modified pattern symbol strings generated by one character typographical error or typo of addition or omission are stored in the memory, and every time the window looking through the data symbol string is shifted by one character, the data symbol string is shifted. And the pattern symbol string and the modified pattern symbol string are compared, the processing speed decreases in inverse proportion to the number of modified pattern symbol strings and the length of the symbol string.

8ビット記号コードを使う時の8文字記号列の変形パタ
ン記号列の個数は2×8×2すなわち約4000となる。
従って、4KB/sの処理速度は1B/sに下ってしま
う。
When an 8-bit symbol code is used, the number of modified pattern symbol strings of the 8-character symbol string is 2 × 8 × 2 8 or about 4000.
Therefore, the processing speed of 4 KB / s falls to 1 B / s.

これまでに提案された解決策は連想メモリを用いる方
法、セルラーアレイを用いる方法と、ダイナミック・プ
ログラミング(DP)を用いる方法に分かれる。
The solutions proposed so far are divided into a method using an associative memory, a method using a cellular array, and a method using dynamic programming (DP).

連想メモリやセルラーアレイを用いる方法は第1の問題
を解決するのに有効であるが、第2の問題に対しては効
力をもたない。状態遷移表を用いる方法は第1の問題の
解決には寄与しないが、第2の問題の解決にはある程度
有効である。しかしそのための状態遷移表を作ってRAM
に書込んでおくことはかなり高度な知的作業を必要とす
る。DPを用いる方法は第2の問題の解決に有効である
が、第1の問題に対しては余り有効でない。真の解決策
は2つの問題を解決できるものでなければならず、これ
までに発見されていない。ましてや、どの文字がエラー
したかを指摘できる記号列識別装置は提案されていな
い。
The method using the associative memory or the cellular array is effective in solving the first problem, but has no effect on the second problem. The method using the state transition table does not contribute to solving the first problem, but is effective to some extent for solving the second problem. However, make a state transition table for that and RAM
Writing in requires fairly sophisticated intellectual work. Although the method using DP is effective in solving the second problem, it is not very effective in solving the first problem. A true solution must solve two problems and has never been discovered. Furthermore, no symbol string identification device has been proposed that can indicate which character has an error.

以上のように、従来技術だけでは、これから発展する知
識情報システムに必要なあいまいテキストの内容検索の
高速化が達成されない。
As described above, the conventional technique alone cannot achieve the speedup of the ambiguous text content search necessary for the knowledge information system to be developed in the future.

(発明の目的) 本発明の目的は文字エラーを含むテキスト情報の内容検
索における上記2つの問題を解決する事にある。もう少
し詳しく言えば、本発明の第1の目的は入力データ記号
列と複数個のパタン記号列との一斉比較を可能にする技
術を提供する事、第2の目的は色々の長さのパタン記号
列の登録を可能にする技術を提供する事、第3の目的は
データ記号列またはパタン記号列のいずれかに記号の脱
落、ミスタイプや誤字の混入などがあっても検索を達成
可能にする技術を提供する事、第4の目的は何文字分の
エラーがあって完全一致に至らなかったかを検出可能に
する技術を提供する事、第5の目的は記号列識別装置は
1チップのLSIで実現させるために必要な入力ピン数の
低減を可能にする技術を提供する事にある。
(Object of the Invention) An object of the present invention is to solve the above two problems in the content search of text information including a character error. More specifically, the first object of the present invention is to provide a technique that enables simultaneous comparison between an input data symbol string and a plurality of pattern symbol strings, and a second object is to provide pattern symbols of various lengths. Providing a technology that enables the registration of columns, and the third purpose is to make it possible to perform a search even if there are missing symbols, typos, or typographical errors in either the data symbol sequence or the pattern symbol sequence. The fourth purpose is to provide a technology that enables detection of how many characters of an error do not lead to a perfect match, and the fifth purpose is to provide a symbol string identification device as a one-chip LSI. The purpose is to provide a technology that enables the reduction of the number of input pins required to realize.

(発明の構成) したがって、本発明によれば、以下の装置と制御方式が
得られる。すなわち、 (1)記号列を構成する記号コードで指定された番地に外
部信号を記憶する外部信号記憶手段と、この外部信号記
憶手段の各ビット線に対応して設けられ、特定記号コー
ドに対して前記各ビット線から読出される外部信号を保
持するデリミタ信号保持手段と、行列状に配列され、各
行が前記各ビット線に対応する複数個の内部信号保持手
段と、一般記号コードに対して各ビット線から読出され
る外部信号によって制御され、隣接する行の内部信号保
持手段を列毎に上下に結合する第1ゲート手段と、前記
外部信号によって制御され、隣接する列間の内部信号保
持手段を隣り合う3つの行毎で斜めまたは左右に結合す
る第2ゲート手段と、前記デリミタ信号保持手段の内容
によって制御され、各行の端列の内部信号保持手段に内
部信号を設定する内部信号供給手段と、前記デリミタ保
持手段の内容で指定された行の内部信号保持手段の内容
を列毎に区別して出力するスイッチ手段とを備えた事を
特徴とする記号列識別装置と、 (2)記号列を構成する記号コードで指定された番地に外
部信号を記憶する外部信号記憶手段と、この外部信号記
憶手段の各ビット線に対応して設けられ、特定記号コー
ドに対して前記各ビット線から読出される外部信号を保
持するデリミタ信号保持手段と、行列状に配列され、各
行が前記各ビット線に対応する複数個の内部信号保持手
段と、一般記号コードに対して各ビット線から読出され
る外部信号によって制御され、隣接する行の内部信号保
持手段を列毎に上下に結合する第1ゲート手段と、前記
外部信号によって制御され、隣接する列間の内部信号保
持手段を隣り合う3つの行毎で斜めまたは左右に結合す
る第2ゲート手段と、前記デリミタ信号保持手段の内容
によって制御され、各行の端列の内部信号保持手段に内
部信号を設定する内部信号供給手段と、前記デリミタ保
持手段の内容で指定された行の内部信号保持手段の内容
を列毎に区別して出力するスイッチ手段と、前記スイッ
チ手段からどの行の内部信号保持手段の内容を出力すべ
きかを指定するデリミタ信号位置記憶手段と、前記スイ
ッチ手段の出力信号によって前記デリミタ信号位置記憶
手段のアドレスコードを選択する識別コード出力手段と
を備えた事を特徴とする記号列識別装置と、 (3)前記記号列識別装置であって、登録する各パタン記
号列の後尾に特定記号を付加し、登録後に、前記特定記
号に対して各ビット線から出力される外部信号を前記デ
リミタ保持手段に設定することを特徴とする記号列識別
装置と、 (4)同じくデリミタ信号位置記憶手段にデリミタ信号位
置指定コードと合わせて任意の応答出力コードを格納
し、前記スイッチ手段の出力信号によって前記応答出力
コードの出力を選択するようにした事を特徴とする記号
列識別装置と、 (5)同じく各列における前記デリミタ保持手段の内容で
指定された全ての行の内部信号保持手段の内容の論理和
が“1”を示す時に、どの行の内部信号保持手段の内容
が"1"になったかを外部へ出力する事を特徴とする記号
列識別装置と、 (6)同じく各列における前記デリミタ保持手段の内容で
指定された全ての行の内部信号保持手段の内容の論理和
が"1"を示す時にのみ、整合のあったパタン記号列の識
別コードまたはそれに関連ずけられた応答出力コードを
出力する事を特徴とする記号列識別装置である。
(Structure of the Invention) Therefore, according to the present invention, the following apparatus and control method can be obtained. That is, (1) external signal storage means for storing an external signal at an address specified by a symbol code forming a symbol string, and each bit line of the external signal storage means are provided corresponding to a specific symbol code. Delimiter signal holding means for holding an external signal read from each bit line, a plurality of internal signal holding means arranged in a matrix, each row corresponding to each bit line, and a general symbol code. First gate means which is controlled by an external signal read from each bit line and vertically connects the internal signal holding means of adjacent rows for each column; and an internal signal holding between adjacent columns which is controlled by the external signal. The second gate means for connecting the means diagonally or to the left and right in every three adjacent rows and the contents of the delimiter signal holding means control the internal signal to the internal signal holding means in the end column of each row. A symbol string identifying device, comprising: an internal signal supplying means for setting; and a switch means for outputting the contents of the internal signal holding means of a row designated by the contents of the delimiter distinguishingly for each column. , (2) External signal storage means for storing an external signal at an address designated by a symbol code that constitutes a symbol string, and the bit lines of the external signal storage means are provided corresponding to the specific symbol code. Delimiter signal holding means for holding an external signal read from each bit line, a plurality of internal signal holding means arranged in a matrix and each row corresponding to each bit line, and a general symbol code for each First gate means controlled by an external signal read from the bit line to couple the internal signal holding means of adjacent rows up and down for each column, and an internal signal between the adjacent columns controlled by the external signal. Second gate means for connecting the holding means diagonally or laterally in every three adjacent rows, and an internal signal which is controlled by the contents of the delimiter signal holding means and sets an internal signal in the internal signal holding means in the end column of each row. Supply means, switch means for outputting the contents of the internal signal holding means of the row specified by the contents of the delimiter holding means for each column, and output of the contents of the internal signal holding means for which row from the switch means. A delimiter signal position storage means for designating a key, and an identification code output means for selecting an address code of the delimiter signal position storage means by an output signal of the switch means; 3) In the symbol string identifying device, a specific symbol is added to the tail of each pattern symbol string to be registered, and after registration, the specific symbol is output from each bit line. A symbol string identification device characterized in that an external signal to be applied is set in the delimiter holding means, and (4) an arbitrary response output code is stored in the delimiter signal position storage means together with the delimiter signal position designation code. , A symbol string identification device characterized in that the output of the response output code is selected by the output signal of the switch means, and (5) all of the delimiter holding means specified in each column. A symbol string identifying device characterized in that when the logical sum of the contents of the internal signal holding means of a row indicates "1", it outputs to the outside which row the content of the internal signal holding means has become "1". (6) Similarly, only when the logical sum of the contents of the internal signal holding means of all the rows designated by the contents of the delimiter holding means in each column shows "1", the identification code of the matched pattern symbol string Or so It is a symbol string identification device, characterized in that outputs a response output code eclipsed not a connection with.

(実施例) 以下、図面を用いて本発明のより詳細な説明を行なう。(Examples) Hereinafter, the present invention will be described in more detail with reference to the drawings.

第1図は本発明の第1の実施例の説明図である。この図
に示された記号列識別装置は左半分の外部記憶手段11
0と中央のデリミタ(区切り)信号保持手段120及び
内部信号供給手段125と左半分に行列状に配列され、
第1ゲート手段141と第2ゲート手段142で結合さ
れた第1列目レジスタ131と第2列目レジスタ132
から成る内部信号保持手段130と、各行のレジスタ13
1と132に接続された第1のスイッチ150と第2の
スイッチ155とから成っている。
FIG. 1 is an explanatory diagram of the first embodiment of the present invention. The symbol string identifying device shown in this figure is the left half of the external storage means 11.
0 and the delimiter signal holding means 120 at the center and the internal signal supplying means 125 are arranged in a matrix on the left half,
A first column register 131 and a second column register 132 connected by the first gate means 141 and the second gate means 142.
And an internal signal holding means 130 consisting of
It comprises a first switch 150 and a second switch 155 connected to 1 and 132.

外部信号記憶手段110はアドレスデコーダ112とそ
れによって選択されるワード線113とそれに交わる多
数のビット線114につながる読取り回路115と書込
み回路116とから成る。入力端子111はデータ記号
列の構成要素である記号コードを受付る部分である。
The external signal storage means 110 comprises an address decoder 112, a word line 113 selected by the address decoder 112, and a read circuit 115 and a write circuit 116 connected to a large number of bit lines 114 intersecting the word line 113. The input terminal 111 is a part that receives a symbol code that is a component of a data symbol string.

外部信号記憶手段110に登録されるパタン記号列は上
端のビット線から下へと1ビット線当り1記号の割で貯
えられる。パタン記号列のi番目の記号を登録するには
その記号コードで指定されたワード線に交わるi番目の
ビット線"1"を書込めばよい。
The pattern symbol string registered in the external signal storage means 110 is stored downward from the uppermost bit line at a rate of one symbol per bit line. To register the i-th symbol in the pattern symbol string, the i-th bit line "1" that intersects the word line designated by the symbol code may be written.

例えば、パタン記号列をABCD*とすると、1番目ビ
ット線は記号Aのコードで指定された番地(ワード線1
13)が選択された時にのみ丸印で示された位置から
"1"を出力し、他の記号コードに対しては"0"を出力す
る。
For example, if the pattern symbol string is ABCD *, the first bit line is the address designated by the code of the symbol A (word line 1
From the position marked with a circle only when 13) is selected
"1" is output and "0" is output for other symbol codes.

同様に、2番目、3番目、4番目、5番目のビット線1
14はそれぞれ記号B,C,D,*の各コードに対して
"1"を、それ以外の記号に対して"0"を出力する。この時
の各ビット線から出力される出力信号"1"または"0"を外
部信号と定義し右側のレジスタ131,132を伝ぱん
する内部信号と区別しておく。したがって、外部信号記
憶手段110は以上の方法でパタン記号列ABCD*を
記憶する。
Similarly, the second, third, fourth, and fifth bit lines 1
14 is for each code of the symbols B, C, D, *
Output "1" and "0" for other symbols. The output signal "1" or "0" output from each bit line at this time is defined as an external signal to distinguish it from the internal signal transmitted through the registers 131 and 132 on the right side. Therefore, the external signal storage means 110 stores the pattern symbol string ABCD * by the above method.

なお、記号*は登録される多数のパタン記号列を区切る
ための特定記号として使われている。
The symbol * is used as a specific symbol for separating a large number of registered pattern symbol strings.

登録後に、イニシャライズ信号を入力端子165に与え、
入力端子111に特定記号(*)コードを入力すると、そ
れを検知した信号がアドレスデコーダ112からタイミ
ング制御回路160に進み、特定記号(*)コードに対し
て各ビット線の出力する外部信号をデリミタ信号保持手
段120に取込ませる。デリミタ信号保持手段120が
取込んだ外部信号が内部信号供給手段125を制御し、
デリミタ信号保持手段120の中味(外部信号)が"1"
であれば、内部信号供給手段125は絶えず"1"の内部
信号を発生するようになる。
After registration, give the initialization signal to the input terminal 165,
When a specific symbol (*) code is input to the input terminal 111, the signal that detects it advances to the timing control circuit 160 from the address decoder 112, and the external signal output from each bit line is delimited by the specific symbol (*) code. The signal is stored in the signal holding means 120. The external signal taken in by the delimiter signal holding means 120 controls the internal signal supply means 125,
The content (external signal) of the delimiter signal holding means 120 is "1"
In that case, the internal signal supply means 125 constantly generates the internal signal of "1".

内部信号記憶手段130はタイミング制御回路160か
ら記号コード入力の都度、内部信号のシフトクロックパ
ルスを受け付けて、第1ゲート手段141がオン状態に
あると、内部信号を上から下へ順にシフトする。第1ゲ
ート手段141がオフ状態にあると、内部信号は下へ進
まなくなり第1列目のレジスタ131から消え去る。第
2列目のゲート手段143は第1ゲート手段141と全
く同じ機能を果たす。
The internal signal storage means 130 receives the shift clock pulse of the internal signal each time the symbol code is input from the timing control circuit 160, and when the first gate means 141 is in the ON state, shifts the internal signal from top to bottom. When the first gate means 141 is in the off state, the internal signal does not proceed downward and disappears from the register 131 of the first column. The gate means 143 in the second column fulfills exactly the same function as the first gate means 141.

このような第1ゲート手段141,143のオン・オフ
を制御するのは外部信号記憶手段の各ビット線から出力
される外部信号である。ただし、内部信号供給手段12
5の発生する内部信号"1"は絶えず1行下のレジスタ1
31へ第1ゲート手段141を介して送り込まれる。例
えば、4番目のビット線114につながるデリミタ信号
保持手段120は"1"を保持し、内部信号供給手段125に
内部信号"1"を発生させる。第1図で言えば、その内部
信号"1"は絶えず、内部信号記憶手段130の第1列目
5行目や10行目のレジスタ131に送り込まれることにな
る。
It is an external signal output from each bit line of the external signal storage means that controls the ON / OFF of the first gate means 141 and 143. However, the internal signal supply means 12
Internal signal "1" generated by 5 is always one row below register 1
It is sent to 31 via the first gate means 141. For example, the delimiter signal holding means 120 connected to the fourth bit line 114 holds "1" and causes the internal signal supply means 125 to generate the internal signal "1". In FIG. 1, the internal signal "1" is constantly sent to the register 131 of the fifth column and the tenth column of the first column of the internal signal storage means 130.

このような状態の後で、データ記号列XYABCDE………が
入力端子111から与えられると、記号A,B,C,D
の入力と共に、1,2,3,4番目のビット線114か
ら順次に"1"の外部信号がそれぞれ第1ゲート手段14
1の1,2,3,4行目へ送り込まれる。それによっ
て、第1列目1行目のレジスタ131の中味の内部信号
"1"がレジスタ131の2,3,4,5行目へと進む。
なお、1行目のレジスタ131は、常に内部信号"1"を
ホールドしている。入力される記号がAでない限り、1
番目のビット線114からの外部信号が"0"であるか
ら、その内部信号"1"は1列目では下へ進まない。
When the data symbol string XYABCDE ... Is given from the input terminal 111 after such a state, the symbols A, B, C, D are given.
, The external signals of "1" are sequentially output from the first, second, third and fourth bit lines 114, respectively.
It is sent to the 1st, 2nd, 3rd, 4th lines. Thereby, the internal signal of the contents of the register 131 in the first column and the first row
"1" advances to the second, third, fourth and fifth lines of the register 131.
The register 131 in the first row always holds the internal signal "1". 1 unless the entered symbol is A
Since the external signal from the th bit line 114 is "0", the internal signal "1" does not proceed downward in the first column.

第2ゲート手段142は記号Aに対する1番目ビット線
114からの"1"の内部信号によって1行目のレジスタ
131の内部信号"1"を2列目の3行目レジスタ132
へ移動させる。記号BやCに対する1番目ビット線11
4からの"0"の外部信号に対しては1行目レジスタ13
1の内部信号"1"を2列目の1行目と2行目のレジスタ
132へ移動させる。
The second gate means 142 outputs the internal signal "1" of the register 131 in the first row to the register 132 in the third row in the second column in response to the internal signal "1" from the first bit line 114 for the symbol A.
Move to. First bit line 11 for symbols B and C
For the external signal of "0" from 4, the 1st row register 13
The internal signal "1" of 1 is moved to the registers 132 in the first and second rows of the second column.

2列目のレジスタ132へ移った内外信号"1"は1列目
と同じようにゲート手段143を通してパタン記号列に
整合したデータ記号列の入力によって下へ移動する。
The internal / external signal "1" transferred to the register 132 of the second column is moved downward by the input of the data symbol string matched with the pattern symbol string through the gate means 143 as in the first column.

1列目のレジスタ132にあった内部信号"1"が2列目
に移る事はデータ記号列とパタン記号列との間に1文字
分の違いがあった場合に起る。このようにして、1文字
の誤字(ミスタイプ)や誤字の混入を2列目のレジスタ
132で救済する事が可能になっている。
The shift of the internal signal "1" from the register 132 in the first column to the second column occurs when there is a one-character difference between the data symbol sequence and the pattern symbol sequence. In this way, it is possible to remedy one character erroneous character (miss type) or erroneous character mixture by the register 132 in the second column.

すなわち、パタン記号列ABCD*を登録した後で、デ
ータ記号列ACDが入力されると、1列目1行目のレジ
スタ131の中の内部信号"1"は記号Aのコードの入力
によって、1列目2行目のレジスタ131と2列目3行
目のレジスタ132の両方へ進む。この理由はAの次の
記号がBかどうかの2通りを予想するからである。Aの
次の記号がCなら、2列目3行目のレジスタ132に進
んだ内部信号"1"が4行目へ進み、1列目2行目のレジ
スタ131の内部信号は1列目3行目へ進まないで消え
る。Cの次に記号Dが来ると、2列目4行目の内部信号
"1"が5行目へ進む。
That is, when the data symbol string ACD is input after the pattern symbol string ABCD * is registered, the internal signal "1" in the register 131 in the first column and the first row is changed to 1 by the input of the code of the symbol A. The process proceeds to both the register 131 in the second row of the column and the register 132 in the third row of the second column. The reason for this is that two kinds of symbols, that is, whether the symbol following A is B or not are expected. If the symbol next to A is C, the internal signal "1" that has proceeded to the register 132 in the second column and the third row advances to the fourth line, and the internal signal of the register 131 in the first column and the second row is the first column 3 It disappears without proceeding to the line. When the symbol D comes after C, the internal signal in the second column and the fourth row
"1" advances to the 5th line.

このようにして、記号の脱落エラーを2列目のレジスタ
132で救済できる。
In this way, the dropout error of the symbol can be remedied by the register 132 in the second column.

もしデータ記号列AXCDやAXBCDが入力される
と、記号Xに対する外部信号が"0"であるから、1列目
2行目のレジスタ131の中の内部信号"1"は記号Xの
入力によって、2列目2行目と3行目のレジスタ132
へ進み、1列目3行目のレジスタ131には進まない。
Xの次の記号がBならば2列目3行目のレジスタ132
に進んだ内部信号"1"は消滅し、代りに、2列目2行目
のレジスタ132の内部信号"1"が3行目のレジスタ1
32へ進む。Xの次の記号がCならば、逆に2列目2行
目のレジスタ132の中の内部信号"1"が消滅し、代り
に2列目3行目のレジスタ132の内部信号"1"だけが
4行目のレジスタ132へ進む。
If the data symbol string AXCD or AXBCD is input, the external signal for the symbol X is "0". Therefore, the internal signal "1" in the register 131 in the first column and the second row is Register 132 in the second and third rows of the second column
Proceed to and the register 131 in the first column and the third row does not proceed.
If the symbol next to X is B, the register 132 in the second column and the third row
The internal signal "1" that has proceeded to step 1 disappears, and instead, the internal signal "1" of the register 132 in the second column and the second row changes to the register 1 in the third row.
Proceed to 32. If the symbol next to X is C, the internal signal "1" in the register 132 in the second column and the second row disappears, and instead the internal signal "1" in the register 132 in the second column and the third row is replaced. Goes to the register 132 in the fourth row.

第1のスイッチ150は外部から指定されるモード信号
(Strict/lerror free)によって1列目のレジスタ131
の内容を出力したり、2列目のレジスタ131の内容を
出力したりできる。すなわち、Strict(厳格に一致)モ
ードでは、"1"を含むデリミタ信号保持手段120につ
ながるレジスタ131に内部信号"1"が達していたか否
かがデータ記号列の各記号の入力の都度、判別される。
一方、1error free(1エラー許容)モードでは"1"を
含むデリミタ信号保持手段120につながるレジスタ1
32に内部信号"1"が到達していたか否かが各記号の入
力の都度、判別される。
The first switch 150 is a mode signal designated from the outside.
By (Strict / lerror free), register 131 of the first column
Can be output, or the contents of the register 131 in the second column can be output. That is, in the Strict mode, whether or not the internal signal "1" has reached the register 131 connected to the delimiter signal holding means 120 containing "1" is determined each time each symbol of the data symbol string is input. To be done.
On the other hand, in the 1 error free mode, the register 1 connected to the delimiter signal holding means 120 containing "1" is included.
Whether or not the internal signal "1" has reached 32 is determined each time each symbol is input.

第2スイッチ155は第1スイッチ150の出力信号を
シリアルに走査して出力する出力端子157と第1スイ
ッチ150のいずれかが"1"になったかどうかを出力す
る出力端子159とを持っている。全ての第1スイッチ
150と出力端子157との間を結合する部分にはマル
チプレクサ155が使われ、それは端子156から入力
されるアドレスコードによって選択される。全ての第1
スイッチ150と出力端子159との間にはオアゲート
158が使われ、全ての第1スイッチ150の出力信号
の論理和が作られる。詳細は第6図で説明される。
The second switch 155 has an output terminal 157 for serially scanning and outputting the output signal of the first switch 150 and an output terminal 159 for outputting whether or not any one of the first switches 150 has become "1". . A multiplexer 155 is used in a connection portion between all the first switches 150 and the output terminal 157, and it is selected by an address code input from the terminal 156. First of all
An OR gate 158 is used between the switch 150 and the output terminal 159 to generate a logical sum of the output signals of all the first switches 150. Details are explained in FIG.

第1図の場合、内部信号保持手段130の行列が2列で
あるが、3列とか4列に増やされると、2文字エラーや
3文字エラーを救済するものになる。第1スイッチ15
0にもマルチプレクサを用いると、入力データ記号列が
どのパタン記号列に対して何個の文字エラーで一致した
かを識別する事が可能になる。
In the case of FIG. 1, the matrix of the internal signal holding means 130 has two columns, but if the matrix is increased to three columns or four columns, a two-character error or a three-character error is remedied. First switch 15
If a multiplexer is also used for 0, it is possible to identify how many character errors the input data symbol string has matched with which pattern symbol string.

第1図の記号列識別装置へのパタン記号列の登録は左端
の書込み信号シフトレジスタ117と書込み回路116
を用いて行なわれる。登録される多数のパタン記号列は
すべて一旦外部のバッファメモリに準備されるとする。
The pattern symbol string is registered in the symbol string identification device shown in FIG. 1 by writing signal shift register 117 and writing circuit 116 at the left end.
Is performed using. It is assumed that a large number of registered pattern symbol strings are once prepared in an external buffer memory.

登録の前には、外部信号記憶手段110は書込みモード
にセットされ、全ビット線114の記憶内容がクリアさ
れるとする。さらに、書込み信号シフトレジスタ117
の先頭レジスタには入力端子118から書込み指令信号
"1"が設定されるとする。
Before registration, the external signal storage means 110 is set to the write mode, and the stored contents of all bit lines 114 are cleared. Further, the write signal shift register 117
Write command signal from the input terminal 118
Suppose "1" is set.

書込み指令信号"1"は入力端子111から記号コードが
入力される都度タイミング制御回路160から来るシフ
トクロックパルスによって、書込み信号シフトレジスタ
117に沿つて下の方へシフトされるものとする。
It is assumed that the write command signal "1" is shifted downward along the write signal shift register 117 by a shift clock pulse coming from the timing control circuit 160 each time a symbol code is input from the input terminal 111.

登録時には、外部バッファメモリに用意されたパタン記
号列の各記号コードが順次に入力端子111から外部信
号記憶手段110に入力され、各記号コードで選択され
るワード線113と書込み指令信号"1"のあるレジスタ
117につながるビット線114との交点に外部信号の
"1"が書込まれる。書込み指令信号"1"が記号コード毎に
1ビット下へシフトすることによって、1ビット線11
4当りに1記号コードの割で上から下へ順にパタン記号
列が書込まれる。
At the time of registration, each symbol code of the pattern symbol string prepared in the external buffer memory is sequentially input from the input terminal 111 to the external signal storage means 110, and the word line 113 selected by each symbol code and the write command signal "1". Of the external signal at the intersection with the bit line 114 connected to the register 117 with
"1" is written. By shifting the write command signal "1" downward by 1 bit for each symbol code, the 1-bit line 11
A pattern symbol string is written in sequence from top to bottom for one symbol code per 4.

以上の登録が終った後、外部信号記憶手段110を読取
りモードにすると、入力データ記号列の各記号モードに
対して、全ビット線114から、その記号コードと登録
されたものとの一致があるかないかを示す外部信号が一
斉に出力される。そして、入力データ記号列の中に、登
録パタン記号列と同じ記号列が含まれている時には、
"1"を含むデリミタ信号保持手段120に対応した行の
レジスタ(内部信号保持手段)131か132に内部信
号"1"が到達している筈であって、それはマッチ信号と
して第1のスイッチ150を通して出力される。
When the external signal storage means 110 is set to the read mode after the above registration is completed, there is a match between the symbol code and the registered one from all bit lines 114 for each symbol mode of the input data symbol string. External signals indicating whether or not they are output are output all at once. When the input data symbol string includes the same symbol string as the registered pattern symbol string,
The internal signal "1" should have reached the register (internal signal holding means) 131 or 132 in the row corresponding to the delimiter signal holding means 120 including "1", which is the first switch 150 as a match signal. Is output through.

今、記号コードを8ビット線113の本数が256本に
なる。1Mbitのメモリチップを使うと、ビット線11
4の本数が4096になる。5文字長のパタン記号列なら1
チップに約800個、8文字長のものでも256個登録できる
とわかる。
Now, the number of 8-bit lines 113 for the symbol code is 256. When using a 1 Mbit memory chip, the bit line 11
The number of 4 becomes 4096. 1 for a pattern symbol string with a length of 5 characters
It can be seen that about 800 chips can be registered on a chip, and 256 even if it is 8 characters long.

第2図はパタン記号列の登録方法を示している。色々の
長さのパタン記号列をすき間なく登録する事を目的とし
て、登録時には各パタン記号列の後に特定記号(今の場
合*)を付加する事を求めている。この特定記号はデリ
ミタ(区切り)記号とも呼ばれ、*であってもブランク
であってもよい。
FIG. 2 shows a method of registering a pattern symbol string. For the purpose of registering pattern symbol strings of various lengths without gaps, at the time of registration, it is required to add a specific symbol (in this case *) after each pattern symbol string. This specific symbol is also called a delimiter symbol, and may be * or blank.

第2図(a)は4文字の記号列ABCDを5文字のパタン
記号列ABCD*に変えて登録すべき事を示し、第2図
(b)は5文字の記号列DEBACを6文字のパタン記号
列DEBAC*に変えて登録すべき事を示している。
FIG. 2 (a) shows that the 4-character symbol string ABCD should be registered by changing it to the 5-character pattern symbol string ABCD *.
(b) shows that the 5-character symbol string DEBAC should be registered by changing it to the 6-character pattern symbol string DEBAC *.

第2図(c)は第1図の外部信号記憶手段の中に登録され
る複数パタン記号列の一部を示している。これによっ
て、多数の記号列を特定記号*で区切るだけで、長い1
つのパタン記号列として登録することが可能になる。
FIG. 2 (c) shows a part of a plurality of pattern symbol strings registered in the external signal storage means of FIG. As a result, long symbols can be created by simply separating a large number of symbol strings with the specific symbol *.
It becomes possible to register as one pattern symbol string.

登録後、特定記号*を入力した時に各ビット線114か
ら出力される外部信号はデリミタ信号と呼ばれるもの
で、タイミング制御手段160の働きによって、デリミ
タ信号保持手段に設定され、内部信号供給手段125の
制御に使われる。
After registration, the external signal output from each bit line 114 when the specific symbol * is input is called a delimiter signal, and is set in the delimiter signal holding means by the operation of the timing control means 160, and the internal signal supply means 125. Used for control.

第3図は第1図の一部の詳細説明図であって、内部信号
保持手段130の第1列目レジスタ131と第2目レジス
タ132およびそれ等を結合する第1ゲート手段14
1,143と第2ゲート手段142の構成を中心に示し
たものである。
FIG. 3 is a detailed explanatory view of a part of FIG. 1, in which the first column register 131 and the second column register 132 of the internal signal holding means 130 and the first gate means 14 for connecting them.
1, 143 and the second gate means 142 are mainly shown.

特に、第1ゲート手段141A,141Bと143A,1
43Bおよび第2ゲート手段142A,142Bがどの
ように実現されるかを示している。
In particular, the first gate means 141A, 141B and 143A, 1
43B and how the second gate means 142A, 142B are implemented.

第1ゲート手段141A,141Bと143A,143
Bは内部信号"1"を上から下へ伝達するか否かを決める
事と、内部信号"1"の取込みを行なうように、アンドゲ
ート341A,343Aとオアゲート341B,343
Bで構成されている。アンドゲート341A,343A
は左端の外部信号読取り回路115Aから来る外部信号
が"1"の時に各列のi行目のレジスタ(たとえば131
A,132A)の内部信号を(i+1)行目のレジスタ
(たとえば131B,132B)へ進める役割を果す。
First gate means 141A, 141B and 143A, 143
B determines whether or not to transmit the internal signal "1" from the top to the bottom, and performs AND gates 341A and 343A and OR gates 341B and 343 so as to take in the internal signal "1".
It is composed of B. AND gate 341A, 343A
Is an i-th row register of each column (for example, 131 when the external signal coming from the leftmost external signal reading circuit 115A is "1").
A, 132A) plays a role of advancing the internal signal of (A, 132A) to the register (for example, 131B, 132B) of the (i + 1) th row.

第2ゲート手段142Aと142Bは内部信号"1"を1
列目レジスタから2列レジスタへどう配分するかを決め
る部分であってアンドゲート342Aと342Bから成
る。
The second gate means 142A and 142B set the internal signal "1" to 1
It is a part that determines how to allocate from the second-row register to the second-row register, and is composed of AND gates 342A and 342B.

アンドゲート342Aは外部信号"0"の時にi行目のレ
ジスタ(たとえば131B)の内部信号を2列目のi行
目と(i+1)行目のレジスタ(たとえば132Bと1
32C)へ分配する役割を果し、アンドゲート342B
は外部信号"1"の時に1列目のi行目のレジスタ(たと
えば131A)の内部信号を2列目の(i+2)行目の
レジスタ(たとえば132C)へ分配する役割を果す。
When the external signal is "0", the AND gate 342A outputs the internal signal of the i-th row register (eg 131B) to the i-th row and (i + 1) th row register (eg 132B and 1) of the second column.
32C) and AND gate 342B.
Plays a role of distributing the internal signal of the i-th row register of the first column (eg 131A) to the register of the (i + 2) th row of the second column (eg 132C) when the external signal is "1".

今、i行j列目のレジスタの時刻tにおける内部信号を
Sij(t)とし、i行目のデリミタ信号保持手段120が
発生可能ならしめる内部信号をSioとすると、 Si1(t)=S(i-1)0+xi-1(t)*S(i-1)1(t-1) Si2(t)=xi-1(t)*S(i-2)2(t-1)+xi-2(t)*S(i-2)1(t-1)+xi-1(t)*S(i-1)(t-1)+xi
(t)*Si1(t-1) で表わされる。ここに、*印は論理積を示し、+印は論
理和の作用を示している。
Let S ij (t) be the internal signal of the register of the i-th row and the j-th column at time t, and let S io be the internal signal that the delimiter signal holding means 120 of the i-th row can generate, S i1 (t) = S (i-1) 0 + x i-1 (t) * S (i-1) 1 (t -1 ) S i2 (t) = x i-1 (t) * S (i-2) 2 ( t -1 ) + x i-2 (t) * S (i-2) 1 (t -1 ) + x i-1 (t) * S (i-1) (t -1 ) + x i
It is represented by (t) * S i1 (t -1 ). Here, the * mark shows the logical product, and the + mark shows the operation of the logical sum.

第1図や第3図では3列目以降の内部信号保持手段13
0を示していないが、3列目以降をも導入できるとすれ
ば、Sij(t)は次のようになる。
In FIG. 1 and FIG. 3, the internal signal holding means 13 on and after the third column
Although 0 is not shown, if the third and subsequent columns can be introduced, S ij (t) will be as follows.

Sij(t)=xi-1(t)*S(i-1)j(t-1)+xi-2(t)*S(i-2)(j-1)(t-1)+xi-1(t)*S
(i-1)(j-1)(t-1)+xi(t)*Si(j-1)(t-1) ここに、j2,i2としている。また、 S11(t)="L", S1j(t)=x1(t)*S1(j-1)(t-1),j2 である。
S ij (t) = x i-1 (t) * S (i-1) j (t -1 ) + x i-2 (t) * S (i-2) (j-1) (t -1 ) + x i-1 (t) * S
(i-1) (j-1) (t -1 ) + x i (t) * S i (j-1) (t -1 ) Here, j2 and i2. Further, S 11 (t) = “L” and S 1j (t) = x 1 (t) * S 1 (j-1) (t −1 ), j 2 .

列が増えるにつれて、特定記号で区切られたパタン記号
列当りの文字エラー(脱字、誤字、誤字混入)を多くで
きる。そして、(j+)列目がj個の文字エラーあり
の時の整合のありなしを示すことになる。
As the number of columns increases, it is possible to increase the number of character errors (missing characters, typographical errors, typographical errors) per pattern symbol string delimited by a specific symbol. Then, the (j + 1 ) -th column indicates the presence or absence of matching when there are j character errors.

第4図はマッチ信号の出力方法の説明図である。(a)は
外部信号記憶手段110の1ビット目から順に記憶され
るパタン記号列の一例を示している。(b)は登録後のス
ペース記号に対して各ビット線114が出力する"0"の
外部信号の印加に対応した内部信号保持手段130の1
列目と2列目の各レジスタの内容を1行目から22行目ま
で順に示したものである。(c)はデリミタ信号保持手段
120の内容を示している。デリミタ信号は内部信号
"1"の発生に使われ、(b)に示すように、対応する行のレ
ジスタに内部信号"1"を停留させる。ただし、(b)図の1
行目の"1"だけはデリミタ信号保持手段120によら
ず、無条件に設定されたものである。第4図(d)は第1
のスイッチ150が出力する信号を示しており、0の所
は常に"0"を出力し、?の所がマッチ信号の"1"または
"0"を表わす。第4図(e)は完全一致モード時の第1スイ
ッチ150のデータ記号列ABCD入力後の状態を示
し、1列目のレジスタ131の内容を反映し、4行目だ
けが"1"になっている。これによって、データ記号列と
パタン記号列ABCDとの完全マッチのあった事が示さ
れる。第4図(f)はエラー許容モード時のデータ記号列
DEAC入力後の第1のスイッチ150の状態であっ
て、2列目のレジスタ132の内容を反映し、10行目だ
けが"1"になっている。これはデータ記号列にパタン記
号列DEBACの中のBが脱落した記号列との一致のあ
った事を示している。この事を可能にするスイッチ手段
について、以下にもう少し詳しい説明を行なう。
FIG. 4 is an explanatory diagram of a match signal output method. (a) shows an example of a pattern symbol string stored in order from the first bit of the external signal storage means 110. (b) is 1 of the internal signal holding means 130 corresponding to the application of the external signal of "0" output from each bit line 114 for the space symbol after registration.
The contents of the registers in the second and second columns are shown in order from the first row to the 22nd row. (c) shows the contents of the delimiter signal holding means 120. The delimiter signal is an internal signal
It is used to generate "1", and as shown in (b), it holds the internal signal "1" in the register of the corresponding row. However, 1 in (b)
Only "1" in the line is unconditionally set regardless of the delimiter signal holding means 120. Figure 4 (d) shows the first
Shows the signal output by the switch 150 of, and 0 always outputs "0", and? Is the match signal "1" or
Indicates "0". FIG. 4 (e) shows the state after the data symbol string ABCD is input to the first switch 150 in the perfect match mode, and reflects the contents of the register 131 in the first column, and only the fourth line becomes "1". ing. This indicates that there is a perfect match between the data symbol string and the pattern symbol string ABCD. FIG. 4 (f) shows the state of the first switch 150 after the data symbol string DEAC is input in the error permissible mode, reflecting the contents of the register 132 in the second column, and only the 10th row is "1". It has become. This indicates that the data symbol string was in agreement with the symbol string in which B in the pattern symbol string DEBAC was dropped. A more detailed description of the switch means that makes this possible is provided below.

第5図は第1スイッチ150の回路の中味を示してい
る。回路の中味はマルチプレクサ500とアンドゲート
540であり、j2の時のマルチプレクサ500は2
つのアンドゲート510と520とオアゲート530か
ら成り、端子151から与えられるモード信号が"1"の
時に1列目レジスタ131の内容を、"0"の時に2列目
レジスタ132の内容を出力する。このマルチプレクサ
500の出力はデリミタ信号保持手段120の内容が
"1"の時にのみ、対応する行の2つのレジスタ131と
132のいずれか一方の内容を端子550から出力させ
る。
FIG. 5 shows the contents of the circuit of the first switch 150. The contents of the circuit are the multiplexer 500 and the AND gate 540, and the multiplexer 500 at j2 is 2
It consists of two AND gates 510 and 520 and an OR gate 530, and outputs the contents of the first column register 131 when the mode signal given from the terminal 151 is "1", and outputs the contents of the second column register 132 when it is "0". The output of the multiplexer 500 is the contents of the delimiter signal holding means 120.
Only when it is "1", the content of either one of the two registers 131 and 132 of the corresponding row is output from the terminal 550.

第6図はスイッチ手段での識別結果の出力回路を示して
いる。第6図(a)は第1図に記載されたものと同じ出力
回路であり、第1スイッチ150の出力信号をシリアル
に出力するマルチプレクサ155と全ての第1スイッチ
150の出力信号の論理和を出力するオアゲート158
とから成っている。
FIG. 6 shows an output circuit of the identification result by the switch means. FIG. 6 (a) shows the same output circuit as that shown in FIG. 1, and outputs the logical sum of the output signals of all the first switches 150 and the multiplexer 155 that serially outputs the output signal of the first switch 150. Output OR gate 158
And consists of.

オアゲート158からマッチ信号"1"が検出された時に
のみ、全ての第1スイッチ150の出力信号をシリアル
に出力する。シリアルな出力時間を短縮するにはかなり
高速のマルチプレクサ155が必要である。また、デー
タ記号列の各部がどのパタン記号列に一致したかのチェ
ックは外部システムに要求されることになる。
Only when the match signal “1” is detected from the OR gate 158, the output signals of all the first switches 150 are serially output. A considerably faster multiplexer 155 is needed to reduce the serial output time. Further, the external system is required to check which pattern symbol string each part of the data symbol string matches.

第6図(b)は複数マルチプレクサ155によって多くの
第1スイッチ150の出力信号を複数の出力端子15
7′からシリアルに出力する場合を示している。これに
よって、オアゲート158から"1"が検出された時に出
力される全ての第1スイッチ150の出力信号の出力時
間が大きく減少する。たとえば、第1スイッチ150の
個数が4096個の時に、出力端子157′の本数を8にする
と、各端子は第1スイッチ150の512個分を分担す
るだけに減る。マルチプレクサ155のスイッチングタ
イムを50nsecとしても、出力時間はまだ25.6μsecに及
ぶ。なお、本発明の請求範囲(1)に記載されたスイッチ
手段は第6図(a)や(b)までを含んだものである。
In FIG. 6 (b), a plurality of multiplexers 155 are used to convert the output signals of many first switches 150 into a plurality of output terminals
7'shows the case of serial output. As a result, the output time of the output signals of all the first switches 150 output when "1" is detected from the OR gate 158 is greatly reduced. For example, when the number of the first switches 150 is 4096, and the number of the output terminals 157 'is set to 8, each terminal is reduced to the share of 512 of the first switches 150. Even if the switching time of the multiplexer 155 is set to 50 nsec, the output time still reaches 25.6 μsec. The switch means described in claim (1) of the present invention includes up to FIGS. 6 (a) and 6 (b).

第6図(c)はデリミタ信号位置記憶手段600と識別コ
ード出力手段620によってスイッチ手段150の出力
信号の出力時間の短縮を狙ったものである。
FIG. 6 (c) is intended to shorten the output time of the output signal of the switch means 150 by the delimiter signal position storage means 600 and the identification code output means 620.

デリミタ信号位置記憶手段600はアドレスカウンタ6
10を用いて0番地から順にデリミタ信号の発生する行
を2進コードで記憶する。この記憶手段600の1ビッ
ト目601は登録パタン記号列数に等しい番地でカウン
タ610をリセットするための情報を記憶している。た
とえば、登録数が2の時には1番地にリセット信号の
"1"が書込まれるとする。
The delimiter signal position storage means 600 is the address counter 6
The row in which the delimiter signal is generated is stored in binary code in order from address 0 using 10. The first bit 601 of the storage means 600 stores information for resetting the counter 610 at an address equal to the number of registered pattern symbol strings. For example, when the number of registrations is 2, the reset signal
Suppose "1" is written.

ABCDとDEBACの2つのパタン記号列を登録した
時には特定記号が第4図(c)に示すように5行目(01
00)と11行目(1010)に出現するので、デリミタ
信号位置記憶手段600は0番地に00100を、1番地に1
1010を貯えることになる。そしてデータ記号列の各文字
の入力の都度、タイミング制御手段160の出力するパ
ルスを計数するカウンタ610が記憶手段600に対し
て0番地と1番地のアクセスを指定する。
When two pattern symbol strings of ABCD and DEBAC are registered, the specific symbol is the fifth line (01) as shown in FIG. 4 (c).
00) and the 11th line (1010), the delimiter signal position storage means 600 sets 00100 at address 0 and 1 at address 1.
You will store 1010. Then, each time each character of the data symbol string is input, a counter 610 that counts the pulses output by the timing control means 160 specifies access to addresses 0 and 1 to the storage means 600.

記憶手段600の2ビット目602、3ビット目60
3、4ビット目604と5ビット目(605)の出力が
マルチプレクサ155のスイッチを制御し、始めに5行
目のスイッチ手段150の出力信号を、次に10行目の第
1スイッチ150の出力信号を出力端子157から出力
する。すなわち、オアゲート158から"1"が検出され
た時に、記憶手段600を2回アクセスするだけで全て
の第1スイッチ150の出力信号が解読されることにな
る。勿論、パタン記号列の登録数と共にアクセス回数は
多くなる。
Second bit 602 of storage means 600, third bit 60
The outputs of the 3rd and 4th bits 604 and the 5th bit (605) control the switches of the multiplexer 155, and the output signal of the switch means 150 in the 5th row is first output from the first switch 150 in the 10th row. The signal is output from the output terminal 157. That is, when "1" is detected from the OR gate 158, the output signals of all the first switches 150 are decoded only by accessing the storage means 600 twice. Of course, the number of accesses increases with the number of registered pattern symbol strings.

識別コード出力手段620は出力端子157から"1"の
マッチ信号が出力された時に、その時のカウンタ610
の内容を出力端子625から識別コードとして外部へ呈
示する。次にマッチ信号が来るまで、以前にマッチした
パタン記号列の識別コードを保持するものとする。な
お、記憶手段600の1ビット目601から出力される
リセット信号はタイミング制御手段160にもフィード
バックされ、そこからカウンタ610に与えられるパル
ス数を制御するものとする。
The identification code output means 620, when the match signal of "1" is output from the output terminal 157, the counter 610 at that time
The content of is presented to the outside from the output terminal 625 as an identification code. The identification code of the previously matched pattern symbol string is held until the next match signal comes. The reset signal output from the first bit 601 of the storage means 600 is also fed back to the timing control means 160, and the number of pulses given to the counter 610 is controlled from there.

第7図は本発明のもう一つの実施例であって、出力回路
以外は第1図と同じである。すなわち、第1のスイッチ
150(第5図)と第2のスイッチであるマルチプレク
サ155(第6図a)の他にデリミタ信号位置記憶手段
600と識別コード出力手段620とを加えた出力回路
(第6図c)を用いている点が第1図との違いである。
これによって、任意の長さのパタン記号列を多数個登録
した時の識別コードの出力時間は大巾に減少する。
FIG. 7 shows another embodiment of the present invention, which is the same as FIG. 1 except for the output circuit. That is, in addition to the first switch 150 (FIG. 5) and the second switch, the multiplexer 155 (FIG. 6a), an output circuit (delimiter signal position storage means 600 and identification code output means 620 is added. 6 c) is used, which is a difference from FIG.
As a result, the output time of the identification code when a large number of pattern symbol strings of arbitrary length are registered is greatly reduced.

第8図は第6図(c)を改良した識別結果の出力回路の説
明図である。
FIG. 8 is an explanatory diagram of an identification result output circuit obtained by improving FIG. 6 (c).

第6図(c)と異なる点はデリミタ信号位置記憶手段80
0が単にデリミタ信号の発生位置コードだけでなく、そ
れと対応ずけて、パタン記号列に関連ずけられる応答出
力コードを貯えている点と、パタン記号列の登録番号の
識別コードの代りに、上記応答出力コードを送り出す出
力手段820を用いている点にある。
The difference from FIG. 6 (c) is that the delimiter signal position storage means 80
0 is not only the generation position code of the delimiter signal, but the response output code associated with the pattern symbol string is stored in correspondence therewith, and instead of the identification code of the registration number of the pattern symbol string, The output means 820 for sending the response output code is used.

応答出力コードとは各パタン記号列に関連ずけられる記
号コードとか関連したデータのファイルメモリのアドレ
スとかである。たとえば、パタン記号列ABCDに対し
て「アルファベットの最初の4文字」という文章を出力
させたいならば、その文章を格納する外部のファイルメ
モリのアドレス(例えば101010)が応答出力コードにな
る。カナ漢字変換とか英単語の日本語への変換とかを行
なう場合にはカナ文字や英単語のパタン記号列に対し
て、同じ意味を持つ漢字や日本語訳の出力を行なうROM
(固定メモリ)のアドレスコードが応答出力コードに該
当する。パタン記号列が命令語の場合には、それを実行
するマイクロプログラムの格納アドレスが応答出力にな
る。
The response output code is a symbol code associated with each pattern symbol string or a file memory address of associated data. For example, if it is desired to output the sentence "first four letters of the alphabet" to the pattern symbol string ABCD, the address (for example, 101010) of the external file memory storing the sentence becomes the response output code. A ROM that outputs Kana and Japanese translations that have the same meaning for Kana characters and English word pattern symbol strings when performing Kana-Kanji conversion or conversion of English words into Japanese.
The address code of (fixed memory) corresponds to the response output code. When the pattern symbol string is an instruction word, the storage address of the microprogram that executes it is the response output.

このような応答出力コードを出力するために、出力手段
820は、第2のスイッチ(マルチプレクサ)155か
ら出力されるマッチ信号によってデリミタ信号位置記憶
手段800の読取り出力信号の中の応答出力コードの部
分を取込む。
In order to output such a response output code, the output means 820 outputs a portion of the response output code in the read output signal of the delimiter signal position storage means 800 according to the match signal output from the second switch (multiplexer) 155. Take in.

デリミタ信号位置記憶手段800は書込み時に登録され
る多数のパタン記号列を区切る特定記号*を計数するア
ドレスカウンタが1ビットインクレメントされる都度、
各パタン記号列の長さに等しいデリミタ信号位置コード
を貯え、それと同じアドレスに応答出力コードをも貯え
る。
The delimiter signal position storage unit 800 increments the address counter that counts a specific symbol *, which divides a large number of pattern symbol strings registered at the time of writing, by 1 bit,
A delimiter signal position code equal to the length of each pattern symbol string is stored, and a response output code is also stored at the same address.

読取り時は、オアゲート158は"1"のマッチ信号を出
力した時にタイミング制御回路160がアドレスカウン
タ610へアドレスインクリメント用のパルスを出力す
る。それによって、デリミタ信号位置記憶手段800が
0番地から(登録記号列数−1)番地まで順次に走査
(スキャン)される。第8図の例では、登録記号列数が
2であり、0番地と1番地がアクセスされる。この記憶
装置800の1ビット目801が"1"であると、アドレ
スカウンタ610がリセットされ、また、タイミング制
御回路160からアドレスカウンタ610へ送られるパ
ルスも1ビット目801の"1"によって禁止される。
At the time of reading, when the OR gate 158 outputs a match signal of "1", the timing control circuit 160 outputs a pulse for address increment to the address counter 610. As a result, the delimiter signal position storage means 800 is sequentially scanned from address 0 to (registered symbol string number-1). In the example of FIG. 8, the number of registered symbol strings is 2, and addresses 0 and 1 are accessed. When the first bit 801 of the storage device 800 is "1", the address counter 610 is reset, and the pulse sent from the timing control circuit 160 to the address counter 610 is also prohibited by the "1" of the first bit 801. It

デリミタ信号位置記憶手段800の(i−1)番地にお
ける2ビット目802から5ビット目805までは登録
された多数のパタン記号列における先頭からi番目の特
定記号出現までの文字数の2進コードを貯えていて、第
2のスイッチ(マルチプレクサ)155のスイッチ選択
に使われる。一方、6ビット目806から11ビット目8
11までは登録されるパタン記号列のi番目に関連した
応答出力コードを貯えていて、出力手段820に送られ
る。
The second bit 802 to the fifth bit 805 at the address (i-1) of the delimiter signal position storage means 800 is a binary code of the number of characters from the beginning to the i-th specific symbol appearance in a large number of registered pattern symbol strings. It is stored and used for switch selection of the second switch (multiplexer) 155. On the other hand, 6th bit 806 to 11th bit 8
Up to 11, the response output code related to the i-th of the registered pattern symbol string is stored and sent to the output means 820.

たとえば、データ記号列にABCDが含まれると、5行
目の第1スイッチ150が"1"を出力する。最後の記号
Dの印加時に、出力端子159から"1"のマッチ信号が
出ると、アドレスカウンタ610がデリミタ信号位置記
憶手段800の0番地と1番地のアクセスを順次に指定
し、その結果マルチプレクサ155が5行目と11行目の
第1スイッチ150の出力を順次に出力するように働き
"1"と"0"をシリアルに出力する。出力端子157から"1"が
出力された時に、出力手段820はデリミタ信号位置記
憶手段800の0番地の6ビット目806から11ビット
目811までの応答出力コードを取り込み、"0"が出力
される時の1番地の応答出力コードを受付けない。
For example, when ABCD is included in the data symbol string, the first switch 150 in the fifth row outputs "1". When a match signal of "1" is output from the output terminal 159 when the last symbol D is applied, the address counter 610 sequentially specifies access to addresses 0 and 1 of the delimiter signal position storage means 800, and as a result, the multiplexer 155. Works to output the output of the first switch 150 on the 5th and 11th lines in sequence.
"1" and "0" are output serially. When "1" is output from the output terminal 157, the output means 820 takes in the response output code from the 6th bit 806 to the 11th bit 811 of the 0th address of the delimiter signal position storage means 800, and outputs "0". Do not accept the response output code at address 1 when

このようなデリミタ信号位置記憶手段800と応答出力
手段820をそれぞれ第7図のデリミタ信号位置記憶手
段600と応答出力手段620の代りに設けると、第7
図がデータ記号列の各部に対してそれに一致したパタン
記号列の検知信号を端子159から出力すると共に、そ
のパタン記号列に関連ずけられた応答出力コードを端子
825から出力するようになる。
If such delimiter signal position storage means 800 and response output means 820 are provided instead of the delimiter signal position storage means 600 and response output means 620 of FIG. 7, respectively.
In the figure, for each part of the data symbol string, a detection signal of a pattern symbol string corresponding to the part is output from the terminal 159, and a response output code related to the pattern symbol string is output from the terminal 825.

(発明の効果) 第1図や第7図に示した本発明の記号列識別装置は外部
信号記憶手段110のRead/Writeサイクルタイムが1
μsecであれば1MB/secまでの速度でデータ記号列の受
付けを許す。そして、第1スイッチ150からデータ記
号列の各部とパタン記号列との整合のありなしを出力す
る。パタン記号列との完全一致及び一文字エラーを許容
した一致を区別して検知できる。従来技術では256個の
パタン記号列とのマッチング処理速度が4KB/secであ
り、一文字エラーを許容した場合のマッチング処理速度
が1B/secであった事を考えると本発明によるマッチ
ング処理速度が一文字エラーを許容する場合でも1MB/
secのままであるから処理速度の改善は100万倍に及
ぶとわかる。
(Effect of the Invention) In the symbol string identification device of the present invention shown in FIGS. 1 and 7, the read / write cycle time of the external signal storage means 110 is 1
If it is μsec, the data symbol string can be accepted at the speed up to 1MB / sec. Then, the first switch 150 outputs the presence / absence of matching between each part of the data symbol string and the pattern symbol string. It is possible to distinguish and detect a perfect match with the pattern symbol string and a match that allows a one-character error. Considering that in the prior art, the matching processing speed with 256 pattern symbol strings was 4 KB / sec, and the matching processing speed when 1 character error was allowed was 1 B / sec, the matching processing speed according to the present invention was 1 character. 1MB / when error is allowed
Since it remains sec, it can be seen that the improvement in processing speed reaches 1 million times.

しかも、本発明の記号列識別装置では登録される多数の
パタン記号列の長さがばらばらであっても登録が容易で
あり、且つ、データ記号列の中に含まれるパタン記号列
にその先頭位置を示す区切り記号を付加しなくてもデー
タ記号列の各部がどのパタン記号列にマッチするかを識
別する事(Unanchorモードの識別)が可能である。
Moreover, in the symbol string identification device of the present invention, even if the lengths of a large number of pattern symbol strings to be registered are different, registration is easy, and the start position of the pattern symbol string included in the data symbol string is It is possible to identify which pattern symbol string each part of the data symbol string matches (identification of Unanchor mode) without adding a delimiter symbol indicating.

識別結果は単に、どれかのパタン記号列にマッチした事
を示す情報だけでなく、マッチしたパタン記号列の識別
(登録番号)コードやマッチしたパタン記号列に関連ず
けられた応答出力コードをも出力する。応答出力コード
はデータ記号列の中にどれかのパタン記号列とのマッチ
があった時にのみ出力されるので、その出力時間が数μ
secから数10μsecに及んでも、綜合的な処理速度は低下
しない。
The identification result is not only the information indicating that any pattern symbol string has been matched, but also the identification (registration number) code of the matched pattern symbol string and the response output code related to the matched pattern symbol string. Will also be output. The response output code is output only when there is a match with any pattern symbol string in the data symbol string, so the output time is several μ.
The total processing speed does not decrease even if it reaches from sec to several tens of microseconds.

しかも、このような記号列識別装置が進歩した半導体LS
I技術によって1チップで実現されるようになる。入出
力端子数も20数ピンで済む。外部信号記憶手段の記憶容
量が1Mb以上になる事もそう遠くはない。1Mbは8ビッ
トの記号コードの4096個分を収容できる。この時、内部
信号保持手段はビット線114の本数、例えば4096本、
の2倍程度の容量で良く、またデリミタ信号位置記憶手
段800の記憶容量は登録記号列数、例えば256個、
の16倍程度で良いので、それ程大きなチップサイズを占
めない。1チップの中に8文字長のパタン記号列を25
6個も登録できて、1MB/secの処理速度でデータ記号
列と256個のパタン記号列との並列照合を進めること
ができる事はテキスト情報の内容検索の高速化を大巾に
促進する事になる。
Moreover, the semiconductor LS with such an improved symbol string identification device
It will be realized with one chip by I technology. The number of input / output terminals is only 20 pins. It is not too far away that the storage capacity of the external signal storage means exceeds 1 Mb. 1 Mb can accommodate 4096 8-bit symbol codes. At this time, the internal signal holding means is the number of bit lines 114, for example, 4096,
2 times the storage capacity of the delimiter signal position storage means 800, and the storage capacity of the delimiter signal position storage means 800 is 256.
16 times as large as the above, so it does not occupy such a large chip size. 25 patterns of 8-character patterns in one chip
6 can be registered, and the parallel matching of data symbol strings and 256 pattern symbol strings can be advanced at a processing speed of 1 MB / sec, which greatly accelerates the speed of content retrieval of text information. become.

以上に述べたように、本発明によれば、従来技術では一
文字エラーを許容する条件下で多数のパタン記号列との
照合を高速化する事の難かしかった問題点を1チップ上
で解決できるとわかる。本発明の技術は情報検索システ
ムやパタン認識システムや機械翻訳システムなどに応用
された時に特に大きな効果を発揮する。
As described above, according to the present invention, in the conventional technique, it is difficult to speed up the collation with a large number of pattern symbol strings under the condition that a single character error is allowed. I know you can. The technique of the present invention exerts a particularly great effect when applied to an information retrieval system, a pattern recognition system, a machine translation system, or the like.

なお、本発明の実施例において、外部信号記憶手段11
0はRAMで実現されるように説明されたが、ROMやPRO
MやEEPROMによって実現されて良いし、内部信号保持手
段130のレジスタ131,132はフリップフロップ
だけでなく、単なる電荷保持素子(コンデンサー)で実
現されて良く、以上の記述は何ら本発明の請求範囲を限
定するものでない。また、第1図や第7図の左端の書込
み回路116のシリアル選択がシフトレジスタ117に
よって達成されるように説明されたがアドレスデコーダ
を用いても達成可能であって、以上の記述は何ら本発明
の請求範囲を限定するものではない。
In the embodiment of the present invention, the external signal storage means 11
It was explained that 0 is realized by RAM, but ROM and PRO
It may be realized by M or EEPROM, and the registers 131 and 132 of the internal signal holding means 130 may be realized not only by flip-flops but also by simple charge holding elements (capacitors). Is not limited. Further, the serial selection of the writing circuit 116 at the left end in FIGS. 1 and 7 is described as being achieved by the shift register 117, but it can be achieved by using an address decoder. It does not limit the scope of the invention.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の一実施例の説明図、第2図(a)〜(c)は
パタン記号列の登録方法の説明図、第3図は第1図の部
分図、第4図(a)〜(f)はマッチ信号の出力方法の説明
図、第5図は第1スイッチ回路の説明図、第6図(a)〜
(c)はスイッチ手段における識別結果の出力回路図、第
7図は本発明の第2の実施例を示す図、第8図は第6図
(c)を改良した識別結果の出力回路図である。 以上の図面において、 110……外部信号記憶手段、111……記号コードの入力端
子、112……アドレスデコーダ、113……ワード線、114
……ビット線、115……読取り回路、116……書込み回
路、117……書込み信号シフトレジスタ、118……入力端
子、120……デリミタ信号保持手段、125……内部信号供
給手段、130……内部信号保持手段(レジスタアレ
イ)、131……第1列目のレジスタ、132……第2列目の
レジスタ、141,143……第1ゲート手段、142……第2
ゲート手段、150……第1スイッチ、155,155′……第
2スイッチまたはマルチプレクサ、151……モード信号
端子、156……アドレスコード入力端子、157,157′…
…マルチプレクサの出力端子、158……マッチ信号のオ
アゲート、159……オアゲートの出力端子、160……タイミ
ング制御回路、165……イニシャライズ信号入力端子、3
41A,343A,324B,540……アンドゲート、342A,510…
…否定信号とのアンドゲート、341B,343B,530……オ
アゲート 600,800……デリミタ信号保持手段、601,6
02,603,604,605……1ビット目、2ビット目、3ビ
ット目、4ビット目と5ビット目、610……アドレスカ
ウンタ、 620……識別コード出力手段、625……識別コ
ード出力端子、820……応答出力コード出力手段、825…
…応答出力コード出力端子。
FIG. 1 is an explanatory view of an embodiment of the present invention, FIGS. 2 (a) to (c) are explanatory views of a method for registering a pattern symbol string, FIG. 3 is a partial view of FIG. 1, and FIG. a) to (f) are explanatory diagrams of the output method of the match signal, FIG. 5 is an explanatory diagram of the first switch circuit, and FIG. 6 (a) to
(c) is an output circuit diagram of the discrimination result in the switch means, FIG. 7 is a diagram showing a second embodiment of the present invention, and FIG. 8 is FIG.
It is an output circuit diagram of the identification result which improved (c). In the above drawings, 110 ... External signal storage means, 111 ... Symbol code input terminal, 112 ... Address decoder, 113 ... Word line, 114
...... Bit line, 115 …… Read circuit, 116 …… Write circuit, 117 …… Write signal shift register, 118 …… Input terminal, 120 …… Delimiter signal holding means, 125 …… Internal signal supply means, 130 …… Internal signal holding means (register array), 131 ... First column register, 132 ... Second column register, 141,143 ... First gate means, 142 ... Second
Gate means, 150 ... First switch, 155, 155 '... Second switch or multiplexer, 151 ... Mode signal terminal, 156 ... Address code input terminal, 157, 157' ...
… Mux output terminal, 158 …… Match signal OR gate, 159 …… OR gate output terminal, 160 …… Timing control circuit, 165 …… Initialization signal input terminal, 3
41A, 343A, 324B, 540 ... AND gate, 342A, 510 ...
... AND gate with negative signal, 341B, 343B, 530 ... OR gate 600, 800 ... Delimiter signal holding means, 601, 6
02,603,604,605 ... 1st bit, 2nd bit, 3rd bit, 4th bit and 5th bit, 610 ... Address counter, 620 ... Identification code output means, 625 ... Identification code output terminal , 820 ... Response output code output means, 825 ...
… Response output code output terminal.

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】記号列を構成する記号コードで指定された
番地に外部信号を記憶する外部信号記憶手段と、この外
部信号記憶手段の各ビット線に対応して設けられ、特定
記号コードに対して前記各ビット線から読出される外部
信号を保持するデリミタ信号保持手段と、行列状に配列
され、各行が前記各ビット線に対応する複数個の内部信
号保持手段と、一般記号コードに対して各ビット線から
読出される外部信号によって制御され、隣接する行の内
部信号保持手段を列毎に上下に結合する第1ゲート手段
と、前記外部信号によって制御され、隣接する列間の内
部信号保持手段を隣り合う3つの行毎で斜めまたは左右
に結合する第2ゲート手段と、前記デリミタ信号保持手
段の内容によって制御され、各行の端列の内部信号保持
手段に内部信号を設定する内部信号供給手段と、前記デ
リミタ保持手段の内容で指定された行の内部信号保持手
段の内容を列毎に区別して出力するスイッチ手段とを備
えた事を特徴とする記号列識別装置。
1. An external signal storage means for storing an external signal at an address designated by a symbol code forming a symbol string, and an external signal storage means provided corresponding to each bit line of the external signal storage means for a specific symbol code. Delimiter signal holding means for holding an external signal read from each bit line, a plurality of internal signal holding means arranged in a matrix, each row corresponding to each bit line, and a general symbol code. First gate means which is controlled by an external signal read from each bit line and vertically connects the internal signal holding means of adjacent rows for each column; and an internal signal holding between adjacent columns which is controlled by the external signal. The second gate means for connecting the means diagonally or to the left and right in every three adjacent rows and the contents of the delimiter signal holding means control the internal signal to the internal signal holding means in the end column of each row. An internal signal supplying means for constant, that symbol string identification device, characterized in that a switching means for outputting the distinction for each column the contents of the internal signal holding means of the row designated by the contents of the delimiter holding means.
【請求項2】記号列を構成する記号コードで指定された
番地に外部信号を記憶する外部信号記憶手段と、この外
部信号記憶手段の各ビット線に対応して設けられ、特定
記号コードに対して前記各ビット線から読出される外部
信号を保持するデリミタ信号保持手段と、行列状に配列
され、各行が前記各ビット線に対応する複数個の内部信
号保持手段と、一般記号コードに対して各ビット線から
読出される外部信号によって制御され、隣接する行の内
部信号保持手段を列毎に上下に結合する第1ゲート手段
と、前記外部信号によって制御され、隣接する列間の内
部信号保持手段を隣り合う3つの行毎で斜めまたは左右
に結合する第2ゲート手段と、前記デリミタ信号保持手
段の内容によって制御され、各行の端列の内部信号保持
手段に内部信号を設定する内部信号供給手段と、前記デ
リミタ保持手段の内容で指定された行の内部信号保持手
段の内容を列毎に区別して出力するスイッチ手段と、前
記スイッチ手段からどの行の内部信号保持手段の内容を
出力すべきかを指定するデリミタ記号位置記憶手段と、
前記スイッチ手段の出力信号によって前記デリミタ信号
位置記憶手段のアドレスコードを選択する識別コード出
力手段とを備えた事を特徴とする記号列識別装置。
2. An external signal storage means for storing an external signal at an address designated by a symbol code forming a symbol string, and an external signal storage means provided corresponding to each bit line of the external signal storage means for a specific symbol code. Delimiter signal holding means for holding an external signal read from each bit line, a plurality of internal signal holding means arranged in a matrix, each row corresponding to each bit line, and a general symbol code. First gate means which is controlled by an external signal read from each bit line and vertically connects the internal signal holding means of adjacent rows for each column; and an internal signal holding between adjacent columns which is controlled by the external signal. The second gate means for connecting the means diagonally or to the left and right in every three adjacent rows and the contents of the delimiter signal holding means control the internal signal to the internal signal holding means in the end column of each row. Internal signal supply means for determining the internal signal holding means of the row specified by the contents of the delimiter holding means, and a switch means for distinguishing and outputting the contents of the internal signal holding means of the row for each column. Delimiter symbol position storage means for specifying whether to output the contents,
An identification code output device for selecting an address code of the delimiter signal position storage device according to an output signal of the switch device.
【請求項3】記号列を構成する記号コードで指定された
番地に外部信号を記憶する外部信号記憶手段と、この外
部信号記憶手段の各ビット線に対応して設けられ、特定
記号コードに対して前記各ビット線から読出される外部
信号を保持するデリミタ信号保持手段と、行列状に配列
され、各行が前記各ビット線に対応する複数個の内部信
号保持手段と、一般記号コードに対して各ビット線から
読出される外部信号によって制御され、隣接する行の内
部信号保持手段を列毎に上下に結合する第1ゲート手段
と、前記外部信号によって制御され、隣接する列間の内
部信号保持手段を隣り合う3つの行毎で斜めまたは左右
に結合する第2ゲート手段と、前記デリミタ信号保持手
段の内容によって制御され、各行の端列の内部信号保持
手段に内部信号を設定する内部信号供給手段と、前記デ
リミタ保持手段の内容で指定された行の内部信号保持手
段の内容を列毎に区別して出力するスイッチ手段とを備
えた記号列識別装置であって、登録する各パターン記号
列の後尾に特定記号を付加し、登録後に、前記特定記号
に対して各ビット線から出力される外部信号を前記デリ
ミタ保持手段に設定することを特徴とする記号列識別装
置。
3. An external signal storage means for storing an external signal at an address designated by a symbol code forming a symbol string, and an external signal storage means provided corresponding to each bit line of the external signal storage means for a specific symbol code. Delimiter signal holding means for holding an external signal read from each bit line, a plurality of internal signal holding means arranged in a matrix, each row corresponding to each bit line, and a general symbol code. First gate means which is controlled by an external signal read from each bit line and vertically connects the internal signal holding means of adjacent rows for each column; and an internal signal holding between adjacent columns which is controlled by the external signal. The second gate means for connecting the means diagonally or to the left and right in every three adjacent rows and the contents of the delimiter signal holding means control the internal signal to the internal signal holding means in the end column of each row. A symbol string identification device having an internal signal supply means for setting and a switch means for separately outputting the contents of the internal signal holding means of the row designated by the contents of the delimiter holding means for each column, which is registered. A symbol string identification device, wherein a specific symbol is added to the tail of each pattern symbol string, and after registration, an external signal output from each bit line for the specific symbol is set in the delimiter holding means.
【請求項4】記号列を構成する記号コードで指定された
番地に外部信号を記憶する外部信号記憶手段と、この外
部信号記憶手段の各ビット線に対応して設けられ、特定
記号コードに対して前記各ビット線から読出される外部
信号を保持するデリミタ信号保持手段と、行列状に配列
され、各行が前記各ビット線に対応する複数個の内部信
号保持手段と、一般記号コードに対して各ビット線から
読出される外部信号によって制御され、隣接する行の内
部信号保持手段を列毎に上下に結合する第1ゲート手段
と、前記外部信号によって制御され、隣接する列間の内
部信号保持手段を隣り合う3つの行毎で斜めまたは左右
に結合する第2ゲート手段と、前記デリミタ信号保持手
段の内容によって制御され、各行の端列の内部信号保持
手段に内部信号を設定する内部信号供給手段と、前記デ
リミタ保持手段の内容で指定された行の内部信号保持手
段の内容を列毎に区別して出力するスイッチ手段とを備
えた記号列識別装置であって、デリミタ信号位置記憶手
段にデリミタ信号位置指定コードと合わせて任意の応答
出力コードを格納し、前記スイッチ手段の出力信号によ
って前記応答出力コードの出力を選択するようにしたこ
とを特徴とする記号列識別装置。
4. An external signal storage means for storing an external signal at an address designated by a symbol code forming a symbol string, and an external signal storage means provided corresponding to each bit line of the external signal storage means for a specific symbol code. Delimiter signal holding means for holding an external signal read from each bit line, a plurality of internal signal holding means arranged in a matrix, each row corresponding to each bit line, and a general symbol code. First gate means which is controlled by an external signal read from each bit line and vertically connects the internal signal holding means of adjacent rows for each column; and an internal signal holding between adjacent columns which is controlled by the external signal. The second gate means for connecting the means diagonally or to the left and right in every three adjacent rows and the contents of the delimiter signal holding means control the internal signal to the internal signal holding means in the end column of each row. A delimiter signal, which is a symbol string identifying device including an internal signal supply means for setting a predetermined value, and a switch means for distinguishing and outputting the contents of the internal signal holding means of a row designated by the contents of the delimiter holding means for each column. A symbol string identifying device characterized in that an arbitrary response output code is stored together with a delimiter signal position designation code in the position storage means, and the output of the response output code is selected by the output signal of the switch means.
【請求項5】記号列を構成する記号コードで指定された
番地に外部信号を記憶する外部信号記憶手段と、この外
部信号記憶手段の各ビット線に対応して設けられ、特定
記号コードに対して前記各ビット線から読出される外部
信号を保持するデリミタ信号保持手段と、行列状に配列
され、各行が前記各ビット線に対応する複数個の内部信
号保持手段と、一般記号コードに対して各ビット線から
読出される外部信号によって制御され、隣接する行の内
部信号保持手段を列毎に上下に結合する第1ゲート手段
と、前記外部信号によって制御され、隣接する列間の内
部信号保持手段を隣り合う3つの行毎で斜めまたは左右
に結合する第2ゲート手段と、前記デリミタ信号保持手
段の内容によって制御され、各行の端列の内部信号保持
手段に内部信号を設定する内部信号供給手段と、前記デ
リミタ保持手段の内容で指定された行の内部信号保持手
段の内容を列毎に区別して出力するスイッチ手段とを備
えた記号列識別装置であって、各列における前記デリミ
タ保持手段の内容で指定された全ての行の内部信号保持
手段の内容の論理和が“1”を示す時に、どの行の内部
信号保持手段の内容が“1”になったかを外部へ出力す
ることを特徴とする記号列識別装置。
5. An external signal storage means for storing an external signal at an address designated by a symbol code forming a symbol string, and an external signal storage means provided corresponding to each bit line of the external signal storage means for a specific symbol code. Delimiter signal holding means for holding an external signal read from each bit line, a plurality of internal signal holding means arranged in a matrix, each row corresponding to each bit line, and a general symbol code. First gate means which is controlled by an external signal read from each bit line and vertically connects the internal signal holding means of adjacent rows for each column; and an internal signal holding between adjacent columns which is controlled by the external signal. The second gate means for connecting the means diagonally or to the left and right in every three adjacent rows and the contents of the delimiter signal holding means control the internal signal to the internal signal holding means in the end column of each row. A symbol string identification device comprising: an internal signal supply means for determining the contents of the delimiter and a switch means for outputting the contents of the internal signal holding means of a row designated by the contents of the delimiter by distinguishing each column, When the logical sum of the contents of the internal signal holding means of all the lines designated by the contents of the delimiter holding means in 1 indicates "1", which row the contents of the internal signal holding means have become "1" is externally determined. A character string identification device characterized by outputting to.
【請求項6】記号列を構成する記号コードで指定された
番地に外部信号を記憶する外部信号記憶手段と、この外
部信号記憶手段の各ビット線に対応して設けられ、特定
記号コードに対して前記各ビット線から読出される外部
信号を保持するデリミタ信号保持手段と、行列状に配列
され、各行が前記各ビット線に対応する複数個の内部信
号保持手段と、一般記号コードに対して各ビット線から
読出される外部信号によって制御され、隣接する行の内
部信号保持手段を列毎に上下に結合する第1ゲート手段
と、前記外部信号によって制御され、隣接する列間の内
部信号保持手段を隣り合う3つの行毎で斜めまたは左右
に結合する第2ゲート手段と、前記デリミタ信号保持手
段の内容によって制御され、各行の端列の内部信号保持
手段に内部信号を設定する内部信号供給手段と、前記デ
リミタ保持手段の内容で指定された行の内部信号保持手
段の内容を列毎に区別して出力するスイッチ手段とを備
えた記号列識別装置であって、各列における前記デリミ
タ保持手段の内容で指定された全ての行の内部信号保持
手段の内容の論理和が“1”を示す時にのみ、整合のあ
ったパタン記号列の識別コードまたはそれに関連ずけら
れた応答出力コードを出力することを特徴とする記号列
識別装置。
6. An external signal storage means for storing an external signal at an address designated by a symbol code forming a symbol string, and an external signal storage means provided corresponding to each bit line of the external signal storage means for a specific symbol code. Delimiter signal holding means for holding an external signal read from each bit line, a plurality of internal signal holding means arranged in a matrix, each row corresponding to each bit line, and a general symbol code. First gate means which is controlled by an external signal read from each bit line and vertically connects the internal signal holding means of adjacent rows for each column; and an internal signal holding between adjacent columns which is controlled by the external signal. The second gate means for connecting the means diagonally or to the left and right in every three adjacent rows and the contents of the delimiter signal holding means control the internal signal to the internal signal holding means in the end column of each row. A symbol string identification device comprising: an internal signal supply means for determining the contents of the delimiter and a switch means for outputting the contents of the internal signal holding means of a row designated by the contents of the delimiter by distinguishing each column, Only when the logical sum of the contents of the internal signal holding means of all the lines designated by the contents of the delimiter holding means in 1 indicates "1", the identification code of the matched pattern symbol string or the related code is assigned. A symbol string identifying device which outputs a response output code.
JP60108667A 1985-05-21 1985-05-21 Symbol string identification device Expired - Lifetime JPH061479B2 (en)

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