JPH0614069A - Synchronization detector for digital angular modulation signal demodulation circuit - Google Patents
Synchronization detector for digital angular modulation signal demodulation circuitInfo
- Publication number
- JPH0614069A JPH0614069A JP4170963A JP17096392A JPH0614069A JP H0614069 A JPH0614069 A JP H0614069A JP 4170963 A JP4170963 A JP 4170963A JP 17096392 A JP17096392 A JP 17096392A JP H0614069 A JPH0614069 A JP H0614069A
- Authority
- JP
- Japan
- Prior art keywords
- state
- synchronization
- circuit
- synchronous
- discriminator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はQPSK(クォドラチャ
・フェイズ・シフト・キーイング)やMSK(ミニマム
・シフト・キーイング)等のディジタル角度変調信号の
復調回路で用いる同期引込み装置の同期状態を検出する
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is a device for detecting the synchronization state of a sync pull-in device used in a demodulation circuit for digital angle modulation signals such as QPSK (Quadrature Phase Shift Keying) and MSK (Minimum Shift Keying). Regarding
【0002】[0002]
【従来の技術】通信衛星を利用して多チャンネルPCM
放送を行なうCS音声放送では電波の利用効率を上げる
ため多チャンネルの信号を時分割多重したディジタル信
号で直接キャリアを変調する直接変調方式が採用され
る。CS音声放送では24.576Mbpsの伝送レー
トでMSK変調した電波が使用される。MSK変調波や
QPSK変調波等のディジタル角度変調波の同期検波方
式復調回路は、一般に固定劣化を少なくするため、キャ
リア再生回路のキャプチャレンジを数100kHz程度
に狭く設計する。一方、衛星からの電波を受信した後、
ケーブルによるロスを低減するためアンテナのすぐ後に
周波数コンバータを設置するが、この周波数コンバータ
の局部発振器の周波数変動が±1.5MHz程度見込ま
れる。このため受信信号を同調させるときに引込み回路
が必要になる。このような周波数ドリフトによる離調に
対する引込み回路の例として特開昭62−136152
号公報に開示されている例がある。2. Description of the Related Art Multi-channel PCM using communication satellites
In CS voice broadcasting for broadcasting, a direct modulation method is adopted in which a carrier is directly modulated by a digital signal in which multi-channel signals are time-division multiplexed in order to improve the utilization efficiency of radio waves. In CS voice broadcasting, MSK-modulated radio waves are used at a transmission rate of 24.576 Mbps. In general, a synchronous detection system demodulation circuit for a digital angle modulation wave such as an MSK modulation wave or a QPSK modulation wave is designed so that the capture range of a carrier reproduction circuit is narrowed to about several 100 kHz in order to reduce fixed deterioration. On the other hand, after receiving the radio wave from the satellite,
A frequency converter is installed immediately after the antenna to reduce the loss due to the cable, but the frequency fluctuation of the local oscillator of this frequency converter is expected to be about ± 1.5 MHz. This requires a pull-in circuit when tuning the received signal. As an example of a pull-in circuit for detuning due to such frequency drift, Japanese Patent Laid-Open No. 62-136152.
There is an example disclosed in the publication.
【0003】これは図4に示すようにQPSK変調信号
の復調回路において、ディジタル信号処理部で同期状態
が検出されないときには非同期状態であると判断し、低
周波スイープ信号をQPSKキャリア再生回路の電圧制
御発振器の制御電圧に重畳して引込みを行ない、同期状
態が検出されればスイープ信号の重畳を停止するもので
ある。As shown in FIG. 4, in the demodulation circuit for a QPSK modulated signal, when the digital signal processing section does not detect the synchronous state, it is judged to be in the asynchronous state, and the low frequency sweep signal is controlled by the voltage control of the QPSK carrier reproducing circuit. It is superimposed on the control voltage of the oscillator to perform pull-in, and when the synchronization state is detected, superimposition of the sweep signal is stopped.
【0004】図4において、QPSK復調回路107の
前段には、アンテナ101、アンテナコンバータとして
の混合器102および局部発振器103、混合器10
4、選局用の局部発振器105、および帯域制限用のバ
ンドパスフィルタ106が設けられている。アンテナ1
01は12GHz帯の電波を受信し、混合器102およ
び局部発振器103によって1GHz帯の信号に変換さ
れる。そして、混合器104および局部発振器105に
よって、さらに400MHz帯の信号に変換される。In FIG. 4, in front of the QPSK demodulation circuit 107, an antenna 101, a mixer 102 as an antenna converter, a local oscillator 103, and a mixer 10 are provided.
4, a local oscillator 105 for tuning, and a bandpass filter 106 for band limiting are provided. Antenna 1
01 receives a radio wave in the 12 GHz band and is converted into a signal in the 1 GHz band by mixer 102 and local oscillator 103. Then, it is further converted into a signal in the 400 MHz band by mixer 104 and local oscillator 105.
【0005】QPSK復調回路107には、ループフィ
ルタ113、キャリア再生用の電圧制御発振器114が
設けられている。108はディジタル信号処理部であ
り、109はその中の同期パターン検出部である。QP
SK復調回路107が同期状態になれば、同期パターン
が検出され、同期パターン検出部109から検出信号が
出力される。このQPSK復調回路107のキャプチャ
レンジは±500kHz程度であり、ロックレンジは±
数MHzである。アンテナコンバータの局部発振器10
3が数MHzドリフトしているときは復調回路107は
同期引込みができない。このため、低周波発振器11
0、スイッチ111、加算器112を設けて同期パター
ンが検出されないときはスイッチ111をオンして低周
波信号をキャリア位相誤差信号に加算し、電圧制御発振
器114をスイープさせて引込みを行なえるようにして
いる。The QPSK demodulation circuit 107 is provided with a loop filter 113 and a voltage control oscillator 114 for carrier reproduction. Reference numeral 108 is a digital signal processing unit, and 109 is a synchronization pattern detection unit therein. QP
When the SK demodulation circuit 107 is in the synchronization state, the synchronization pattern is detected, and the synchronization pattern detection unit 109 outputs the detection signal. The capture range of this QPSK demodulation circuit 107 is about ± 500 kHz, and the lock range is ±
It is several MHz. Local oscillator 10 of antenna converter
When 3 is drifting by several MHz, the demodulation circuit 107 cannot synchronize. Therefore, the low frequency oscillator 11
0, a switch 111, and an adder 112 are provided to turn on the switch 111 to add the low frequency signal to the carrier phase error signal when the synchronization pattern is not detected, and sweep the voltage controlled oscillator 114 to perform pull-in. ing.
【0006】これはキャプチャレンジは狭いがロックレ
ンジが広い特性を利用したものであり、見かけ上のキャ
プチャレンジを広げることができる。この構成によりキ
ャリア周波数が中心からずれている場合でも引込みを行
なって復調することができるようになった。This utilizes the characteristic that the capture range is narrow but the lock range is wide, and the apparent capture range can be widened. With this configuration, even if the carrier frequency is deviated from the center, it is possible to perform pulling and demodulation.
【0007】しかし、この同期状態判別方法ではディジ
タル信号処理回路がないと同期検出ができず、また、入
力信号が弱くノイズが増えた場合(低C/N)にはディ
ジタル信号処理回路が正しく動作せず同期検出ができな
いなどの問題があった。さらに、ビタビ復号を行なう場
合や位相の曖昧度除去を行なう場合は、特にディジタル
信号処理回路で同期パターンを検出して同期状態を判断
するのに時間がかかる等の問題があった。However, in this synchronization state determination method, synchronization detection cannot be performed without a digital signal processing circuit, and when the input signal is weak and noise increases (low C / N), the digital signal processing circuit operates correctly. There was a problem such as not being able to detect synchronization without doing so. Furthermore, when performing Viterbi decoding or removing phase ambiguity, there is a problem in that it takes time to detect a synchronization pattern and determine a synchronization state, especially in a digital signal processing circuit.
【0008】同期検出の方法としてディジタル信号処理
回路を使用しない方法もある。それは復調回路単独でP
LLキャリア再生回路の位相関係から同期状態を判断す
るものである。QPSK変調信号に対する同期検出は特
開昭63−164655号公報に開示されている。この
従来技術では、PLLの同期検出にループの位相誤差電
圧である電圧制御発振器の制御電圧信号の90度移相し
た信号が用いられている。すなわち誤差電圧が sinΦで
与えられたとき、同期検出に用いる信号は cosΦとな
る。ループが同期しているときは、Φ=0で cosΦ=1
となり、また非同期の時はΦ=0〜2πのランダムな位
相となり、 cosΦの平均値は0となる。この信号により
同期、非同期の検出を行なう。There is a method of not using a digital signal processing circuit as a method of detecting synchronization. It is P by demodulation circuit alone
The synchronization state is determined from the phase relationship of the LL carrier reproduction circuit. The synchronization detection for the QPSK modulated signal is disclosed in Japanese Patent Laid-Open No. 63-164655. In this conventional technique, a signal obtained by phase-shifting the control voltage signal of the voltage controlled oscillator, which is the phase error voltage of the loop, by 90 degrees is used for PLL synchronization detection. That is, when the error voltage is given by sinΦ, the signal used for synchronization detection is cosΦ. Φ = 0 and cosΦ = 1 when the loop is synchronized
In addition, when asynchronous, Φ = 0 to 2π becomes a random phase, and the average value of cosΦ becomes 0. Synchronous and asynchronous detection is performed by this signal.
【0009】[0009]
【発明が解決しようとする課題】ところで、前記従来技
術による方法では、復調回路単独で同期検出が可能であ
り、低C/Nにも強く、かつ同期検出に要する時間も短
いが、PLL回路が正規の位相関係でないところでロッ
クするいわゆる擬似ロック状態でも同期信号を出力する
という欠点がある。By the way, in the method according to the prior art, the demodulation circuit alone can perform the synchronization detection, is resistant to low C / N, and the time required for the synchronization detection is short. There is a drawback in that the synchronization signal is output even in the so-called pseudo lock state in which the lock is performed in the place where the phase relation is not normal.
【0010】このような擬似ロックに対する検出及び対
策については特開昭63−30049号公報に開示され
ている。Detection and countermeasures against such a pseudo lock are disclosed in Japanese Patent Laid-Open No. 63-30049.
【0011】第1の方法は擬似ロックも非同期状態と同
じ扱いにし、同期検出は前述のディジタル信号処理回路
による方法と同様であり、ここでは符号誤り率の数によ
って判断している。この方法では低C/Nに弱いという
ことや検出に時間がかかるという欠点がある。In the first method, the pseudo lock is treated in the same manner as in the asynchronous state, and the synchronization detection is the same as the method by the above-mentioned digital signal processing circuit. Here, the determination is made by the number of code error rates. This method has the drawbacks that it is weak to low C / N and that it takes time to detect.
【0012】第2の方法は電圧制御発振器の制御電圧を
モニタして正常なロックと擬似ロックとを区別し、擬似
ロックと判断したときは電圧制御発振器を制御して正常
な同期状態に向かわせようとするものである。A second method monitors the control voltage of the voltage controlled oscillator to distinguish between normal lock and pseudo lock, and when it is judged that the lock is pseudo lock, controls the voltage controlled oscillator to move to a normal synchronous state. It is something to try.
【0013】第3の方法は電圧制御発振器に制御電圧リ
ミッタまたは出力周波数リミッタを設け、擬似ロックを
起こさせないようにするものである。A third method is to provide a voltage controlled oscillator with a control voltage limiter or an output frequency limiter to prevent the pseudo lock from occurring.
【0014】前記第2の方法では擬似ロックを識別する
ことができる。しかし、第2、第3の方法とも量産品に
対しては好ましくない。それは個々のセットにおいて電
圧制御発振器の制御電圧絶対値と発振周波数の関係にバ
ラツキがあるためである。また、周囲温度の変化によっ
てもこの特性は変化する。一方、擬似ロックを起こさせ
ないようにリミッタ範囲を狭くし過ぎると引込み動作範
囲が狭くなり過ぎ、リミッタ範囲を広くしすぎると温度
変化などで擬似ロックを起こす可能性がある。このた
め、かなり正確な調整が要求され、しかも、バラツキが
あるため1台1台の制御電圧対発振周波数特性を測定す
る必要がある。In the second method, a pseudo lock can be identified. However, the second and third methods are not preferable for mass-produced products. This is because there is a variation in the relationship between the absolute value of the control voltage of the voltage controlled oscillator and the oscillation frequency in each set. Further, this characteristic also changes with changes in ambient temperature. On the other hand, if the limiter range is made too narrow so as not to cause pseudo lock, the pulling operation range becomes too narrow, and if the limiter range is made too wide, pseudo lock may occur due to temperature changes and the like. For this reason, fairly accurate adjustment is required, and since there are variations, it is necessary to measure the control voltage-oscillation frequency characteristics of each unit.
【0015】上記のように従来技術における同期状態検
出方法では、ディジタル信号処理によるものでは低C/
Nに弱い、検出に時間がかかるなどの問題があり、復調
回路の位相関係によるものでは擬似ロック状態を同期状
態と出力する誤検出の問題があり、専用の擬似ロック検
出回路には調整の問題が残る。As described above, in the synchronous state detecting method in the prior art, the low C /
There are problems such as weakness in N and time required for detection. Due to the phase relationship of the demodulation circuit, there is a problem of false detection that the pseudo lock state is output as a synchronous state, and there is a problem of adjustment in the dedicated pseudo lock detection circuit. Remains.
【0016】本発明は、このような従来技術の問題点に
鑑みてなされたもので、その目的は、低C/Nに強く、
検出時間が短く、誤検出がなく、しかも複雑な調整を必
要としないディジタル角度変調信号復調回路の同期状態
検出装置を提供することにある。The present invention has been made in view of the above problems of the prior art, and its object is to have a low C / N ratio,
It is an object of the present invention to provide a synchronization state detection device for a digital angle modulation signal demodulation circuit, which has a short detection time, is free from erroneous detection, and does not require complicated adjustment.
【0017】[0017]
【課題を解決するための手段】上記目的は、低C/N状
態では擬似ロックを起こす頻度が低いことに鑑み、復調
回路の位相関係から同期状態を判別する第1の同期状態
判別器と、ディジタル信号処理回路により同期状態を判
別する第2の同期状態判別器を備え、この2つの同期状
態判別器の出力の組合せから確実に擬似ロック状態を判
別する制御手段により、擬似ロックのときは特別に電圧
制御発振器を制御することにより達成できる。In view of the fact that the frequency of pseudo lock is low in a low C / N state, the above object is to provide a first sync state discriminator for discriminating the sync state from the phase relationship of the demodulation circuit, A second synchronization state discriminator for discriminating the synchronization state by the digital signal processing circuit is provided, and the control means for surely discriminating the pseudo lock state from the combination of the outputs of the two synchronization state discriminators causes a special case in the pseudo lock state. Can be achieved by controlling a voltage controlled oscillator.
【0018】[0018]
【作用】ディジタル角度変調信号復調回路の位相関係か
ら同期状態を判別する第1の同期状態判別器は、正常な
同期状態と擬似ロック状態のときに同期状態と出力し、
非同期状態のときには非同期状態と出力する。ディジタ
ル信号処理回路の状態から同期状態を判別する第2の同
期状態判別器は、正常な同期状態のときだけ同期状態と
出力し、擬似ロック状態と非同期状態のときには非同期
状態と出力する。The first sync state discriminator for discriminating the sync state from the phase relationship of the digital angle modulation signal demodulation circuit outputs the sync state in the normal sync state and the pseudo lock state,
When it is in the asynchronous state, it is output as the asynchronous state. The second sync state discriminator that discriminates the sync state from the state of the digital signal processing circuit outputs the sync state only in the normal sync state, and outputs the asynchronous state in the pseudo lock state and the asynchronous state.
【0019】2つの同期状態判別器により、3つの状態
が判別できる。第1の状態判別器が「同期」、第2の状
態判別器が「同期」のときが正常な同期状態であり、第
1の状態判別器が「同期」、第2の状態判別器が「非同
期」のときが擬似ロック状態であり、第1の状態判別器
が「非同期」のときは非同期状態である。第1の状態判
別器が「非同期」、第2の状態判別器が「同期」という
ケースは本来ありえない。Three states can be discriminated by the two synchronization state discriminators. When the first state discriminator is "synchronous" and the second state discriminator is "synchronous", it is a normal synchronization state. The first state discriminator is "synchronous" and the second state discriminator is "synchronous". When it is "asynchronous", it is in the pseudo lock state, and when the first state discriminator is "asynchronous", it is in the asynchronous state. The first state discriminator is “asynchronous” and the second state discriminator is “synchronous”.
【0020】以上のように系が非同期状態にあるか否か
は第1の同期状態判別器だけで判定可能であり、非同期
状態のときに電圧制御発振器をスイープさせて同期引込
みを行なう動作をさせるための判定は、低C/N状態で
も短い検出時間で確実に行なうことができる。正常な同
期状態になったかどうかの判定には第2の同期状態判別
器の出力を必要とするため時間がかかるが、スイープを
停止させるための情報としては第1の同期状態判別器の
出力で十分である。この後、擬似ロック状態にあること
が判明した場合には、電圧制御発振器を制御手段により
特別に制御して擬似ロック状態から解除して正常な同期
状態に向かわせれば良い。As described above, whether or not the system is in the asynchronous state can be determined only by the first synchronous state discriminator. In the asynchronous state, the voltage controlled oscillator is swept to perform the synchronous pull-in operation. The determination can be reliably performed in a short detection time even in the low C / N state. The output of the first sync state discriminator is used as the information for stopping the sweep, although it takes time to determine whether the normal sync state is reached because the output of the second sync state discriminator is required. It is enough. After that, when it is determined that the pseudo-locked state is established, the voltage-controlled oscillator may be specially controlled by the control means to release the pseudo-locked state and be brought into the normal synchronization state.
【0021】一般的に、低C/N状態では擬似ロックを
起こす頻度が低いので低C/N状態ではおもに第1の同
期状態判別器により、擬似ロックを起こしやすい強入力
状態では第1、第2の同期状態判別器によって判定を行
なうことになる。こうして低C/Nに強く、検出時間が
短く、かつ確実に判定可能な同期状態検出装置を実現す
ることができる。Generally, since the frequency of pseudo lock is low in the low C / N state, the first sync state discriminator mainly operates in the low C / N state in the strong input state where the pseudo lock easily occurs. The determination is made by the second synchronization state discriminator. In this way, it is possible to realize a synchronous state detection device that is resistant to low C / N, has a short detection time, and can be surely determined.
【0022】[0022]
【実施例】以下、本発明の実施例を図面を参照して説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【0023】図1は本発明の実施例に係る同期状態検出
装置の一実施例を示すブロック図である。図1におい
て、同期状態検出装置は、帯域制限されたディジタル角
度変調波のIF(中間周波)信号を入力する入力端子1
と、2個の乗算器と90度位相器および2個のローパス
フィルタから構成された直交検波器2と、A/D変換器
3,4と、ディジタル信号処理回路5と、キャリア再生
回路6と、PLLのループフィルタ7と、VCO(電圧
制御発振器)8と、VCO制御回路9と、クロック再生
回路10と、第1の同期判別器11と、第2の同期判別
器12と、制御手段としての制御装置13とから基本的
に構成される。FIG. 1 is a block diagram showing an embodiment of a synchronization state detecting device according to the embodiment of the present invention. In FIG. 1, a synchronization state detecting device includes an input terminal 1 for inputting an IF (intermediate frequency) signal of a band-limited digital angle modulated wave.
A quadrature detector 2 including two multipliers, a 90-degree phase shifter and two low-pass filters, A / D converters 3 and 4, a digital signal processing circuit 5, and a carrier reproducing circuit 6. , PLL loop filter 7, VCO (voltage controlled oscillator) 8, VCO control circuit 9, clock recovery circuit 10, first synchronization discriminator 11, second synchronization discriminator 12, and as control means. It is basically composed of the control device 13 of FIG.
【0024】A/D変換器3,4はシステムによっては
コンパレータとラッチ回路またはデータ打ち抜き回路に
置換できる。ディジタル信号処理回路5は、ビタビ復号
処理、誤り訂正処理、同期信号検出処理、デインターリ
ーブ処理などを行なう。キャリア再生回路6は直交検波
出力信号を入力とし、クロック再生回路10はA/D変
換器3,4および信号処理回路5にクロック信号を供給
する。第1の同期状態判別器11はキャリア再生回路6
の位相関係から同期状態を判別し、第2の同期状態判別
器12はディジタル信号処理回路5の動作状態から同期
状態を判別する。制御装置13は第1、第2の同期状態
判別器11,12の出力を入力とし、VCO制御回路9
を制御する。Depending on the system, the A / D converters 3 and 4 can be replaced with a comparator and a latch circuit or a data punching circuit. The digital signal processing circuit 5 performs a Viterbi decoding process, an error correction process, a sync signal detection process, a deinterleave process, and the like. The carrier recovery circuit 6 receives the quadrature detection output signal as an input, and the clock recovery circuit 10 supplies the clock signal to the A / D converters 3 and 4 and the signal processing circuit 5. The first sync state discriminator 11 is a carrier regeneration circuit 6
The synchronous state is discriminated from the phase relation of 1), and the second synchronous state discriminator 12 discriminates the synchronous state from the operating state of the digital signal processing circuit 5. The control device 13 receives the outputs of the first and second synchronization state discriminators 11 and 12 as inputs, and receives the VCO control circuit 9
To control.
【0025】図1において第1、第2の同期状態判別器
の出力とシステムの同期状態と制御装置13の動作内容
の関係は表1に示すようになる。In FIG. 1, the relationship between the outputs of the first and second synchronization status discriminators, the system synchronization status, and the operation content of the controller 13 is shown in Table 1.
【0026】[0026]
【表1】 [Table 1]
【0027】この表からわかるように第1、第2の同期
状態判別器の出力が同期、同期のときはシステムは同期
状態であり制御装置13は動作する必要はない。第1、
第2の同期状態判別器の出力が同期、非同期のときはシ
ステムは擬似ロック状態であり制御装置13はまず擬似
ロックを解除し、その後、同期引込み動作を行なう。制
御装置13は簡単なロジック回路で実現でき、マイクロ
コンピュータを使用することもできる。As can be seen from this table, when the outputs of the first and second sync status discriminators are in sync, the system is in sync when the outputs are in sync and the controller 13 does not need to operate. First,
When the output of the second synchronization state discriminator is synchronous or asynchronous, the system is in the pseudo lock state, the control device 13 first releases the pseudo lock, and then performs the synchronous pull-in operation. The control device 13 can be realized by a simple logic circuit, and a microcomputer can also be used.
【0028】制御装置13によって制御されるVCO制
御回路9の具体例を図2に示す。図2において22は制
御装置13からの制御信号の入力端子である。21はル
ープフィルタ7からのVCO制御信号入力端子である。
25はスイッチ、24は加算器、27はROMであり、
26はD/A変換器であり、23はVCO8の制御用出
力端子である。A concrete example of the VCO control circuit 9 controlled by the control device 13 is shown in FIG. In FIG. 2, reference numeral 22 is an input terminal for a control signal from the control device 13. Reference numeral 21 is a VCO control signal input terminal from the loop filter 7.
25 is a switch, 24 is an adder, 27 is a ROM,
26 is a D / A converter, and 23 is a control output terminal of the VCO 8.
【0029】このように構成されるVCO制御回路9で
は、制御装置13が擬似ロックと判断したときはまず2
2に信号を送ってスイッチ25を開とし、PLLループ
をオープンにして擬似ロックを解除する。この時点で同
期状態判別器11,12は非同期、非同期の状態にな
る。つぎにスイッチ25を閉とし、ROM27からD/
A変換器26が(A)または(B)のような波形を発生
するデータを転送させ、同期引込み動作を行なわせる。
第1の同期状態判別器11の出力が同期状態になった時
点でROM27からのデ−タの転送を停止する。このあ
と第2の同期状態判別器12の状態をみて同期ならば引
込み動作は終了、非同期ならば再度擬似ロックを起こし
たとしてもう一度擬似ロック解除から始める。このとき
前回(A)の波形だった場合には(B)の波形を、前回
が(B)のときは(A)の波形を出力させる。こうし
て、擬似ロックは解除され正常な同期状態にすることが
できる。In the VCO control circuit 9 having such a configuration, when the control device 13 determines that the lock is a pseudo lock, it is first set to 2.
2 to open the switch 25, open the PLL loop and release the pseudo lock. At this point, the synchronous state discriminators 11 and 12 are in an asynchronous or asynchronous state. Next, the switch 25 is closed, and the ROM 27 reads D /
The A converter 26 transfers the data for generating the waveform as shown in (A) or (B) to perform the sync pull-in operation.
The transfer of data from the ROM 27 is stopped when the output of the first synchronization status discriminator 11 enters the synchronization status. After that, the state of the second synchronization state discriminator 12 is checked, and if the state is synchronous, the pull-in operation is ended, and if the state is asynchronous, it is assumed that the pseudo lock has occurred again and the pseudo lock is released again. At this time, the waveform of (B) is output when it is the waveform of (A) last time, and the waveform of (A) is output when the previous time is (B). In this way, the pseudo lock is released and the normal synchronization state can be achieved.
【0030】しかし、第1の同期状態判別器11が同期
で、第2の同期状態判別器12が非同期の場合でも擬似
ロック状態でない場合がある。例えば入力信号レベルが
低くアナログ系では同期しているがディジタル系では誤
りが多すぎて第2の同期状態判別器が非同期と出力して
いる場合などである。このような場合にも擬似ロックの
場合と同様な処置を数回繰返しそれでも同期状態になら
ない場合にはなんらかの警告を出力して引込み動作を停
止すればよい。すなわち、第1の同期状態検出器11が
非同期のときは、擬似ロックのときの解除以降の引込み
動作を行なえばよい。However, even if the first synchronization state discriminator 11 is synchronous and the second synchronization state discriminator 12 is asynchronous, there are cases where the pseudo lock state is not established. For example, there is a case where the input signal level is low and is synchronized in the analog system, but in the digital system there are too many errors and the second synchronous state discriminator outputs as asynchronous. Even in such a case, the same procedure as in the case of the pseudo lock is repeated several times, and if the synchronized state is not achieved even after that, some warning is output and the pull-in operation may be stopped. That is, when the first synchronous state detector 11 is asynchronous, the pull-in operation after the release in the pseudo lock may be performed.
【0031】図3は、本発明の他の実施例であり、直交
検波器の再生キャリア用の発振器が固定周波数発振器で
あり、ヘテロダイン回路の局部発振器がPLL回路のV
COとなっている構成のディジタル角度変調信号復調回
路に適用した場合を示す。この復調回路構成については
特開昭63−30049号に詳しく説明されているが、
入力信号の周波数ずれに対しても安定な復調特性を得る
ことができる特徴がある。 図3において図1と同番号
を付しているものは同機能を示すものである。31は固
定周波数発振器、32は入力信号端子、33は乗算器、
34はバンドパスフィルタ(BPF)であり、VCO8
と乗算器33とBPF34とでヘテロダイン回路(周波
数変換回路)を構成している。動作はVCO8の周波数
が異なるだけで図1の場合と同様である。FIG. 3 shows another embodiment of the present invention, in which the oscillator for the regenerated carrier of the quadrature detector is a fixed frequency oscillator, and the local oscillator of the heterodyne circuit is V of the PLL circuit.
The case where the present invention is applied to a digital angle modulation signal demodulation circuit having a structure of CO is shown. The structure of this demodulation circuit is described in detail in JP-A-63-30049.
There is a feature that stable demodulation characteristics can be obtained even with a frequency shift of the input signal. In FIG. 3, the same reference numerals as those in FIG. 1 indicate the same functions. 31 is a fixed frequency oscillator, 32 is an input signal terminal, 33 is a multiplier,
34 is a bandpass filter (BPF),
The multiplier 33 and the BPF 34 form a heterodyne circuit (frequency conversion circuit). The operation is the same as in the case of FIG. 1 except that the frequency of the VCO 8 is different.
【0032】[0032]
【発明の効果】これまでの説明で明らかなように、以上
のように構成された請求項1ないし3記載の発明によれ
ば、判別速度の異なる同期状態判別器を2個備え、非同
期の検出は高速で低C/Nに強い第1の同期状態判別器
で行なうので引込み動作に取りかかったり、引込みスイ
ープ動作を停止させたりする動作を短時間で行なうこと
ができる。また同期判別が確実な第2の同期状態判別器
を併用するので複雑な調整を必要とせずに確実に擬似ロ
ック状態の検出が行なえる。As is apparent from the above description, according to the inventions of claims 1 to 3 configured as described above, two synchronous state discriminators having different discriminating speeds are provided, and asynchronous detection is performed. Is performed by the first synchronization state discriminator that is fast and has low C / N, so that the pull-in operation can be started or the pull-in sweep operation can be stopped in a short time. Further, since the second synchronization state discriminator which can surely discriminate the synchronization is also used, the pseudo lock state can be surely detected without requiring complicated adjustment.
【0033】この結果、低C/Nに強く、検出時間が短
く、誤検出がなく、しかも複雑な調整を必要としないデ
ィジタル角度変調信号復調回路の同期状態検出装置を実
現することができる。As a result, it is possible to realize a synchronization state detecting device for a digital angle modulation signal demodulation circuit which is resistant to low C / N, has a short detection time, is free from erroneous detection, and does not require complicated adjustment.
【図1】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図2】VCO制御回路の一実施例を示すブロック図で
ある。FIG. 2 is a block diagram showing an embodiment of a VCO control circuit.
【図3】本発明の別の実施例を示すブロック図である。FIG. 3 is a block diagram showing another embodiment of the present invention.
【図4】従来技術の一実施例を示すブロック図である。FIG. 4 is a block diagram showing an example of a conventional technique.
2 直交検波器 5 ディジタル信号処理回路 6 キャリア再生回路 8 VCO(電圧制御発振器) 9 VCO制御回路 11 第1の同期状態判別器 12 第2の同期状態判別器 13 制御装置 2 quadrature detector 5 digital signal processing circuit 6 carrier reproducing circuit 8 VCO (voltage controlled oscillator) 9 VCO control circuit 11 first synchronization state discriminator 12 second synchronization state discriminator 13 controller
Claims (3)
ロック再生回路、および復調信号の誤り訂正処理、同期
信号検出処理、デインターリーブ処理等の処理を行なう
ディジタル信号処理回路を含んで構成され、ディジタル
角度変調信号の復調回路に備えられて同期状態を検出す
るディジタル角度変調信号復調回路の同期検出装置にお
いて、 前記キャリア再生回路の位相関係から系の同期状態を判
別する第1の同期状態判別器と、 前記ディジタル信号処理回路の状態から同期状態を判別
する第2の同期状態判別器と、 前記電圧制御発振器を
制御する電圧制御発振器制御回路と、 前記第1、第2の同期状態判別器の出力を入力とし、当
該第1、第2の同期状態判別器の出力状態により系の同
期状態を判断して前記電圧制御発振器制御回路を制御す
る制御手段と、 を備えていることを特徴とするディジタル角度変調信号
復調回路の同期検出装置。1. A digital angle controller comprising a voltage controlled oscillator, a carrier regenerating circuit, a clock regenerating circuit, and a digital signal processing circuit for performing processing such as error correction processing, demodulation signal detection processing, deinterleaving processing of demodulated signals. A synchronization detection device for a digital angle modulation signal demodulation circuit, which is provided in a modulation signal demodulation circuit and detects a synchronization state, comprising: a first synchronization state discriminator that discriminates a system synchronization state from a phase relationship of the carrier reproduction circuit; A second synchronous state discriminator for discriminating a synchronous state from the state of the digital signal processing circuit; a voltage controlled oscillator control circuit for controlling the voltage controlled oscillator; and outputs of the first and second synchronous state discriminators. It is used as an input, and the voltage control oscillator control circuit is controlled by determining the system synchronization state from the output states of the first and second synchronization state discriminators. Synchronization detection apparatus in a digital angle-modulated signal demodulation circuit, characterized in that it comprises a control means for the.
の出力が同期状態であり、第2の同期状態判別器の出力
が非同期状態の場合には系が擬似ロック状態にあると判
断し、擬似ロック状態を解除して正常な同期状態に向か
わせるように前記電圧制御発振器制御回路を制御するこ
とを特徴とする請求項1記載のディジタル角度変調信号
復調回路の同期検出装置。2. The control means determines that the system is in a pseudo lock state when the output of the first synchronous state discriminator is in the synchronous state and the output of the second synchronous state discriminator is in the asynchronous state. 2. The synchronization detecting device for a digital angle modulation signal demodulation circuit according to claim 1, wherein the voltage controlled oscillator control circuit is controlled so as to release the pseudo lock state and move toward a normal synchronization state.
わせるように制御しても正常な同期状態にならない場合
には、擬似ロック状態解除から、引込み動作までの動作
を一定回数または一定時間行ない、なおかつ正常な同期
状態にならない場合には引込み動作を停止するように前
記電圧制御発振器制御回路を制御することを特徴とする
請求項2記載のディジタル角度変調信号復調回路の同期
検出装置。3. The control means, if the normal synchronization state is not obtained even if the control is performed so as to move toward the normal synchronization state, the operation from the pseudo lock state release to the retracting operation is performed a certain number of times or a certain time. 3. The synchronization detecting device for a digital angle modulation signal demodulation circuit according to claim 2, wherein the voltage control oscillator control circuit is controlled so as to stop the pull-in operation when the normal synchronization state is not achieved.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4170963A JPH0614069A (en) | 1992-06-29 | 1992-06-29 | Synchronization detector for digital angular modulation signal demodulation circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4170963A JPH0614069A (en) | 1992-06-29 | 1992-06-29 | Synchronization detector for digital angular modulation signal demodulation circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0614069A true JPH0614069A (en) | 1994-01-21 |
Family
ID=15914622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4170963A Pending JPH0614069A (en) | 1992-06-29 | 1992-06-29 | Synchronization detector for digital angular modulation signal demodulation circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0614069A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08265384A (en) * | 1995-03-22 | 1996-10-11 | Nec Corp | Demodulator |
WO1999016223A1 (en) * | 1997-09-19 | 1999-04-01 | Matsushita Electric Industrial Co., Ltd. | Modulator/demodulator and modulation/demodulation method |
US6535566B1 (en) | 1998-04-30 | 2003-03-18 | Fujitsu Limited | Demodulating method and receiver apparatus |
KR100424376B1 (en) * | 1999-03-25 | 2004-03-24 | 산요덴키가부시키가이샤 | Pseudo-lock detection system |
WO2004091108A1 (en) * | 2003-04-01 | 2004-10-21 | Nec Corporation | Information processing terminal system and transmission/reception method using the same |
JP2009164877A (en) * | 2008-01-07 | 2009-07-23 | Nec Corp | Carrier reproduction circuit and pseudo pull-in detection method |
-
1992
- 1992-06-29 JP JP4170963A patent/JPH0614069A/en active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08265384A (en) * | 1995-03-22 | 1996-10-11 | Nec Corp | Demodulator |
WO1999016223A1 (en) * | 1997-09-19 | 1999-04-01 | Matsushita Electric Industrial Co., Ltd. | Modulator/demodulator and modulation/demodulation method |
US6535566B1 (en) | 1998-04-30 | 2003-03-18 | Fujitsu Limited | Demodulating method and receiver apparatus |
KR100424376B1 (en) * | 1999-03-25 | 2004-03-24 | 산요덴키가부시키가이샤 | Pseudo-lock detection system |
WO2004091108A1 (en) * | 2003-04-01 | 2004-10-21 | Nec Corporation | Information processing terminal system and transmission/reception method using the same |
US7471926B2 (en) | 2003-04-01 | 2008-12-30 | Nec Corporation | Information processing terminal system and transmission/reception method using the same |
US8447224B2 (en) | 2003-04-01 | 2013-05-21 | Nec Corporation | Data processing terminal system and transmitting and receiving method using the same |
JP2009164877A (en) * | 2008-01-07 | 2009-07-23 | Nec Corp | Carrier reproduction circuit and pseudo pull-in detection method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4816769A (en) | BPSK demodulator and FM receiver for digital data pagers | |
US4764730A (en) | Radio receiver demodulation system | |
EP0527034A2 (en) | Digital phase-locked loop circuit | |
JPH08265143A (en) | Carrier recovery circuit | |
JP2932861B2 (en) | Phase synchronization detection circuit | |
JP2992338B2 (en) | Digital automatic frequency control for pure sine waves | |
JP2011501550A (en) | Automatic frequency correction method and apparatus | |
JPH0614069A (en) | Synchronization detector for digital angular modulation signal demodulation circuit | |
JPH08265384A (en) | Demodulator | |
JPH0654008A (en) | Bpsk demodulator | |
WO1998056148A1 (en) | Carrier reproducing circuit | |
WO1998006173A1 (en) | Frequency lock indicator for fpll demodulated signal having a pilot | |
JPS644386B2 (en) | ||
JPH07143199A (en) | Digital signal demodulator | |
US4847578A (en) | Method and device for detecting false locks between a reference signal and a signal to be demodulated by coherent digital demodulation | |
JPH0730602A (en) | Synchronization processor for digital modulated wave | |
JPS62139448A (en) | Carrier recovery circuit | |
JPH066397A (en) | Delay detector | |
JP3365783B2 (en) | Burst detector | |
JPH0671277B2 (en) | AFC method | |
JPH02177746A (en) | Carrier recovery circuit | |
JPH08274831A (en) | Clock regenerating circuit for digital demodulator | |
JPH0619345U (en) | Digital demodulator | |
JPS62136152A (en) | Synchronous detecting circuit | |
JPH02249330A (en) | Pseudo lock detection circuit for costas loop type demodulator |