JPH06140405A - Structure of flip chip bump - Google Patents

Structure of flip chip bump

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JPH06140405A
JPH06140405A JP3185169A JP18516991A JPH06140405A JP H06140405 A JPH06140405 A JP H06140405A JP 3185169 A JP3185169 A JP 3185169A JP 18516991 A JP18516991 A JP 18516991A JP H06140405 A JPH06140405 A JP H06140405A
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JP
Japan
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solder
substrate
bump
electrode
flip chip
Prior art date
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Application number
JP3185169A
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Japanese (ja)
Inventor
Tadashi Ono
位 小野
Seiji Kusuda
誠司 楠田
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Mitsumi Electric Co Ltd
Original Assignee
Mitsumi Electric Co Ltd
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Publication date
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Publication of JPH06140405A publication Critical patent/JPH06140405A/en
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Abstract

PURPOSE:To obtain structure of a flip chip wherein solder can be prevented from reaching an electrode via a bump, a substrate on which the electrode is formed can be excellently connected with a substrate on which a Pb-Sn based electrode is formed, the operation of solder bonding time has a margin, and the work is facilitated. CONSTITUTION:A bump 13 is formed on an electrode 12 of a substrate 11. A coating film 14 is formed on the substrate surface containing the bump 13. A specified thickness of the coating film 14 is eliminated by an anisotropic etching process E. A solder blocking belt 15 is formed by using the left coating film 14, so as to cover the non-connection part of the bump 13.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はフリップチップバンプの
構造に係り、特に基板のAl電極上に形成されるAuバ
ンプの構造の改良に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the structure of flip chip bumps, and more particularly to improvement of the structure of Au bumps formed on Al electrodes of a substrate.

【0002】[0002]

【従来の技術】従来、Al電極の形成された基板と、P
b−Sn系電極の形成された基板との接続は、図8に示
すように成されていた。
2. Description of the Related Art Conventionally, a substrate on which an Al electrode is formed and a P
The connection with the substrate on which the b-Sn-based electrode was formed was as shown in FIG.

【0003】図示されているように、上部に位置する基
板1上には、Al電極2が形成されている。この基板1
のAl電極2上には、図9に示されているように、Au
にて形成されたフリップチップバンプ(以下、「Auバ
ンプ」と称する。)3が、例えば、ワイヤボンド方法に
より形成されている。また、下部に位置する基板4上に
は、Pb−Sn系電極5が形成されている。
As shown in the figure, an Al electrode 2 is formed on a substrate 1 located above. This board 1
As shown in FIG. 9, on the Al electrode 2 of Au,
The flip chip bumps (hereinafter, referred to as “Au bumps”) 3 formed in Step 3 are formed by, for example, a wire bonding method. Further, a Pb—Sn system electrode 5 is formed on the substrate 4 located below.

【0004】そして、これらの基板1,4の接続は、図
10に示されているように、接合材としてPb−Sn系
半田6を用いて行われ、上記基板4のPb−Sn系電極
5から上記基板1のAuバンプ3表面上へと、上記半田
6のソルダを這出させて成されていた。この半田6の這
出量が適当であると、図示されているように基板1,4
の接続は良好に行われるが、その接合作業は瞬間的な接
合時間の操作に頼っていた。
Then, as shown in FIG. 10, the connection between these substrates 1 and 4 is performed by using a Pb-Sn system solder 6 as a joining material, and the Pb-Sn system electrode 5 of the substrate 4 is connected. To the surface of the Au bumps 3 of the substrate 1 so that the solder of the solder 6 is drawn out. If the amount of protrusion of the solder 6 is proper, as shown in the drawing, the boards 1, 4
Although the connection of the is good, its joining work relies on manipulating the instantaneous joining time.

【0005】[0005]

【発明が解決しようとする課題】ところで、上述のよう
に基板1,4の接続を行う際に、上記半田6の這出量は
瞬間的な接続時間の操作によって決定される。従って、
接合時間が短いと、図11に示されているように、半田
6の這出量が少なく、良好な接続状態を得ることができ
る。しかし、接合時間が長いと、図12に示されている
ように、半田6の這出量が多くなり、該半田ソルダが上
記Auバンプ3の表面全体を覆い、上記基板1のAl電
極2まで達することになる。
By the way, when the boards 1 and 4 are connected to each other as described above, the amount of the solder 6 protruding is determined by the operation of the instantaneous connection time. Therefore,
If the joining time is short, as shown in FIG. 11, the amount of the solder 6 that creeps out is small, and a good connection state can be obtained. However, if the bonding time is long, as shown in FIG. 12, the amount of protrusion of the solder 6 becomes large, and the solder solder covers the entire surface of the Au bump 3 and reaches the Al electrode 2 of the substrate 1. Will be reached.

【0006】このように半田ソルダが上記基板1のAl
電極2まで達すると、AlとPb−Snとの合金化が生
じ、この合金部分に経時変化によりクラックが発生する
という問題があった。
As described above, the solder solder is the Al of the substrate 1.
When reaching the electrode 2, alloying of Al and Pb—Sn occurs, and there is a problem that cracks occur in this alloy portion due to aging.

【0007】また、半田6の接合時間の操作に余裕がな
く、その作業が困難であるという問題があった。
Further, there is a problem that the operation of joining time of the solder 6 is not sufficient and the work is difficult.

【0008】本発明の目的は、上記課題に鑑み、半田ソ
ルダがバンプを介して電極まで達するのを防止して、電
極の形成された基板と、Pb−Sn系電極の形成された
基板とを良好に接続することができ、且つ、半田の接合
時間の操作に余裕を持たせ、その作業を容易にすること
ができる、フリップチップバンプの構造を提供するにあ
る。
In view of the above problems, an object of the present invention is to prevent the solder solder from reaching the electrodes via the bumps, and to provide a substrate on which electrodes are formed and a substrate on which Pb-Sn based electrodes are formed. It is an object of the present invention to provide a structure of a flip chip bump which can be satisfactorily connected, has a margin for operation of solder joining time, and can facilitate the work.

【0009】[0009]

【課題を解決するための手段】上記目的は、本発明に係
るフリップチップバンプの構造によれば、基板の電極上
にバンプを形成すると共に、該バンプを含む基板表面上
に被膜を形成し、該被膜を反応性エッチング法やイオン
ビーム・エッチング法等の異方性エッチング処理により
所定厚さ除去し、上記バンプの非接続部分を隠蔽するよ
うに残存する上記被膜をもってソルダ遮断帯を形成した
ことにより、達成される。
According to the structure of a flip chip bump of the present invention, the above object is to form a bump on an electrode of a substrate and to form a coating film on the substrate surface including the bump, A predetermined thickness is removed by anisotropic etching treatment such as reactive etching method or ion beam etching method, and a solder cutoff band is formed with the remaining coating film so as to conceal the non-connecting portion of the bump. Is achieved by

【0010】[0010]

【作用】上記構成によれば、バンプの非接続部分を隠蔽
するようにソルダ遮断帯を被覆したフリップチップバン
プが電極上に形成された基板と、Pb−Sn系電極の形
成された基板とを、該Pb−Sn系電極と上記ソルダ遮
断帯の被覆されていないバンプの接続部分との間に半田
付けをして、これら基板を接続すると、上記Auバンプ
の表面に流れようとする半田ソルダを上記ソルダ遮断帯
が遮断するので、接合時間が長くなって半田の這出量が
多くなっても、上記バンプの表面は該半田ソルダで覆わ
れることが無い。
According to the above structure, the flip-chip bump coated with the solder cut-off zone so as to cover the non-connected portion of the bump is formed on the electrode, and the substrate on which the Pb-Sn system electrode is formed. , When soldering is performed between the Pb-Sn system electrode and the connection portion of the bump which is not covered with the solder cutoff band and these substrates are connected, a solder solder that tends to flow to the surface of the Au bump is provided. Since the solder cut-off zone cuts off, even if the bonding time becomes long and the amount of solder creeping out increases, the surface of the bump is not covered with the solder solder.

【0011】これにより、半田ソルダが上記電極に達す
るのが防止されることになり、その結果、電極の形成さ
れた基板と、Pb−Sn系電極の形成された基板とが良
好に接続される。また、半田の接合時間の操作に余裕が
できるので、その作業が容易になるものである。
This prevents the solder solder from reaching the electrode, and as a result, the substrate on which the electrode is formed and the substrate on which the Pb-Sn system electrode is formed are well connected. . Further, since the solder joining time can be manipulated, the work can be facilitated.

【0012】[0012]

【実施例】以下、本発明に係るフリップチップバンプの
構造の好適な実施例を添付図面に基づいて詳細に説明す
る。まず、本発明に係るフリップチップバンプの構造に
おける第1の実施例について述べる。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the structure of a flip chip bump according to the present invention will be described in detail below with reference to the accompanying drawings. First, a first embodiment of the structure of the flip chip bump according to the present invention will be described.

【0013】図1に示されているように、基板11上に
はAl電極12が形成されている。まず、この基板11
のAl電極12上にAuバンプ13を載置する。
As shown in FIG. 1, an Al electrode 12 is formed on the substrate 11. First, this substrate 11
The Au bump 13 is mounted on the Al electrode 12 of.

【0014】次に、図2に示されているように、Al電
極12上にAuバンプ13が形成された基板11上に、
例えば、Si化合物(RnSi(OH)4-n )等の無機
物と有機バインダーや有機溶剤等とを混合したSiO2
系被膜材料を塗布・堆積して所定厚の無機物被膜14を
形成する。このとき、上記Al電極12と上記Auバン
プ13との隙間にも、上記SiO2 系被膜材料が浸透す
るように塗布する。
Next, as shown in FIG. 2, on the substrate 11 having the Au bumps 13 formed on the Al electrodes 12,
For example, SiO 2 in which an inorganic compound such as a Si compound (RnSi (OH) 4-n ) is mixed with an organic binder or an organic solvent.
A system coating material is applied and deposited to form an inorganic coating 14 having a predetermined thickness. At this time, the SiO 2 based coating material is applied so as to penetrate into the gap between the Al electrode 12 and the Au bump 13.

【0015】そして、図3に示されているように、無機
物被膜14の塗布された上記基板11に、その表面側か
ら反応性エッチング法(RIE)等で異方性エッチング
処理Eを施す。
Then, as shown in FIG. 3, the substrate 11 having the inorganic coating 14 applied thereto is subjected to anisotropic etching treatment E from the surface side thereof by a reactive etching method (RIE) or the like.

【0016】上記異方性エッチング処理Eにより無機物
被膜14を除去すると、該無機物被膜14の縦方向(厚
さ方向)のみがエッチングされる。従って、上記無機物
被膜14を任意厚さ除去した時点で、図4に示されてい
るように、Auバンプ13の接続部分のみが該無機物被
膜14から露出した状態になる。すなわち、上記Auバ
ンプ13同士の間に上記無機物被膜14が残存し、該A
uバンプ13の非接続部分が残存した無機物被膜14に
よって隠蔽されている。この残存した無機物被膜14を
もってソルダ遮断帯15が形成されるものである。
When the inorganic coating 14 is removed by the anisotropic etching treatment E, only the vertical direction (thickness direction) of the inorganic coating 14 is etched. Therefore, when the inorganic coating 14 is removed to an arbitrary thickness, as shown in FIG. 4, only the connecting portions of the Au bumps 13 are exposed from the inorganic coating 14. That is, the inorganic coating 14 remains between the Au bumps 13,
The unconnected portion of the u bump 13 is hidden by the remaining inorganic coating 14. The remaining inorganic coating 14 forms the solder barrier zone 15.

【0017】次に、第1の実施例のフリップチップバン
プの構造における作用を述べる。上記ソルダ遮断帯15
は、上記Auバンプ13のAl電極12側の表面半分に
形成されており、すなわち、該Auバンプ13の非接続
部分を隠蔽するように上記ソルダ遮断帯15が被覆され
ている。特に、図5に示したように、上記ソルダ遮断帯
15を上記Auバンプ13同士の間にも形成した場合に
は、該Auバンプ13は上記Al電極12上に該ソルダ
遮断帯15によって極めて強固に保持されることにな
る。
Next, the operation of the structure of the flip chip bump of the first embodiment will be described. The above-mentioned solder cutoff band
Is formed on the surface half of the Au bump 13 on the side of the Al electrode 12, that is, the solder cutoff band 15 is covered so as to conceal the non-connection portion of the Au bump 13. In particular, as shown in FIG. 5, when the solder blocking band 15 is formed between the Au bumps 13 as well, the Au bump 13 is extremely strong on the Al electrode 12 by the solder blocking band 15. Will be held in.

【0018】また、Si酸化物等からなる無機物被膜1
4を用いた反応性エッチング法を応用してドライプロセ
スで上記Auバンプ13にソルダ遮断帯15を形成する
ので、プロセスによる二次汚染がない。
The inorganic film 1 made of Si oxide or the like
Since the solder blocking zone 15 is formed on the Au bumps 13 by a dry process by applying the reactive etching method using No. 4, there is no secondary contamination due to the process.

【0019】さらに、上記反応性エッチング法による異
方性エッチング処理Eを行うので、上記ソルダ遮断帯1
5の厚さや、処理方向を任意に操作することができ、ま
たマスク合わせが不要となるので、Auバンプの基板へ
の載置精度が軽減する。
Further, since the anisotropic etching process E by the reactive etching method is performed, the solder cut-off zone 1
Since the thickness of 5 and the processing direction can be arbitrarily manipulated, and mask alignment is not required, the placement accuracy of the Au bumps on the substrate is reduced.

【0020】そして、上記無機物被膜14を形成するS
iO2 系被膜材料が液状被膜材料であるため、下地基板
11の凹凸にかかわらず平坦に塗布・堆積させることが
できるものである。
Then, S forming the inorganic coating 14
Because iO 2 based film material is a liquid coating material, in which it is possible to flatly applied and accumulated irrespective of the unevenness of the underlying substrate 11.

【0021】上述のように上記Auバンプ13の非接続
部分を隠蔽するように上記ソルダ遮断帯15の被覆され
たフリップチップバンプの構造により基板11,4の接
続を行う場合、図6及び図7に示されているように、上
記Auバンプ13がAl電極12上に形成された基板1
1を逆さにし、Pb−Sn系電極5の形成された基板4
の上部に、該Pb−Sn系電極5上に上記Auバンプ1
3の接合部分が当接するように設ける。
When connecting the substrates 11 and 4 by the structure of the flip chip bumps covered with the solder cutoff band 15 so as to conceal the non-connection portions of the Au bumps 13 as described above, FIGS. As shown in FIG. 1, the Au bump 13 is formed on the Al electrode 12 and the substrate 1 is formed.
1 is turned upside down and the substrate 4 on which the Pb-Sn system electrode 5 is formed
Of the Au bump 1 on the Pb-Sn electrode 5
It is provided so that the joint portion of 3 abuts.

【0022】その後、上記基板4のPb−Sn系電極5
と上記ソルダ遮断帯15の被覆されていないAuバンプ
13の接合部分との間に、接合材としてPb−Sn系半
田6を用いて半田付けを行い、これら基板11,4の接
続を行う。すると、上記Auバンプ13の上記基板4側
の半分のみが半田付けされ、上記基板11,4は良好に
接続されるものである。
After that, the Pb-Sn system electrode 5 of the substrate 4 is
The Pb-Sn solder 6 is used as a bonding material between the solder blocking zone 15 and the unbonded portion of the Au bump 13 to connect the substrates 11 and 4. Then, only the half of the Au bump 13 on the side of the substrate 4 is soldered, and the substrates 11 and 4 are well connected.

【0023】このように基板11,4の接続を行うと、
上記Auバンプ13の表面に流れようとする半田ソルダ
が、上記Auバンプ13の非接続部分を隠蔽するように
被覆されたソルダ遮断帯15によって遮断されるので、
例え、半田6の接合時間が長くなってその這出量が多く
なっても、上記Auバンプ13の表面は半田ソルダで覆
われることが無い。
When the substrates 11 and 4 are connected in this way,
Since the solder solder that is about to flow on the surface of the Au bump 13 is blocked by the solder blocking band 15 that covers the non-connecting portion of the Au bump 13,
For example, even if the bonding time of the solder 6 is long and the amount of protrusion thereof is large, the surface of the Au bump 13 is not covered with the solder solder.

【0024】これにより、半田ソルダが上記基板11の
Al電極12に達するのが防止されることになり、Al
とPb−Snとの合金化が生じないので、半田接合部に
おけるクラックの発生を回避することができる。その結
果、該Al電極12の形成された基板11と、上記Pb
−Sn系電極5の形成された基板4とが良好に接続され
る。また、半田6の接合時間の操作に余裕を持たせるこ
とができるので、その作業を容易に行うことができるも
のである。
This prevents the solder solder from reaching the Al electrode 12 of the substrate 11,
Since the alloying of Pb and Sn does not occur, it is possible to avoid the occurrence of cracks at the solder joint. As a result, the substrate 11 on which the Al electrode 12 is formed and the Pb
The substrate 4 on which the -Sn electrode 5 is formed is satisfactorily connected. Further, since it is possible to give a margin to the operation of the joining time of the solder 6, the work can be easily performed.

【0025】また、上記ソルダ遮断帯15を上記無機物
被膜14により形成するので、接合時の高温雰囲気によ
る材質劣化・ガス放出が無く、耐溶剤性に優れ、且つ恒
久的な耐湿性(dewet性)を示す等の高信頼性を得
ることができる。
Further, since the solder barrier zone 15 is formed of the inorganic coating film 14, there is no deterioration of material or gas release due to a high temperature atmosphere during joining, excellent solvent resistance, and permanent moisture resistance (dewetting). Can be obtained with high reliability.

【0026】次に、本発明に係るフリップチップバンプ
の構造における第2の実施例について述べる。第2の実
施例にあっては、Al電極12上にAuバンプ13が形
成された基板11上に、例えば、Si酸化物,Si窒化
物,Al酸化物,Al窒化物等の無機物誘導電体をP−
CVD等の化学蒸着法により所定厚さになるように等方
性に堆積して無機物被膜14を形成する。
Next, a second embodiment of the structure of the flip chip bump according to the present invention will be described. In the second embodiment, on the substrate 11 in which the Au bumps 13 are formed on the Al electrodes 12, for example, an inorganic derivative electric conductor such as Si oxide, Si nitride, Al oxide, or Al nitride. To P-
The inorganic coating 14 is formed by isotropic deposition by chemical vapor deposition such as CVD to a predetermined thickness.

【0027】そして、第3図に示したように、上記無機
物被膜14の堆積された上記基板11に、その表面側か
らイオンビーム・エッチング法等で異方性エッチング処
理Eを施す。
Then, as shown in FIG. 3, the substrate 11 on which the inorganic coating 14 has been deposited is subjected to anisotropic etching treatment E from the surface side thereof by an ion beam etching method or the like.

【0028】上記無機物被膜14をイオンビーム・エッ
チング法により異方性エッチング処理Eを施して任意厚
さ除去すると、図5に示したように、エッチングの程度
に応じて上記Auバンプ13の非接続部分を隠蔽するよ
うに上記無機物被膜14が残存し、この残存した無機物
被膜14をもってソルダ遮断帯15が形成されるもので
ある。
When the inorganic film 14 is subjected to anisotropic etching treatment E by an ion beam etching method to remove an arbitrary thickness, as shown in FIG. 5, the Au bumps 13 are not connected depending on the degree of etching. The inorganic coating 14 remains so as to conceal the portion, and the remaining inorganic coating 14 forms the solder blocking zone 15.

【0029】第2の実施例は、上記第1の実施例と同様
の作用・効果を示すものである。
The second embodiment has the same operation and effect as the first embodiment.

【0030】[0030]

【発明の効果】以上述べたように本発明に係るフリップ
チップバンプの構造によれば、半田ソルダがバンプを介
して電極まで達するのを防止して、電極の形成された基
板と、Pb−Sn系電極の形成された基板とを良好に接
続することができ、且つ、半田の接合時間の操作に余裕
を持たせ、その作業を容易にすることができる、という
優れた効果を発揮する。
As described above, according to the structure of the flip-chip bump according to the present invention, the solder solder is prevented from reaching the electrodes through the bumps, and the substrate on which the electrodes are formed and the Pb-Sn. It is possible to satisfactorily connect to the substrate on which the system electrode is formed, and to give a margin to the operation of soldering time so that the work can be facilitated.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明において、基板のAl電極上にAuバン
プを載置した状態を示す概略図である。
FIG. 1 is a schematic view showing a state in which an Au bump is placed on an Al electrode of a substrate in the present invention.

【図2】本発明において、Auバンプを載置した基板上
に無機物被膜を堆積した状態を示す概略図である。
FIG. 2 is a schematic view showing a state in which an inorganic film is deposited on a substrate on which Au bumps are mounted in the present invention.

【図3】本発明において、無機物被膜に異方性エッチン
グ処理を施す状態を示す概略図である。
FIG. 3 is a schematic view showing a state where an inorganic film is subjected to anisotropic etching treatment in the present invention.

【図4】本発明において、異方性エッチング処理により
ソルダ遮蔽帯からAuバンプが露出した状態のフリップ
チップバンプの構造を示す概略図である。
FIG. 4 is a schematic view showing a structure of a flip chip bump in which Au bumps are exposed from a solder shielding band by anisotropic etching treatment in the present invention.

【図5】本発明において、Auバンプの非接続部分のみ
にソルダ遮蔽帯が形成された状態のフリップチップバン
プの構造を示す概略図である。
FIG. 5 is a schematic view showing a structure of a flip chip bump in which a solder shielding band is formed only on a non-connecting portion of an Au bump in the present invention.

【図6】図4のフリップチップバンプの構造を使用して
基板を半田接合した状態を示す概略図である。
6 is a schematic view showing a state in which substrates are solder-bonded using the structure of the flip chip bump of FIG.

【図7】図5のフリップチップバンプの構造を使用して
基板を半田接合した状態を示す概略図である。
FIG. 7 is a schematic view showing a state in which substrates are solder-bonded using the structure of the flip chip bump of FIG.

【図8】Al電極の形成された基板と、Pb−Sn系電
極の形成された基板との接合状態を示す概略図である。
FIG. 8 is a schematic view showing a bonded state of a substrate on which an Al electrode is formed and a substrate on which a Pb—Sn based electrode is formed.

【図9】従来において、基板のAl電極上にAuバンプ
を形成した状態を示す概略図である。
FIG. 9 is a schematic view showing a state in which an Au bump is formed on an Al electrode of a substrate in the related art.

【図10】従来において、半田の接合時間が適当な接合
状態を示す概略図である。
FIG. 10 is a schematic diagram showing a state in which the solder is properly joined for a conventional time.

【図11】従来において、半田の接合時間が短い接合状
態を示す概略図である。
FIG. 11 is a schematic view showing a conventional bonded state in which the solder bonding time is short.

【図12】従来において、半田の接合時間が長い接合状
態を示す概略図である。
FIG. 12 is a schematic diagram showing a conventional bonding state in which the solder bonding time is long.

【符号の説明】[Explanation of symbols]

6 半田 11 基板 12 Al電極 13 Auバンプ 14 無機物被膜 15 ソルダ遮蔽帯 E 異方性エッチング処理 6 Solder 11 Substrate 12 Al Electrode 13 Au Bump 14 Inorganic Film 15 Solder Shielding Band E Anisotropic Etching Treatment

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 基板の電極上にバンプを形成すると共
に、該バンプを含む基板表面上に被膜を形成し、該被膜
を異方性エッチング処理により所定厚さ除去し、上記バ
ンプの非接続部分を隠蔽するように残存する上記被膜を
もってソルダ遮断帯を形成したことを特徴とする、フリ
ップチップバンプの構造。
1. A bump is formed on an electrode of a substrate, a film is formed on a surface of the substrate including the bump, and the film is anisotropically etched to remove a predetermined thickness. A flip-chip bump structure, characterized in that a solder barrier zone is formed with the above-mentioned coating film that remains so as to conceal the above.
【請求項2】 前記被膜が、無機物を有機物に混合した
状態で上記バンプを含む基板表面上に塗布して形成さ
れ、前記異方性エッチング処理が反応性エッチング法に
よりなされることを特徴とする、請求項1に記載のフリ
ップチップバンプの構造。
2. The coating film is formed by coating an inorganic material with an organic material on the surface of a substrate including the bumps, and the anisotropic etching process is performed by a reactive etching method. The structure of the flip chip bump according to claim 1.
【請求項3】 前記被膜が、無機物誘電体を化学蒸着法
により上記バンプを含む基板表面上に等方性に堆積して
形成され、前記異方性エッチング処理がイオンビーム・
エッチング法によりなされることを特徴とする、請求項
1に記載のフリップチップバンプの構造。
3. The film is formed by isotropically depositing an inorganic dielectric material on a substrate surface including the bumps by a chemical vapor deposition method, and the anisotropic etching treatment is performed by an ion beam.
The structure of the flip chip bump according to claim 1, wherein the structure is performed by an etching method.
JP3185169A 1991-06-30 1991-06-30 Structure of flip chip bump Pending JPH06140405A (en)

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JP3185169A JPH06140405A (en) 1991-06-30 1991-06-30 Structure of flip chip bump

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0837190A (en) * 1994-07-22 1996-02-06 Nec Corp Semiconductor device

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JPH0837190A (en) * 1994-07-22 1996-02-06 Nec Corp Semiconductor device

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