JPH06139144A - キャッシュメモリ回路 - Google Patents
キャッシュメモリ回路Info
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- JPH06139144A JPH06139144A JP4287227A JP28722792A JPH06139144A JP H06139144 A JPH06139144 A JP H06139144A JP 4287227 A JP4287227 A JP 4287227A JP 28722792 A JP28722792 A JP 28722792A JP H06139144 A JPH06139144 A JP H06139144A
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- signal
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- address signal
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Abstract
(57)【要約】
【目的】ブロックをまたいだアクセスの場合でも一回の
アクセスで済みアクセス時間を短縮すると共に、加算回
路を不要としてチップ面積を小さくする。 【構成】第２及び第４のプリデコーダ２ｂ，８ｂに、ア
ドレス信号ＡＤの特定のビットＡ２，Ａ１が所定の条件
のとき次の行を選択する信号を発生する機能を持たせ
る。アドレス信号ＡＤの特定のビットＡ２，Ａ１に従っ
て複数のキャッシュヒット信号ＣＨＳ１，ＣＨＳ３及び
データＤ１，Ｄ２を選択的に出力する選択回路６，１１
を設ける。
アクセスで済みアクセス時間を短縮すると共に、加算回
路を不要としてチップ面積を小さくする。 【構成】第２及び第４のプリデコーダ２ｂ，８ｂに、ア
ドレス信号ＡＤの特定のビットＡ２，Ａ１が所定の条件
のとき次の行を選択する信号を発生する機能を持たせ
る。アドレス信号ＡＤの特定のビットＡ２，Ａ１に従っ
て複数のキャッシュヒット信号ＣＨＳ１，ＣＨＳ３及び
データＤ１，Ｄ２を選択的に出力する選択回路６，１１
を設ける。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ回路に
関し、特にマイクロプロセッサに内蔵するキャッシュメ
モリ回路に関する。
関し、特にマイクロプロセッサに内蔵するキャッシュメ
モリ回路に関する。
【０００２】
【従来の技術】キャッシュメモリ回路は、所定の単位の
ブロックを管理単位として機能している。キャッシュミ
スヒット時などに、主記憶装置から必要なデータを読出
してくる場合、このブロックのサイズだけ読み込む。通
常、このブロックのサイズは、マイクロプロセッサのワ
ード幅の整数倍に設定される。
ブロックを管理単位として機能している。キャッシュミ
スヒット時などに、主記憶装置から必要なデータを読出
してくる場合、このブロックのサイズだけ読み込む。通
常、このブロックのサイズは、マイクロプロセッサのワ
ード幅の整数倍に設定される。
【０００３】マイクロプロセッサに内蔵される場合、Ｃ
ＰＵ部からのデータの要求は通常ワード単位で行なわれ
る。しかし、命令アクセスやデータアクセスの時に、ワ
ード単位よりも小さいハーフワードや、バイト単位での
アクセスが発生することがある。この場合更に引続き次
のワードをアクセスすると、メモリマップ上ワード境界
をまたがって１ワードをアクセスすることになる。
ＰＵ部からのデータの要求は通常ワード単位で行なわれ
る。しかし、命令アクセスやデータアクセスの時に、ワ
ード単位よりも小さいハーフワードや、バイト単位での
アクセスが発生することがある。この場合更に引続き次
のワードをアクセスすると、メモリマップ上ワード境界
をまたがって１ワードをアクセスすることになる。
【０００４】仮に、キャッシュメモリ回路のブロックが
１ワードの大きさとすると、ワード境界をまたいだアク
セスが発生した場合、２つのブロックを読み出し、それ
ぞれのブロックから半分づつデータを取り出し、合成し
て１ワードにする必要がある。
１ワードの大きさとすると、ワード境界をまたいだアク
セスが発生した場合、２つのブロックを読み出し、それ
ぞれのブロックから半分づつデータを取り出し、合成し
て１ワードにする必要がある。
【０００５】例えば、図４を参照すると、この図４にお
いて網目状の領域は１回のアクセスで読み出すことが可
能であるが、斜線部は２回に分けてアクセスする必要が
ある。斜線部の領域内の数字はアクセスの順番を示して
いる。この図４では、１ワードを３２ビットとし、横一
例が１つのブロックを構成している。したがってブロッ
クの大きさは２ワードである。
いて網目状の領域は１回のアクセスで読み出すことが可
能であるが、斜線部は２回に分けてアクセスする必要が
ある。斜線部の領域内の数字はアクセスの順番を示して
いる。この図４では、１ワードを３２ビットとし、横一
例が１つのブロックを構成している。したがってブロッ
クの大きさは２ワードである。
【０００６】このように、ワード境界をまたぐアクセス
がキャッシュメモリ回路に対して発生した場合、データ
メモリ７０上のデータブロックを２回アクセスする必要
がある。しかし各ブロックはキャッシュメモリ回路内で
独立に管理されているため、隣り合ったブロックが連続
した領域を分担して持っているとは限らない。
がキャッシュメモリ回路に対して発生した場合、データ
メモリ７０上のデータブロックを２回アクセスする必要
がある。しかし各ブロックはキャッシュメモリ回路内で
独立に管理されているため、隣り合ったブロックが連続
した領域を分担して持っているとは限らない。
【０００７】したがって、２回ブロックをアクセスする
場合、同時に毎回タグメモリをアクセスし、ヒットする
かどうか確認する必要がある。このとき２回目のブロッ
クをアクセスするとき、キャッシュメモリ回路に与えら
れているアドレスの一部のインデックスアドレスを
“１”だけインクリメントする必要がある。このことに
より、隣り合った次のブロックをアクセスすることが可
能になる。タグメモリ及びデータメモリは共に、このイ
ンクリメントしたアドレスを必要とする。
場合、同時に毎回タグメモリをアクセスし、ヒットする
かどうか確認する必要がある。このとき２回目のブロッ
クをアクセスするとき、キャッシュメモリ回路に与えら
れているアドレスの一部のインデックスアドレスを
“１”だけインクリメントする必要がある。このことに
より、隣り合った次のブロックをアクセスすることが可
能になる。タグメモリ及びデータメモリは共に、このイ
ンクリメントしたアドレスを必要とする。
【０００８】このような従来のキャッシュメモリ回路の
回路図を図５に示す。この例では、ブロックを１ワード
（３２ビット）の大きさとし、各ブロックにはダクアド
レスが対応している。
回路図を図５に示す。この例では、ブロックを１ワード
（３２ビット）の大きさとし、各ブロックにはダクアド
レスが対応している。
【０００９】次にまずタグメモリ部分について説明す
る。アドレス入力端子から入力されたアドレス信号ＡＤ
（構成ビットＡ３１〜Ａ０）の内、下位９〜２ビット
（Ａ９〜Ａ２）目がインデックスアドレスとしてプリデ
コーダ２に入り、デコーダ３から各タグメモリバンク１
ａ，１ｂのタグメモリセル行ＴＲを選択する。ここでア
ドレス信号ＡＤ３２ビットの内、最下位ビットを０ビッ
ト（Ａ０）目、最上位ビットを３１ビット（Ａ３１）目
と呼ぶことにする。
る。アドレス入力端子から入力されたアドレス信号ＡＤ
（構成ビットＡ３１〜Ａ０）の内、下位９〜２ビット
（Ａ９〜Ａ２）目がインデックスアドレスとしてプリデ
コーダ２に入り、デコーダ３から各タグメモリバンク１
ａ，１ｂのタグメモリセル行ＴＲを選択する。ここでア
ドレス信号ＡＤ３２ビットの内、最下位ビットを０ビッ
ト（Ａ０）目、最上位ビットを３１ビット（Ａ３１）目
と呼ぶことにする。
【００１０】アドレス信号ＡＤの内、上位３１〜１０ビ
ット（Ａ３１〜Ａ１０）目はタグアドレスとして比較器
５１に入る。各タグメモリバンク１ａ，１ｂには２２ビ
ットのタグアドレスと、１ビットのバリッドビットの計
２３ビットのタグメモリセル行ＴＲが１２８個並んでい
る。
ット（Ａ３１〜Ａ１０）目はタグアドレスとして比較器
５１に入る。各タグメモリバンク１ａ，１ｂには２２ビ
ットのタグアドレスと、１ビットのバリッドビットの計
２３ビットのタグメモリセル行ＴＲが１２８個並んでい
る。
【００１１】右側のタグメモリバンク１ｂを選ぶか左側
（１ａ）を選ぶかは、アドレス信号ＡＤの下位２ビット
（Ａ２）目で選択する。この選択を行なうのが、Ｙ選択
回路１２である。
（１ａ）を選ぶかは、アドレス信号ＡＤの下位２ビット
（Ａ２）目で選択する。この選択を行なうのが、Ｙ選択
回路１２である。
【００１２】タグメモリバンク１ａ，１ｂから読み出し
たタグメモリアドレスＴＡを、アドレス信号ＡＤの上位
３１〜１０ビット（Ａ３１〜Ａ１０）目と比較し、その
結果とバリッドビットＶＢとの論理積をとった結果が、
キャッシュヒット信号ＣＨＳとして出力される。
たタグメモリアドレスＴＡを、アドレス信号ＡＤの上位
３１〜１０ビット（Ａ３１〜Ａ１０）目と比較し、その
結果とバリッドビットＶＢとの論理積をとった結果が、
キャッシュヒット信号ＣＨＳとして出力される。
【００１３】データメモリ部分はタグメモリ部分と同様
に、インデックスアドレスによってデータメモリバンク
７ａ，７ｂのデータメモリセル行を選択する。データメ
モリバンク７ａ，７ｂは全部で２５６個のブロックより
なり、各データメモリバンクに１２８個づつ格納されて
いる。１ブロックは３２ビットとなっている。２つのデ
ータメモリバンク７ａ，７ｂから出力されたブロック
は、Ｙ選択回路１３により選択される。これはタグメモ
リ部分と同様にアドレス信号ＡＤの２ビット（Ａ２）目
により選択される。
に、インデックスアドレスによってデータメモリバンク
７ａ，７ｂのデータメモリセル行を選択する。データメ
モリバンク７ａ，７ｂは全部で２５６個のブロックより
なり、各データメモリバンクに１２８個づつ格納されて
いる。１ブロックは３２ビットとなっている。２つのデ
ータメモリバンク７ａ，７ｂから出力されたブロック
は、Ｙ選択回路１３により選択される。これはタグメモ
リ部分と同様にアドレス信号ＡＤの２ビット（Ａ２）目
により選択される。
【００１４】出力された３２ビットのデータの内上位１
６ビット分のデータだけが必要な場合のために、選択回
路１１ｂで、アドレス信号ＡＤの１ビット（Ａ１）目に
よって上位１６ビット分のデータがデタバスの下位側に
出力されるようにしている。
６ビット分のデータだけが必要な場合のために、選択回
路１１ｂで、アドレス信号ＡＤの１ビット（Ａ１）目に
よって上位１６ビット分のデータがデタバスの下位側に
出力されるようにしている。
【００１５】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリ回路では、アクセスがワード境界あるいは、
ブロック境界をまたいだ場合、一度のアクセスでは処理
しきれないため、データメモリを２度アクセス時には１
つ隣のブロックをアクセスするので、そのブロックのイ
ンデックスアドレスを計算する必要があるが、従来例で
インデックスアドレス８ビット分あるため、８ビットの
全加算器が必要になる。
シュメモリ回路では、アクセスがワード境界あるいは、
ブロック境界をまたいだ場合、一度のアクセスでは処理
しきれないため、データメモリを２度アクセス時には１
つ隣のブロックをアクセスするので、そのブロックのイ
ンデックスアドレスを計算する必要があるが、従来例で
インデックスアドレス８ビット分あるため、８ビットの
全加算器が必要になる。
【００１６】マイクロプロセッサ内蔵のキャッシュメモ
リ回路にとってチップ面積の増大は極めて重大な意味を
もち、通常、集積密度の高いＲＡＭセル部の面積を大き
く取り、周辺の論理回路は極力簡素化し面積を小さくし
ている。キャッシュメモリ回路の性能はほぼ内蔵するメ
モリ容量に支配されるため、ＲＡＭセル部以外の面積の
増大は深刻な問題である。
リ回路にとってチップ面積の増大は極めて重大な意味を
もち、通常、集積密度の高いＲＡＭセル部の面積を大き
く取り、周辺の論理回路は極力簡素化し面積を小さくし
ている。キャッシュメモリ回路の性能はほぼ内蔵するメ
モリ容量に支配されるため、ＲＡＭセル部以外の面積の
増大は深刻な問題である。
【００１７】
【課題を解決するための手段】本発明のキャッシュメモ
リ回路は、タグアドレスを記憶するタグメモリセル行を
それぞれ複数行ずつ備え選択された前記タグメモリセル
行のタグアドレスを読出す少なくとも１つの第１及び第
２のタグメモリバンクと、前記第１のタグメモリバンク
と対応して設けられアドレス信号の第１の部分に従って
第１のデコード信号を発生する第１のプリデコーダと、
前記第２のタグメモリバンクと対応して設けられ前記ア
ドレス信号の第１の部分に従って第２のデコード信号を
発生し前記アドレス信号の特定のビットが所定の条件の
とき次のタグメモリセル行を選択するように変更した第
２のデコード信号を発生する第２のプリデコーダと、前
記第１及び第２のデコード信号に従って対応する前記タ
グメモリバンクのタグメモリセル行を選択する第１及び
第２のデコーダと、前記第１及び第２のタグメモリバン
クから読出されたタグアドレスと前記アドレス信号の第
２の部分とを比較しその結果に応答した第１及び第２の
キャッシュヒット信号を発生する第１及び第２の比較回
路と、前記アドレス信号の所定のビットに従って前記第
１及び第２のキャッシュヒット信号のうちの１つを選択
する選択回路と、所定の単位のデータを記憶するデータ
メモリセル行をそれぞれ複数行ずつ備え選択された前記
データメモリセル行のデータを読出す少なくとも１つの
第１及び第２のデータメモリバンクと、前記第１及び第
２のデータメモリバンクと対応して設けられ前記アドレ
ス信号の第３の部分に従って第３のデコード信号を発生
する第３のプリデコーダと、前記第２のデータメモリバ
ンクと対応して設けられ前記アドレス信号の第４の部分
に従って第４のデコード信号を発生し前記アドレス信号
の特定にビットが所定の条件のとき次のデータメモリセ
ル行が選択されるように変更した第４のデコード信号を
発生する第４のプリデコーダと、前記第３及び第４のデ
コード信号に従って対応する前記データメモリバンクの
データメモリセル行を選択する第３及び第４のデコーダ
と、前記アドレス信号の所定のビットに従って前記第１
及び第２のデータメモリバンクから読出されたデータを
選択的にデータバスに伝達する選択回路とを有してい
る。
リ回路は、タグアドレスを記憶するタグメモリセル行を
それぞれ複数行ずつ備え選択された前記タグメモリセル
行のタグアドレスを読出す少なくとも１つの第１及び第
２のタグメモリバンクと、前記第１のタグメモリバンク
と対応して設けられアドレス信号の第１の部分に従って
第１のデコード信号を発生する第１のプリデコーダと、
前記第２のタグメモリバンクと対応して設けられ前記ア
ドレス信号の第１の部分に従って第２のデコード信号を
発生し前記アドレス信号の特定のビットが所定の条件の
とき次のタグメモリセル行を選択するように変更した第
２のデコード信号を発生する第２のプリデコーダと、前
記第１及び第２のデコード信号に従って対応する前記タ
グメモリバンクのタグメモリセル行を選択する第１及び
第２のデコーダと、前記第１及び第２のタグメモリバン
クから読出されたタグアドレスと前記アドレス信号の第
２の部分とを比較しその結果に応答した第１及び第２の
キャッシュヒット信号を発生する第１及び第２の比較回
路と、前記アドレス信号の所定のビットに従って前記第
１及び第２のキャッシュヒット信号のうちの１つを選択
する選択回路と、所定の単位のデータを記憶するデータ
メモリセル行をそれぞれ複数行ずつ備え選択された前記
データメモリセル行のデータを読出す少なくとも１つの
第１及び第２のデータメモリバンクと、前記第１及び第
２のデータメモリバンクと対応して設けられ前記アドレ
ス信号の第３の部分に従って第３のデコード信号を発生
する第３のプリデコーダと、前記第２のデータメモリバ
ンクと対応して設けられ前記アドレス信号の第４の部分
に従って第４のデコード信号を発生し前記アドレス信号
の特定にビットが所定の条件のとき次のデータメモリセ
ル行が選択されるように変更した第４のデコード信号を
発生する第４のプリデコーダと、前記第３及び第４のデ
コード信号に従って対応する前記データメモリバンクの
データメモリセル行を選択する第３及び第４のデコーダ
と、前記アドレス信号の所定のビットに従って前記第１
及び第２のデータメモリバンクから読出されたデータを
選択的にデータバスに伝達する選択回路とを有してい
る。
【００１８】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００１９】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００２０】この実施例は、タグアドレスを記憶するタ
グメモリセル行ＴＲをそれぞれ複数行ずつ備え、選択さ
れたタグメモリセル行ＴＲのタグアドレスを読出す第１
及び第２のタグメモリバンク１ａ，１ｂと、第１のタグ
メモリバンク１ａと対応して設けられアドレス信号ＡＤ
（Ａ３１〜Ａ０）の第１の部分（Ａ９〜Ａ３）に従って
第１のデコード信号を発生する第１のプリデコーダ２ａ
と、第２のタグメモリバンク１ｂと対応して設けられア
ドレス信号ＡＤの第１の部分（Ａ９〜Ａ３）に従って第
２のデコード信号を発生しアドレス信号ＡＤの特定のビ
ット（Ａ２，Ａ１）が所定の条件のとき次のタグメモリ
セル行を選択するように変更した第２のデコード信号を
発生する第２のプリデコーダ２ｂと、第１及び第２のデ
コード信号に従って対応するタグメモリバンク（１ａ，
１ｂ）のタグメモリセル行ＴＲを選択する第１及び第２
のデコーダ３ａ，３ｂと、第１及び第２のタグメモリバ
ンク１ａ，１ｂから読出されセンス増幅部４ａ，４ｂに
より増幅されたタグアドレスＴＡ１，ＴＡ２とアドレス
信号ＡＤの第２の部分（Ａ３１〜Ａ１０）とを比較しそ
の結果に応答した第１及び第２のキャッシュヒット信号
ＣＨＳ１，ＣＳＨ２を発生する第１及び第２の比較回路
５ａ，５ｂと、アドレス信号ＡＤの所定のビット（Ａ
２，Ａ１）に従って第１及び第２のキャッシュヒット信
号ＣＨＳ１，ＣＨＳ２のうちの１つを選択する選択回路
６と、所定の単位のデータを記憶するデータメモリセル
行ＤＲをそれぞれ複数行ずつ備え選択されたデータメモ
リセル行ＤＲのデータを読出す第１及び第２のデータメ
モリバンク７ａ，７ｂと、この第１データメモリバンク
７ａと対応して設けられアドレス信号ＡＤの第３の部分
（Ａ９〜Ａ３）に従って第３のデコード信号を発生する
第３のプリデコーダ８ａと、第２のデータメモリバンク
７ｂと対応して設けられアドレス信号の第３の部分（Ａ
９〜Ａ３）に従って第４のデコード信号を発生しアドレ
ス信号ＡＤの特定のビット（Ａ２，Ａ１）が所定の条件
のとき次のデータメモリセル行ＤＲが選択されるように
変更した第４のデコード信号を発生する第４のプリデコ
ーダ８ｂと、第３及び第４のデコード信号に従って対応
するデータメモリバンク（７ａ，７ｂ）のデータメモリ
セル行ＤＲを選択する第３及び第４のデコーダ９ａ，９
ｂと、アドレス信号ＡＤの所定のビット（Ａ２，Ａ１）
に従って第１及び第２のデータメモリバンク７ａ，７ｂ
から読出されセンス増幅部１０ａ，１０ｂにより増幅さ
れたデータを選択的にデータバスに伝達する選択回路１
１とを有する構成となっている。
グメモリセル行ＴＲをそれぞれ複数行ずつ備え、選択さ
れたタグメモリセル行ＴＲのタグアドレスを読出す第１
及び第２のタグメモリバンク１ａ，１ｂと、第１のタグ
メモリバンク１ａと対応して設けられアドレス信号ＡＤ
（Ａ３１〜Ａ０）の第１の部分（Ａ９〜Ａ３）に従って
第１のデコード信号を発生する第１のプリデコーダ２ａ
と、第２のタグメモリバンク１ｂと対応して設けられア
ドレス信号ＡＤの第１の部分（Ａ９〜Ａ３）に従って第
２のデコード信号を発生しアドレス信号ＡＤの特定のビ
ット（Ａ２，Ａ１）が所定の条件のとき次のタグメモリ
セル行を選択するように変更した第２のデコード信号を
発生する第２のプリデコーダ２ｂと、第１及び第２のデ
コード信号に従って対応するタグメモリバンク（１ａ，
１ｂ）のタグメモリセル行ＴＲを選択する第１及び第２
のデコーダ３ａ，３ｂと、第１及び第２のタグメモリバ
ンク１ａ，１ｂから読出されセンス増幅部４ａ，４ｂに
より増幅されたタグアドレスＴＡ１，ＴＡ２とアドレス
信号ＡＤの第２の部分（Ａ３１〜Ａ１０）とを比較しそ
の結果に応答した第１及び第２のキャッシュヒット信号
ＣＨＳ１，ＣＳＨ２を発生する第１及び第２の比較回路
５ａ，５ｂと、アドレス信号ＡＤの所定のビット（Ａ
２，Ａ１）に従って第１及び第２のキャッシュヒット信
号ＣＨＳ１，ＣＨＳ２のうちの１つを選択する選択回路
６と、所定の単位のデータを記憶するデータメモリセル
行ＤＲをそれぞれ複数行ずつ備え選択されたデータメモ
リセル行ＤＲのデータを読出す第１及び第２のデータメ
モリバンク７ａ，７ｂと、この第１データメモリバンク
７ａと対応して設けられアドレス信号ＡＤの第３の部分
（Ａ９〜Ａ３）に従って第３のデコード信号を発生する
第３のプリデコーダ８ａと、第２のデータメモリバンク
７ｂと対応して設けられアドレス信号の第３の部分（Ａ
９〜Ａ３）に従って第４のデコード信号を発生しアドレ
ス信号ＡＤの特定のビット（Ａ２，Ａ１）が所定の条件
のとき次のデータメモリセル行ＤＲが選択されるように
変更した第４のデコード信号を発生する第４のプリデコ
ーダ８ｂと、第３及び第４のデコード信号に従って対応
するデータメモリバンク（７ａ，７ｂ）のデータメモリ
セル行ＤＲを選択する第３及び第４のデコーダ９ａ，９
ｂと、アドレス信号ＡＤの所定のビット（Ａ２，Ａ１）
に従って第１及び第２のデータメモリバンク７ａ，７ｂ
から読出されセンス増幅部１０ａ，１０ｂにより増幅さ
れたデータを選択的にデータバスに伝達する選択回路１
１とを有する構成となっている。
【００２１】次に、この実施例の動作について説明す
る。インデックスアドレスとタグアドレスの関係は、従
来例と同様である。
る。インデックスアドレスとタグアドレスの関係は、従
来例と同様である。
【００２２】まず、インデックスアドレス（Ａ９〜Ａ
２）８ビット分の内、上位７ビット（Ａ９〜Ａ３）によ
って、２ブロック分のタグアドレスＴＡ１，ＴＡ２とデ
ータＤ１，Ｄ２を読み出す。もしアクセスがブロックを
またいでいなければ、そのブロックのタグアドレスＴＡ
１，ＴＡ２とアドレス信号ＡＤのタグアドレス（Ａ３１
〜Ａ１０）とを比較し、一致していたら先に読み出した
データを出力する。
２）８ビット分の内、上位７ビット（Ａ９〜Ａ３）によ
って、２ブロック分のタグアドレスＴＡ１，ＴＡ２とデ
ータＤ１，Ｄ２を読み出す。もしアクセスがブロックを
またいでいなければ、そのブロックのタグアドレスＴＡ
１，ＴＡ２とアドレス信号ＡＤのタグアドレス（Ａ３１
〜Ａ１０）とを比較し、一致していたら先に読み出した
データを出力する。
【００２３】アクセスがブロックをまたいでいる場合
は、またいでいる２つのブロックのタグアドレスを同時
に比較し、一致した場合２つのブロックの内、必要な部
分を取り出して出力する。この必要な部分を取り出す為
に、選択回路１１を使用する。また２つのデータブロッ
クのタグアドレスＴＡ１，ＴＡ２の比較結果の論理積を
とったものをキャッシュヒット信号ＣＨＳとして出力す
るか、片方のデータブロクの比較結果のみを出力するか
は選択回路６で選択している。
は、またいでいる２つのブロックのタグアドレスを同時
に比較し、一致した場合２つのブロックの内、必要な部
分を取り出して出力する。この必要な部分を取り出す為
に、選択回路１１を使用する。また２つのデータブロッ
クのタグアドレスＴＡ１，ＴＡ２の比較結果の論理積を
とったものをキャッシュヒット信号ＣＨＳとして出力す
るか、片方のデータブロクの比較結果のみを出力するか
は選択回路６で選択している。
【００２４】同時に読み出す２ブロックは同じ行に位置
するものに限られる。したがってブロックをまたいだア
クセスが、この同じ行の２ブロックにまたがっている場
合は問題はないが、異なる行に位置する２つのブロック
である場合は特別な配慮が必要である。
するものに限られる。したがってブロックをまたいだア
クセスが、この同じ行の２ブロックにまたがっている場
合は問題はないが、異なる行に位置する２つのブロック
である場合は特別な配慮が必要である。
【００２５】この関係は図４の（３），（４）で示され
たワードに対応する。（１），（２）で示されるワード
は同じ行の２ブロックにまたがっているが、（３），
（４）は異なる行の２ブロックになっている。
たワードに対応する。（１），（２）で示されるワード
は同じ行の２ブロックにまたがっているが、（３），
（４）は異なる行の２ブロックになっている。
【００２６】アクセスが２つのブロックにまたがってい
るかどうかは、アドレス信号の１ビット（Ａ１）目で判
断できる。またアクセスが異なる行のブロックにまたが
っているかどうかは、アドレス信号の２ビット（Ａ２）
目で判断できる。
るかどうかは、アドレス信号の１ビット（Ａ１）目で判
断できる。またアクセスが異なる行のブロックにまたが
っているかどうかは、アドレス信号の２ビット（Ａ２）
目で判断できる。
【００２７】異なる行のブロックにまたがったアクセス
の場合、次の行のブロックを読み出すためには、インデ
ックアドレスを“１”だけ増やす必要がある。そこで、
２つあるメモリバンクの内、片方はそのままインデック
スアドレスで示されたブロックの情報を読み出し、他方
はインデクスアドレスを“１”増やした値で、ブロック
を読み出すようにする。こうすることにより同時に必要
な２つのブロックを読み出すことが出来る。
の場合、次の行のブロックを読み出すためには、インデ
ックアドレスを“１”だけ増やす必要がある。そこで、
２つあるメモリバンクの内、片方はそのままインデック
スアドレスで示されたブロックの情報を読み出し、他方
はインデクスアドレスを“１”増やした値で、ブロック
を読み出すようにする。こうすることにより同時に必要
な２つのブロックを読み出すことが出来る。
【００２８】インデックスアドレスを“１”増やす手段
として、インクリメンタを内蔵したプリデコーダ２ｂを
使用する。アドレス信号の１ビット（Ａ１）目及び２ビ
ット（２Ａ）目が共に“１”の場合、異なる行の２ブロ
ックにまたがったアクセスと判断される。このときプリ
デコーダ２ｂによって、インデックアドレスを“１”を
増やした状態のプリデコード信号をデコーダ３ｂに供給
する。
として、インクリメンタを内蔵したプリデコーダ２ｂを
使用する。アドレス信号の１ビット（Ａ１）目及び２ビ
ット（２Ａ）目が共に“１”の場合、異なる行の２ブロ
ックにまたがったアクセスと判断される。このときプリ
デコーダ２ｂによって、インデックアドレスを“１”を
増やした状態のプリデコード信号をデコーダ３ｂに供給
する。
【００２９】図２にインクリメンタを内蔵したプリデコ
ーダ２ｂの具体的な回路例を示す。基本論理回路２１は
１ビット分のプリデコード、基本論理回路２２は２ビッ
ト分のプリデコードを行う。
ーダ２ｂの具体的な回路例を示す。基本論理回路２１は
１ビット分のプリデコード、基本論理回路２２は２ビッ
ト分のプリデコードを行う。
【００３０】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００３１】前述の第１の実施例ではメモリバンクを２
組使用していたが、この第２の実施例では４組使用す
る。この実施例では、アクセスがブロックをまたいでい
ても、タグメモリバンク及びデータメモリバンクの１
ｃ，７ｃと１ｄ，７ｄ、１ｄ，７ｄと１ｅ，７ｅ、１
ｅ，７ｅと１ｆ，７ｆとの間であればインデックアドレ
スをインクリメントする必要はない。しかし１ｆ，７ｆ
と１ｃ，７ｃとの間でまたがっているときは、１ｃ，７
ｃのインデックスアドレスを“１”増やす必要がある。
組使用していたが、この第２の実施例では４組使用す
る。この実施例では、アクセスがブロックをまたいでい
ても、タグメモリバンク及びデータメモリバンクの１
ｃ，７ｃと１ｄ，７ｄ、１ｄ，７ｄと１ｅ，７ｅ、１
ｅ，７ｅと１ｆ，７ｆとの間であればインデックアドレ
スをインクリメントする必要はない。しかし１ｆ，７ｆ
と１ｃ，７ｃとの間でまたがっているときは、１ｃ，７
ｃのインデックスアドレスを“１”増やす必要がある。
【００３２】これらの判断はアドレス信号の３〜１ビッ
ト（Ａ３〜Ａ１）目によって行なう、どのアドレスでど
のバンクのデータとタグ比較結果を使用するかは、表１
の通である。
ト（Ａ３〜Ａ１）目によって行なう、どのアドレスでど
のバンクのデータとタグ比較結果を使用するかは、表１
の通である。
【００３３】
【表１】
【００３４】キャッシュメモリに対するアクセスがワー
ドアラインされていないワードアクセスである場合、す
なわち主記憶装置をワード毎に区切り、その区切り境界
をまたいだ位置にアクセスが発生したとき、従来のキャ
ッシュメモリでは２回アクセスをする必要がある。これ
はキャッシュメモリのブロックを大きくしても、必ずブ
ロックの境界に非ワードアラインアクセスがあれば起り
得る。またブロックサイズを大きくすれば、ブロック境
界をアクセスする頻度は低下するが、キャッシュメモリ
自体の性能が悪化するので得策ではない。
ドアラインされていないワードアクセスである場合、す
なわち主記憶装置をワード毎に区切り、その区切り境界
をまたいだ位置にアクセスが発生したとき、従来のキャ
ッシュメモリでは２回アクセスをする必要がある。これ
はキャッシュメモリのブロックを大きくしても、必ずブ
ロックの境界に非ワードアラインアクセスがあれば起り
得る。またブロックサイズを大きくすれば、ブロック境
界をアクセスする頻度は低下するが、キャッシュメモリ
自体の性能が悪化するので得策ではない。
【００３５】さらに２回アクセスする場合、２回目のア
クセスではアドレスを１ブロック分増やす必要があり、
このために加算器が必須となる。この加算器はキャッシ
ュ内のブロック数分必要で、２５６個のブロックをもつ
キャッシュの場合、８ビットの加算器が必要となる。今
後内蔵キャッシュは巨大化の方向にあり、１０２４個の
ブロックを持つ内蔵キャッシュを充分考えられる。この
ように８ビット以上の加算器を新たに追加することは、
面積効率を重要視するプロセッサチップに於いては、慎
重に検討すべき問題である。
クセスではアドレスを１ブロック分増やす必要があり、
このために加算器が必須となる。この加算器はキャッシ
ュ内のブロック数分必要で、２５６個のブロックをもつ
キャッシュの場合、８ビットの加算器が必要となる。今
後内蔵キャッシュは巨大化の方向にあり、１０２４個の
ブロックを持つ内蔵キャッシュを充分考えられる。この
ように８ビット以上の加算器を新たに追加することは、
面積効率を重要視するプロセッサチップに於いては、慎
重に検討すべき問題である。
【００３６】本発明では、どのようなアクセスに対して
も１回のキャッシュアクセスで対応出来、加算器を新た
に追加すること無く、面積効率の良いキャッシュメモリ
回路を提供している。さらにブロックサイズは任意の大
きさと個数を選択出来、従来のキャッシュ設計になんら
支障を与えない。
も１回のキャッシュアクセスで対応出来、加算器を新た
に追加すること無く、面積効率の良いキャッシュメモリ
回路を提供している。さらにブロックサイズは任意の大
きさと個数を選択出来、従来のキャッシュ設計になんら
支障を与えない。
【００３７】キャッシュメモリを２回アクセスするとこ
ろを、１回のアクセスですませると実質的にプロセッサ
の性能は２倍になる。実際には非ワードアラインアクセ
スがブロック境界で発生したとき、２回アクセスが必要
なので、この比率が性能にとって問題になる。
ろを、１回のアクセスですませると実質的にプロセッサ
の性能は２倍になる。実際には非ワードアラインアクセ
スがブロック境界で発生したとき、２回アクセスが必要
なので、この比率が性能にとって問題になる。
【００３８】非ワードアラインアクセスが全アクセスの
７０％とすると、従来例の構成のキャッシュでは、アク
セス時間１．７倍（＝２ｘ０．７＋１ｖ０．３）とな
り、本発明は従来例に比べ１．７倍の性能が出来ること
になる。
７０％とすると、従来例の構成のキャッシュでは、アク
セス時間１．７倍（＝２ｘ０．７＋１ｖ０．３）とな
り、本発明は従来例に比べ１．７倍の性能が出来ること
になる。
【００３９】さらに本発明では、加算器に対応する機能
をプリデコーダ内に取込、プリデコーダの機能と領域を
効果的に利用している。これにより従来のキャッシュメ
モリの面積と形状を大幅に変更すること無く、性能を上
げることが可能になる。面積と形状が変らないことは、
効率よくフロアープランを行なう必要のあるマイクロプ
ロセッサにとって、極めて重要なことである。さらに将
来内蔵キャッシュメモリの機能拡張で、本機能を追加す
る場合、大変有利である。
をプリデコーダ内に取込、プリデコーダの機能と領域を
効果的に利用している。これにより従来のキャッシュメ
モリの面積と形状を大幅に変更すること無く、性能を上
げることが可能になる。面積と形状が変らないことは、
効率よくフロアープランを行なう必要のあるマイクロプ
ロセッサにとって、極めて重要なことである。さらに将
来内蔵キャッシュメモリの機能拡張で、本機能を追加す
る場合、大変有利である。
【００４０】
【発明の効果】以上説明したように本発明は、第２，第
４のプリデコーダに、アドレス信号の特定のビットが所
定の条件のとき次の行を選択する信号を発生する機能を
もたせたので、ブロック境界をまたいだアクセスの場合
でも１度のアクセスの済み、アクセス時間を短縮するこ
とができてマイクロプロセッサ全体の性能を向上させる
ことができ、またインデックスアドレス計算用の加算回
路が不要となるので、チップ面積を小さくすることがで
きる効果がある。
４のプリデコーダに、アドレス信号の特定のビットが所
定の条件のとき次の行を選択する信号を発生する機能を
もたせたので、ブロック境界をまたいだアクセスの場合
でも１度のアクセスの済み、アクセス時間を短縮するこ
とができてマイクロプロセッサ全体の性能を向上させる
ことができ、またインデックスアドレス計算用の加算回
路が不要となるので、チップ面積を小さくすることがで
きる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の第２のプリデコーダの
具体的回路例を示す回路図である。
具体的回路例を示す回路図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】従来のキャッシュメモリ回路の動作を説明する
ためのデータメモリのメモリマップである。
ためのデータメモリのメモリマップである。
【図５】従来のキャッシュメモリ回路の一例を示すブロ
ック図である。
ック図である。
１ａ〜１ｆ タグメモリバンク ２，２ａ〜２ｄ プリデコーダ ３，３ａ〜３ｄ デコーダ ４ａ〜４ｆ センス増幅部 ５，５ａ〜５ｆ 比較回路 ６，６ａ 選択回路 ７ａ〜７ｆ データメモリバンク ８，８ａ〜８ｄ プリデコーダ ９，９ａ〜９ｄ デコーダ １０ａ〜１０ｆ センス増幅部 １１，１１ａ，１１ｂ 選択回路 １２，１３ Ｙ選択回路 ２１，２２ 基本論理回路 ５１ 比較器 ７０ データメモリ ＤＲ データメモリセル行 ＴＲ タグメモリセル行
Claims (1)
- 【請求項１】 タグアドレスを記憶するタグメモリセル
行をそれぞれ複数行ずつ備え選択された前記タグメモリ
セル行のタグアドレスを読出す少なくとも１つの第１及
び第２のタグメモリバンクと、前記第１のタグメモリバ
ンクと対応して設けられアドレス信号の第１の部分に従
って第１のデコード信号を発生する第１のプリデコーダ
と、前記第２のタグメモリバンクと対応して設けられ前
記アドレス信号の第１の部分に従って第２のデコード信
号を発生し前記アドレス信号の特定のビットが所定の条
件のとき次のタグメモリセル行を選択するように変更し
た第２のデコード信号を発生する第２のプリデコーダ
と、前記第１及び第２のデコード信号に従って対応する
前記タグメモリバンクのタグメモリセル行を選択する第
１及び第２のデコーダと、前記第１及び第２のタグメモ
リバンクから読出されたタグアドレスと前記アドレス信
号の第２の部分とを比較しその結果に応答した第１及び
第２のキャッシュヒット信号を発生する第１及び第２の
比較回路と、前記アドレス信号の所定のビットに従って
前記第１及び第２のキャッシュヒット信号のうちの１つ
を選択する選択回路と、所定の単位のデータを記憶する
データメモリセル行をそれぞれ複数行ずつ備え選択され
た前記データメモリセル行のデータを読出す少なくとも
１つの第１及び第２のデータメモリバンクと、前記第１
及び第２のデータメモリバンクと対応して設けられ前記
アドレス信号の第３の部分に従って第３のデコード信号
を発生する第３のプリデコーダと、前記第２のデータメ
モリバンクと対応して設けられ前記アドレス信号の第４
の部分に従って第４のデコード信号を発生し前記アドレ
ス信号の特定にビットが所定の条件のとき次のデータメ
モリセル行が選択されるように変更した第４のデコード
信号を発生する第４のプリデコーダと、前記第３及び第
４のデコード信号に従って対応する前記データメモリバ
ンクのデータメモリセル行を選択する第３及び第４のデ
コーダと、前記アドレス信号の所定のビットに従って前
記第１及び第２のデータメモリバンクから読出されたデ
ータを選択的にデータバスに伝達する選択回路とを有す
ることを特徴とするキャッシュメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287227A JPH06139144A (ja) | 1992-10-26 | 1992-10-26 | キャッシュメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287227A JPH06139144A (ja) | 1992-10-26 | 1992-10-26 | キャッシュメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06139144A true JPH06139144A (ja) | 1994-05-20 |
Family
ID=17714693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4287227A Pending JPH06139144A (ja) | 1992-10-26 | 1992-10-26 | キャッシュメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06139144A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7526612B2 (en) | 2004-11-10 | 2009-04-28 | Nec Corporation | Multiport cache memory which reduces probability of bank contention and access control system thereof |
| JP2012108930A (ja) * | 2005-12-30 | 2012-06-07 | Intel Corp | 共有されるｌ２マッピング・キャッシュのための対称的割り当てのための方法およびシステム |
-
1992
- 1992-10-26 JP JP4287227A patent/JPH06139144A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7526612B2 (en) | 2004-11-10 | 2009-04-28 | Nec Corporation | Multiport cache memory which reduces probability of bank contention and access control system thereof |
| JP2012108930A (ja) * | 2005-12-30 | 2012-06-07 | Intel Corp | 共有されるｌ２マッピング・キャッシュのための対称的割り当てのための方法およびシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991214 |