JPH0613687A - 高電圧スイッチ - Google Patents
高電圧スイッチInfo
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- JPH0613687A JPH0613687A JP17055392A JP17055392A JPH0613687A JP H0613687 A JPH0613687 A JP H0613687A JP 17055392 A JP17055392 A JP 17055392A JP 17055392 A JP17055392 A JP 17055392A JP H0613687 A JPH0613687 A JP H0613687A
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Abstract
(57)【要約】
【目的】 ＦＥＴ、ＩＧＢＴ等の電力用半導体を多数用
いた高電圧スイッチにおいて、その構成を簡略化し、か
つ、高速にターンオンさせることを目的とする。 【構成】 最下段のＦＥＴ１のみゲートドライブ回路７
でオン、オフし、その他のＦＥＴ１は別に設けられたゲ
ート電源用コンデンサ９により上記ゲートドライブ回路
７に同期させてゲート電流を供給する。 【効果】 ゲートドライブ回路７を各ＦＥＴ１に対して
個々に設ける必要がなく、各直列段のＦＥＴ１を駆動す
るための電源供給も不要で、オン指令を最下段のＦＥＴ
１にのみ与えるだけで高電圧スイッチを構成する全ての
ＦＥＴ１を一斉に、かつ、高速にオンすることができ
る。また、部品数が極めて少なく低コストを実現するこ
とができる。
いた高電圧スイッチにおいて、その構成を簡略化し、か
つ、高速にターンオンさせることを目的とする。 【構成】 最下段のＦＥＴ１のみゲートドライブ回路７
でオン、オフし、その他のＦＥＴ１は別に設けられたゲ
ート電源用コンデンサ９により上記ゲートドライブ回路
７に同期させてゲート電流を供給する。 【効果】 ゲートドライブ回路７を各ＦＥＴ１に対して
個々に設ける必要がなく、各直列段のＦＥＴ１を駆動す
るための電源供給も不要で、オン指令を最下段のＦＥＴ
１にのみ与えるだけで高電圧スイッチを構成する全ての
ＦＥＴ１を一斉に、かつ、高速にオンすることができ
る。また、部品数が極めて少なく低コストを実現するこ
とができる。
Description
【０００１】
【産業上の利用分野】この発明は、エキシマレーザ、銅
蒸気レーザ等のパルスレーザ装置に適用される高電圧ス
イッチに関するものである。
蒸気レーザ等のパルスレーザ装置に適用される高電圧ス
イッチに関するものである。
【０００２】
【従来の技術】従来の高電圧スイッチの構成を図７を参
照しながら説明する。図７は、例えば電気学会論文誌Ｂ
第１０５巻第２号第１０９頁〜第１１６頁「直流高電圧
半導体スイッチ」（昭和６０年２月電気学会発行）に示
された従来の高電圧スイッチを示す回路図である。
照しながら説明する。図７は、例えば電気学会論文誌Ｂ
第１０５巻第２号第１０９頁〜第１１６頁「直流高電圧
半導体スイッチ」（昭和６０年２月電気学会発行）に示
された従来の高電圧スイッチを示す回路図である。
【０００３】図７において、１はＦＥＴ、２は各ＦＥＴ
１のゲートと陰極間の静電容量である。複数個のＦＥＴ
１が直列に接続されており、最下段のＦＥＴ１のみゲー
トドライブ回路７が接続されている。
１のゲートと陰極間の静電容量である。複数個のＦＥＴ
１が直列に接続されており、最下段のＦＥＴ１のみゲー
トドライブ回路７が接続されている。
【０００４】各ＦＥＴ１の陽極及び陰極間には、ツェナ
ーダイオード４を通じてゲート電流を制限する抵抗１１
と、ゲート電源用コンデンサ９が直列に接続され、この
抵抗１１に並列にダイオード５がゲート電源用コンデン
サ９を充電する方向に接続されている。
ーダイオード４を通じてゲート電流を制限する抵抗１１
と、ゲート電源用コンデンサ９が直列に接続され、この
抵抗１１に並列にダイオード５がゲート電源用コンデン
サ９を充電する方向に接続されている。
【０００５】さらに、ツェナーダイオード３２及び抵抗
３３から構成される分圧補正回路がそれぞれ付加されて
いる。また、１３は陽極、１４は陰極である。
３３から構成される分圧補正回路がそれぞれ付加されて
いる。また、１３は陽極、１４は陰極である。
【０００６】つぎに、前述した従来の高電圧スイッチの
動作を説明する。ゲートドライブ回路７がオフ指令を出
力して最下段のＦＥＴ１がオフ状態になり、他のＦＥＴ
１も全てオフとなっている状態において、陽極１３及び
陰極１４間に高電圧を印加したときは、ダイオード５及
びツェナーダイオードは順バイアスとなってオンし、各
ＦＥＴ１は印加電圧を均等に分圧し、ゲート電源用コン
デンサ９はほぼ各分担電圧に充電される。
動作を説明する。ゲートドライブ回路７がオフ指令を出
力して最下段のＦＥＴ１がオフ状態になり、他のＦＥＴ
１も全てオフとなっている状態において、陽極１３及び
陰極１４間に高電圧を印加したときは、ダイオード５及
びツェナーダイオードは順バイアスとなってオンし、各
ＦＥＴ１は印加電圧を均等に分圧し、ゲート電源用コン
デンサ９はほぼ各分担電圧に充電される。
【０００７】このとき、ゲートドライブ回路７が最下段
のＦＥＴ１にオン指令を出力し、これがオンすると、図
７中、下から２段目のＦＥＴ１のゲートと陰極間の静電
容量２に最下段のゲート電源用コンデンサ９より抵抗１
１及び最下段のＦＥＴ１を含む経路で充電し、２段目の
ＦＥＴ１をオンさせる。
のＦＥＴ１にオン指令を出力し、これがオンすると、図
７中、下から２段目のＦＥＴ１のゲートと陰極間の静電
容量２に最下段のゲート電源用コンデンサ９より抵抗１
１及び最下段のＦＥＴ１を含む経路で充電し、２段目の
ＦＥＴ１をオンさせる。
【０００８】以降、同様にして、順次３段目、４段目の
ＦＥＴ１をオンさせる。すなわち、下段側のＦＥＴ１よ
り順番にオンし、最上段のＦＥＴ１までオンさせていく
ことになる。
ＦＥＴ１をオンさせる。すなわち、下段側のＦＥＴ１よ
り順番にオンし、最上段のＦＥＴ１までオンさせていく
ことになる。
【０００９】逆に、全てのＦＥＴ１がオンしていると
き、ゲートドライブ回路７がオフ指令を出力すると、最
下段のＦＥＴ１がオフし、２段目のＦＥＴ１のゲート電
流をオフする。その後、２段目のＦＥＴ１がオフし、３
段目のＦＥＴ１へのゲート電流がオフする。このように
して、オフするときも、最下段側より順次オフしていく
ことになる。
き、ゲートドライブ回路７がオフ指令を出力すると、最
下段のＦＥＴ１がオフし、２段目のＦＥＴ１のゲート電
流をオフする。その後、２段目のＦＥＴ１がオフし、３
段目のＦＥＴ１へのゲート電流がオフする。このように
して、オフするときも、最下段側より順次オフしていく
ことになる。
【００１０】
【発明が解決しようとする課題】上述したような従来の
高電圧スイッチでは、全体のターンオン及びターンオフ
には、少なくとも１個のＦＥＴのターンオン時間及びタ
ーンオフ時間にその直列段数を乗じた時間を要するとい
う問題点があった。
高電圧スイッチでは、全体のターンオン及びターンオフ
には、少なくとも１個のＦＥＴのターンオン時間及びタ
ーンオフ時間にその直列段数を乗じた時間を要するとい
う問題点があった。
【００１１】この発明は、前述した問題点を解決するた
めになされたもので、高速半導体を複数個用いて、か
つ、簡略化した構成で実現でき、パルスレーザ装置に適
用できるほど高速にターンオンすることができる高電圧
スイッチを得ることを目的とする。
めになされたもので、高速半導体を複数個用いて、か
つ、簡略化した構成で実現でき、パルスレーザ装置に適
用できるほど高速にターンオンすることができる高電圧
スイッチを得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る高電圧ス
イッチは、複数の半導体を直列接続し、最下段の半導体
だけをオン、オフ制御するゲートドライブ回路を備えた
高電圧スイッチにおいて、次に掲げる手段を備えたもの
である。 〔１〕 最上段の半導体の陽極にアノードが接続された
ダイオード。 〔２〕 前記ダイオードのカソードと前記最下段の半導
体の陰極間に直列接続されたゲート電源用コンデンサと
第１の抵抗。 〔３〕 前記ゲート電源用コンデンサの陽極側端子を各
半導体のゲートに接続させてゲート電流を制限する第２
の抵抗とゲート電流バイパス用コンデンサ。 〔４〕 各半導体の陽極と陰極間に接続された分圧補正
用コンデンサ。 〔５〕 各半導体のゲートと陰極間に接続された第３の
抵抗。
イッチは、複数の半導体を直列接続し、最下段の半導体
だけをオン、オフ制御するゲートドライブ回路を備えた
高電圧スイッチにおいて、次に掲げる手段を備えたもの
である。 〔１〕 最上段の半導体の陽極にアノードが接続された
ダイオード。 〔２〕 前記ダイオードのカソードと前記最下段の半導
体の陰極間に直列接続されたゲート電源用コンデンサと
第１の抵抗。 〔３〕 前記ゲート電源用コンデンサの陽極側端子を各
半導体のゲートに接続させてゲート電流を制限する第２
の抵抗とゲート電流バイパス用コンデンサ。 〔４〕 各半導体の陽極と陰極間に接続された分圧補正
用コンデンサ。 〔５〕 各半導体のゲートと陰極間に接続された第３の
抵抗。
【００１３】
【作用】この発明においては、最下段の半導体だけをゲ
ートドライブ回路でオン、オフ制御し、その他の半導体
は別に設けられたゲート電源用コンデンサにより上記ゲ
ートドライブ回路に同期させてゲート電流を供給する。
ートドライブ回路でオン、オフ制御し、その他の半導体
は別に設けられたゲート電源用コンデンサにより上記ゲ
ートドライブ回路に同期させてゲート電流を供給する。
【００１４】
【実施例】実施例１．この発明の実施例１の構成を図１
を参照しながら説明する。図１は、この発明の実施例１
を示す回路図である。なお、各図中、同一符号は同一又
は相当部分を示す。
を参照しながら説明する。図１は、この発明の実施例１
を示す回路図である。なお、各図中、同一符号は同一又
は相当部分を示す。
【００１５】図１において、１は高速半導体であるＦＥ
Ｔ、２はＦＥＴ１のゲートと陰極間に存在する静電容
量、３及び４はこれに並列に接続された抵抗及び電圧制
限素子である。５及び６は各ＦＥＴ１の陽極と陰極間に
接続されたダイオード及び分圧補正用コンデンサであ
る。
Ｔ、２はＦＥＴ１のゲートと陰極間に存在する静電容
量、３及び４はこれに並列に接続された抵抗及び電圧制
限素子である。５及び６は各ＦＥＴ１の陽極と陰極間に
接続されたダイオード及び分圧補正用コンデンサであ
る。
【００１６】また、７は最下段のＦＥＴ１の静電容量２
を急速に充放電し、最下段のＦＥＴ１をオン、オフする
ゲートドライブ回路である。さらに、８、９、１０はそ
れぞれ最上段のＦＥＴ１の陽極と最下段のＦＥＴ１の陰
極間に直列に接続されたダイオード、ゲート電源用コン
デンサ、抵抗である。
を急速に充放電し、最下段のＦＥＴ１をオン、オフする
ゲートドライブ回路である。さらに、８、９、１０はそ
れぞれ最上段のＦＥＴ１の陽極と最下段のＦＥＴ１の陰
極間に直列に接続されたダイオード、ゲート電源用コン
デンサ、抵抗である。
【００１７】１１及び１２は各ゲート電源用コンデンサ
９の陽極側端子と各ＦＥＴ１のゲート間に直列に接続さ
れた抵抗及びゲート電流バイパス用コンデンサである。
１５は各ＦＥＴ１のゲート電流の経路である。なお、１
３及び１４はこの高電圧スイッチの陽極及び陰極であ
る。
９の陽極側端子と各ＦＥＴ１のゲート間に直列に接続さ
れた抵抗及びゲート電流バイパス用コンデンサである。
１５は各ＦＥＴ１のゲート電流の経路である。なお、１
３及び１４はこの高電圧スイッチの陽極及び陰極であ
る。
【００１８】つぎに、前述した実施例１の動作を図２を
参照しながら説明する。図２は、この発明の実施例１の
動作を示すタイミングチャートである。図２において、
（ａ）は陽極−陰極間の電圧、（ｂ）は最下段のＦＥＴ
１の静電容量２の充電電圧、（ｃ）は最下段のＦＥＴ１
の陽極−陰極間の電圧、（ｄ）は各ＦＥＴ１のゲート電
流、（ｅ）は各ＦＥＴ１のゲート電圧をそれぞれ示す。
参照しながら説明する。図２は、この発明の実施例１の
動作を示すタイミングチャートである。図２において、
（ａ）は陽極−陰極間の電圧、（ｂ）は最下段のＦＥＴ
１の静電容量２の充電電圧、（ｃ）は最下段のＦＥＴ１
の陽極−陰極間の電圧、（ｄ）は各ＦＥＴ１のゲート電
流、（ｅ）は各ＦＥＴ１のゲート電圧をそれぞれ示す。
【００１９】ゲートドライブ回路７がオフ指令となって
いるとき、まず、本スイッチの陽極１３と陰極１４間に
高電圧が印加されると、ダイオード５は順バイアスとな
ってオンし、各分圧補正用コンデンサ６が均等に充電さ
れ、各ＦＥＴ１には印加電圧が均等にかかる。
いるとき、まず、本スイッチの陽極１３と陰極１４間に
高電圧が印加されると、ダイオード５は順バイアスとな
ってオンし、各分圧補正用コンデンサ６が均等に充電さ
れ、各ＦＥＴ１には印加電圧が均等にかかる。
【００２０】これと同時に、ダイオード８も順バイアス
となり、各ゲート電源用コンデンサ９も印加電圧を均等
に分圧しながら充電される。また、各ゲート電流バイパ
ス用コンデンサ１２も、ダイオード８、抵抗１１及び抵
抗３を通じて、各ゲート電源用コンデンサ９の分圧点よ
りそれぞれ均等に充電される。
となり、各ゲート電源用コンデンサ９も印加電圧を均等
に分圧しながら充電される。また、各ゲート電流バイパ
ス用コンデンサ１２も、ダイオード８、抵抗１１及び抵
抗３を通じて、各ゲート電源用コンデンサ９の分圧点よ
りそれぞれ均等に充電される。
【００２１】これらの充電時定数より抵抗３及び静電容
量２のなす時定数を十分小さくなるように抵抗３の値を
定められているため、静電容量２は充電されることはな
く、十分に放電した状態となっており、全てのＦＥＴ１
はオフ状態となる。
量２のなす時定数を十分小さくなるように抵抗３の値を
定められているため、静電容量２は充電されることはな
く、十分に放電した状態となっており、全てのＦＥＴ１
はオフ状態となる。
【００２２】この分圧関係がバランスした状態にあると
き、最下段のＦＥＴ１をそのゲートドライブ回路７より
オン指令を与えて、ＦＥＴ１の静電容量２を急速充電す
ることにより、高速にターンオンさせると、各ゲート電
源用コンデンサ９の分圧点と各ＦＥＴ１の陰極間には、
それぞれＦＥＴ１が分担していた電圧分だけ電位差が一
斉に発生しようとするため、それぞれのＦＥＴ１の静電
容量２を各ゲート電流経路１５で一斉に、かつ、高速に
充電して最下段のＦＥＴ１以外の全ＦＥＴ１を一斉にタ
ーンオンさせる。
き、最下段のＦＥＴ１をそのゲートドライブ回路７より
オン指令を与えて、ＦＥＴ１の静電容量２を急速充電す
ることにより、高速にターンオンさせると、各ゲート電
源用コンデンサ９の分圧点と各ＦＥＴ１の陰極間には、
それぞれＦＥＴ１が分担していた電圧分だけ電位差が一
斉に発生しようとするため、それぞれのＦＥＴ１の静電
容量２を各ゲート電流経路１５で一斉に、かつ、高速に
充電して最下段のＦＥＴ１以外の全ＦＥＴ１を一斉にタ
ーンオンさせる。
【００２３】最下段のＦＥＴ１以外のＦＥＴ１がターン
オンすると、各ＦＥＴ１の陽極と陰極間は導通状態とな
り、各ダイオード５及び分圧補正用コンデンサ６を通
る。各ゲート電流経路１５以外に、各ＦＥＴ１を通る経
路もでき、各ゲート電流は強められ、確実なオンが実現
できる。
オンすると、各ＦＥＴ１の陽極と陰極間は導通状態とな
り、各ダイオード５及び分圧補正用コンデンサ６を通
る。各ゲート電流経路１５以外に、各ＦＥＴ１を通る経
路もでき、各ゲート電流は強められ、確実なオンが実現
できる。
【００２４】各ゲート電流波形をほぼ同一なものとする
ため、各ゲート電流経路１５において、ゲート電源用コ
ンデンサ９の静電容量は、ＦＥＴ１の静電容量と同程度
とし、十分な電荷が供給できるようにしておき、ゲート
電流バイパス用コンデンサ１２は静電容量２より十分小
さくしてゲート電流のパルス幅を小さく、かつピーク値
の高い波形を得るようにしている。
ため、各ゲート電流経路１５において、ゲート電源用コ
ンデンサ９の静電容量は、ＦＥＴ１の静電容量と同程度
とし、十分な電荷が供給できるようにしておき、ゲート
電流バイパス用コンデンサ１２は静電容量２より十分小
さくしてゲート電流のパルス幅を小さく、かつピーク値
の高い波形を得るようにしている。
【００２５】また、抵抗１０及び各抵抗１１は、各ゲー
ト電流経路１５のインダクタンス分のアンバランスによ
る各ゲート電流波形の変化を緩和し、かつ、ゲート電流
波形の逆向きの振動を抑えている。
ト電流経路１５のインダクタンス分のアンバランスによ
る各ゲート電流波形の変化を緩和し、かつ、ゲート電流
波形の逆向きの振動を抑えている。
【００２６】各ＦＥＴ１のゲート及び陰極間に接続され
た電圧制限素子４は、各静電容量２を過充電し、過電圧
にならないように保護している。
た電圧制限素子４は、各静電容量２を過充電し、過電圧
にならないように保護している。
【００２７】全てのＦＥＴ１がオンした後は、静電容量
２と抵抗３の放電時定数より十分経過して各静電容量２
の電荷が完全になくなり、最下段のＦＥＴ１以外のＦＥ
Ｔ１が全てオフしてから最下段のＦＥＴ１のオフをゲー
トドライブ回路７により行う。その後、再び陽極１３及
び陰極１４間に徐々に電圧印加され、上記の動作を繰り
返す。以上の動作をタイミングチャートで示すと図２
（ａ）〜（ｅ）のようになる。
２と抵抗３の放電時定数より十分経過して各静電容量２
の電荷が完全になくなり、最下段のＦＥＴ１以外のＦＥ
Ｔ１が全てオフしてから最下段のＦＥＴ１のオフをゲー
トドライブ回路７により行う。その後、再び陽極１３及
び陰極１４間に徐々に電圧印加され、上記の動作を繰り
返す。以上の動作をタイミングチャートで示すと図２
（ａ）〜（ｅ）のようになる。
【００２８】ここで、パルスレーザ装置に適用した場合
について図３を参照しながら説明する。図３は、この発
明の実施例１をパルスレーザ装置に適用した場合を示す
図である。図３（ａ）において、１６は充電コンデン
サ、１７はピーキングコンデンサ、１８は放電管、１９
は充電抵抗、２０は充電電源である。
について図３を参照しながら説明する。図３は、この発
明の実施例１をパルスレーザ装置に適用した場合を示す
図である。図３（ａ）において、１６は充電コンデン
サ、１７はピーキングコンデンサ、１８は放電管、１９
は充電抵抗、２０は充電電源である。
【００２９】充電電源２０より充電抵抗１９を介して充
電コンデンサ１６を充電する結果、高電圧スイッチの陽
極１３及び陰極１４の間に高電圧が印加される。この状
態で陽極１３及び陰極１４間が高速に導通することによ
りピーキングコンデンサ１７を急速に充電し、放電管１
８で放電を得るものである。高電圧スイッチの電圧、電
流波形は図３（ｂ）に示すようになる。
電コンデンサ１６を充電する結果、高電圧スイッチの陽
極１３及び陰極１４の間に高電圧が印加される。この状
態で陽極１３及び陰極１４間が高速に導通することによ
りピーキングコンデンサ１７を急速に充電し、放電管１
８で放電を得るものである。高電圧スイッチの電圧、電
流波形は図３（ｂ）に示すようになる。
【００３０】この発明の実施例１は、前述したように、
ＦＥＴ、ＩＧＢＴ等の電力用半導体を多数用いた高電圧
スイッチにおいて、その構成を簡略化し、かつ、高速に
ターンオンさせることを目的とする。そこで、最下段の
ＦＥＴ１のみゲートドライブ回路７でオン、オフし、そ
の他のＦＥＴ１は別に設けられたゲート電源用コンデン
サ９により上記ゲートドライブ回路７に同期させてゲー
ト電流を供給する。その結果、ゲートドライブ回路７を
各ＦＥＴ１に対して個々に設ける必要がなく、各直列段
のＦＥＴ１を駆動するための電源供給も不要で、オン指
令を最下段のＦＥＴ１にのみ与えるだけで高電圧スイッ
チを構成する全てのＦＥＴ１を一斉に、かつ、高速にオ
ンすることができるという効果を奏する。また、部品数
が極めて少なく低コストを実現することができるという
効果を奏する。
ＦＥＴ、ＩＧＢＴ等の電力用半導体を多数用いた高電圧
スイッチにおいて、その構成を簡略化し、かつ、高速に
ターンオンさせることを目的とする。そこで、最下段の
ＦＥＴ１のみゲートドライブ回路７でオン、オフし、そ
の他のＦＥＴ１は別に設けられたゲート電源用コンデン
サ９により上記ゲートドライブ回路７に同期させてゲー
ト電流を供給する。その結果、ゲートドライブ回路７を
各ＦＥＴ１に対して個々に設ける必要がなく、各直列段
のＦＥＴ１を駆動するための電源供給も不要で、オン指
令を最下段のＦＥＴ１にのみ与えるだけで高電圧スイッ
チを構成する全てのＦＥＴ１を一斉に、かつ、高速にオ
ンすることができるという効果を奏する。また、部品数
が極めて少なく低コストを実現することができるという
効果を奏する。
【００３１】実施例２．なお、前述した実施例１ではゲ
ート電源用コンデンサ９を各ＦＥＴ１毎に設けたが、図
４に示すように、ゲート電源用コンデンサ９を１個とし
ても同様の動作を期待できる。図４は、この発明の実施
例２を示す回路図である。
ート電源用コンデンサ９を各ＦＥＴ１毎に設けたが、図
４に示すように、ゲート電源用コンデンサ９を１個とし
ても同様の動作を期待できる。図４は、この発明の実施
例２を示す回路図である。
【００３２】ＦＥＴ１の直列数が少ないと、ゲート電源
用コンデンサ９の耐圧の面から複数個に分けてゲート電
源用コンデンサ９を構成せずに、１個としても実施例１
と同様の作用効果を奏する。また、各ゲート電流経路１
５の容量成分を同じにすることができるので、各ゲート
電流波形を揃え易くなるという効果を奏する。
用コンデンサ９の耐圧の面から複数個に分けてゲート電
源用コンデンサ９を構成せずに、１個としても実施例１
と同様の作用効果を奏する。また、各ゲート電流経路１
５の容量成分を同じにすることができるので、各ゲート
電流波形を揃え易くなるという効果を奏する。
【００３３】実施例３．この発明の実施例３は、図５に
示したように、前述した実施例１に、各ＦＥＴ１の陽極
及び陰極に補助ＦＥＴ２１、高電圧抑制素子２２及び抵
抗２３から構成される過電圧クランプ回路をそれぞれ付
加したものである。本高電圧スイッチの陽極１３及び陰
極１４に直流電圧が常時加えられ直流高電圧をスイッチ
ングする場合に対応させたものである。
示したように、前述した実施例１に、各ＦＥＴ１の陽極
及び陰極に補助ＦＥＴ２１、高電圧抑制素子２２及び抵
抗２３から構成される過電圧クランプ回路をそれぞれ付
加したものである。本高電圧スイッチの陽極１３及び陰
極１４に直流電圧が常時加えられ直流高電圧をスイッチ
ングする場合に対応させたものである。
【００３４】ターンオン時には、実施例１と同様の動作
をするが、ターンオフ時に各静電容量２と各抵抗３の時
定数でまちまちになりがちな各ＦＥＴ１のオフのタイミ
ングのばらつきによるオフ時の各ＦＥＴ１の陽極及び陰
極間にかかる電圧を制限している。すなわち、早くオフ
したＦＥＴ１の電圧が電圧制限素子２２で決められたレ
ベル以上の値に達したときは、これが導通状態となり、
補助ＦＥＴ２１にゲート電流を流し、補助ＦＥＴ２１を
オンさせて過電圧を吸収する。
をするが、ターンオフ時に各静電容量２と各抵抗３の時
定数でまちまちになりがちな各ＦＥＴ１のオフのタイミ
ングのばらつきによるオフ時の各ＦＥＴ１の陽極及び陰
極間にかかる電圧を制限している。すなわち、早くオフ
したＦＥＴ１の電圧が電圧制限素子２２で決められたレ
ベル以上の値に達したときは、これが導通状態となり、
補助ＦＥＴ２１にゲート電流を流し、補助ＦＥＴ２１を
オンさせて過電圧を吸収する。
【００３５】このようにして、全ての直列段の電圧をあ
る値以下に保ちながら全てのＦＥＴ１をオフさせる。こ
のようにすれば、直流高電圧をスイッチングオン、オフ
させることができる。
る値以下に保ちながら全てのＦＥＴ１をオフさせる。こ
のようにすれば、直流高電圧をスイッチングオン、オフ
させることができる。
【００３６】実施例４．この発明の実施例４は、図６に
示したように、実施例１において、さらに、各ＦＥＴ１
のゲート電流をスイッチングするＦＥＴ２４をそれぞれ
設け、各ＦＥＴ１のゲート電流の供給源として抵抗２
８、２９及びコンデンサ３０、３１を備えている。ま
た、ＦＥＴ１の陽極とゲート間には、それぞれ高電圧制
限素子２２が接続されている。
示したように、実施例１において、さらに、各ＦＥＴ１
のゲート電流をスイッチングするＦＥＴ２４をそれぞれ
設け、各ＦＥＴ１のゲート電流の供給源として抵抗２
８、２９及びコンデンサ３０、３１を備えている。ま
た、ＦＥＴ１の陽極とゲート間には、それぞれ高電圧制
限素子２２が接続されている。
【００３７】各ＦＥＴ２４の静電容量２５が各ＦＥＴ１
の静電容量２に比べて十分小さい場合、実施例１の場合
と同様にして各静電容量２５を充電して各ＦＥＴ２５を
一斉、かつ高速にターンオンすることができる。しか
も、このときのゲート電流は、静電容量２５が小さいた
め非常に小さいものでよい。
の静電容量２に比べて十分小さい場合、実施例１の場合
と同様にして各静電容量２５を充電して各ＦＥＴ２５を
一斉、かつ高速にターンオンすることができる。しか
も、このときのゲート電流は、静電容量２５が小さいた
め非常に小さいものでよい。
【００３８】次に、各ＦＥＴ２４がオンすると、コンデ
ンサ３１に蓄えていた電荷をＦＥＴ２４を通してＦＥＴ
１の静電容量２に供給し、各ＦＥＴ１を一斉にオンさせ
ることができる。また、高電圧制限素子２２は、ＦＥＴ
１及び抵抗３との組合せにより実施例３と同等の動作を
行うことができる。すなわち、各ＦＥＴ１の陽極及び陰
極間に加わる電圧を高電圧制限素子２２で定められた値
以下に常に抑えることができる。
ンサ３１に蓄えていた電荷をＦＥＴ２４を通してＦＥＴ
１の静電容量２に供給し、各ＦＥＴ１を一斉にオンさせ
ることができる。また、高電圧制限素子２２は、ＦＥＴ
１及び抵抗３との組合せにより実施例３と同等の動作を
行うことができる。すなわち、各ＦＥＴ１の陽極及び陰
極間に加わる電圧を高電圧制限素子２２で定められた値
以下に常に抑えることができる。
【００３９】各ＦＥＴ２４をオンさせるためのゲート電
流が小さく、ダイオード５は電流定格の小さいものを用
いることができる。また、過電圧抑制をＦＥＴ１そのも
のを用いて行うことができ、抑制力が大きくなるという
効果を奏する。
流が小さく、ダイオード５は電流定格の小さいものを用
いることができる。また、過電圧抑制をＦＥＴ１そのも
のを用いて行うことができ、抑制力が大きくなるという
効果を奏する。
【００４０】
【発明の効果】この発明は、以上説明したとおり、複数
の半導体を直列接続し、最下段の半導体だけをオン、オ
フ制御するゲートドライブ回路を備えた高電圧スイッチ
において、最上段の半導体の陽極にダイオードのアノー
ドを接続し、前記ダイオードのカソードと前記最下段の
半導体の陰極間にはゲート電源用コンデンサと第１の抵
抗を直列接続し、前記ゲート電源用コンデンサの陽極側
端子はゲート電流を制限する第２の抵抗とゲート電流バ
イパス用コンデンサを介して各半導体のゲートに接続
し、各半導体の陽極と陰極間には分圧補正用コンデンサ
を接続し、各半導体のゲートと陰極間には第３の抵抗を
接続し、各半導体のゲートと陰極間の静電容量に対し前
記ゲート電源用コンデンサの容量はほぼ同じとし、前記
ゲート電流バイパス用コンデンサの容量は十分小さく
し、かつ前記分圧補正用コンデンサの容量は十分大きく
したので、高速半導体を複数個用いて、かつ、簡略化し
た構成で実現でき、パルスレーザ装置に適用できるほど
高速にターンオンすることができるという効果を奏す
る。
の半導体を直列接続し、最下段の半導体だけをオン、オ
フ制御するゲートドライブ回路を備えた高電圧スイッチ
において、最上段の半導体の陽極にダイオードのアノー
ドを接続し、前記ダイオードのカソードと前記最下段の
半導体の陰極間にはゲート電源用コンデンサと第１の抵
抗を直列接続し、前記ゲート電源用コンデンサの陽極側
端子はゲート電流を制限する第２の抵抗とゲート電流バ
イパス用コンデンサを介して各半導体のゲートに接続
し、各半導体の陽極と陰極間には分圧補正用コンデンサ
を接続し、各半導体のゲートと陰極間には第３の抵抗を
接続し、各半導体のゲートと陰極間の静電容量に対し前
記ゲート電源用コンデンサの容量はほぼ同じとし、前記
ゲート電流バイパス用コンデンサの容量は十分小さく
し、かつ前記分圧補正用コンデンサの容量は十分大きく
したので、高速半導体を複数個用いて、かつ、簡略化し
た構成で実現でき、パルスレーザ装置に適用できるほど
高速にターンオンすることができるという効果を奏す
る。
【図１】この発明の実施例１を示す回路図である。
【図２】この発明の実施例１の動作を示すタイミングチ
ャートである。
ャートである。
【図３】この発明の実施例１をパルスレーザ装置に適し
た場合を示す図である。
た場合を示す図である。
【図４】この発明の実施例２を示す回路図である。
【図５】この発明の実施例３を示す回路図である。
【図６】この発明の実施例４を示す回路図である。
【図７】従来の高電圧スイッチを示す回路図である。
１ ＦＥＴ ２ 静電容量 ３ 抵抗 ４ 電圧制限素子 ５ ダイオード ６ 分圧補正用コンデンサ ７ ゲートドライブ回路 ８ ダイオード ９ ゲート電源用コンデンサ １０ 抵抗 １１ 抵抗 １２ ゲート電流バイパス用コンデンサ １３ 陽極 １４ 陰極 １５ ゲート電流経路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】つぎに、前述した従来の高電圧スイッチの
動作を説明する。ゲートドライブ回路７がオフ指令を出
力して最下段のＦＥＴ１がオフ状態になり、他のＦＥＴ
１も全てオフとなっている状態において、陽極１３及び
陰極１４間に高電圧を印加したときは、ダイオード５及
びツェナーダイオード４は順バイアスとなってオンし、
各ＦＥＴ１は印加電圧を均等に分圧し、ゲート電源用コ
ンデンサ９はほぼ各分担電圧に充電される。
動作を説明する。ゲートドライブ回路７がオフ指令を出
力して最下段のＦＥＴ１がオフ状態になり、他のＦＥＴ
１も全てオフとなっている状態において、陽極１３及び
陰極１４間に高電圧を印加したときは、ダイオード５及
びツェナーダイオード４は順バイアスとなってオンし、
各ＦＥＴ１は印加電圧を均等に分圧し、ゲート電源用コ
ンデンサ９はほぼ各分担電圧に充電される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】全てのＦＥＴ１がターンオンすると、各Ｆ
ＥＴ１の陽極と陰極間は導通状態となり、各ダイオード
５及び分圧補正用コンデンサ６を通る。各ゲート電流経
路１５以外に、各ＦＥＴ１を通る経路もでき、各ゲート
電流は強められ、確実なオンが実現できる。
ＥＴ１の陽極と陰極間は導通状態となり、各ダイオード
５及び分圧補正用コンデンサ６を通る。各ゲート電流経
路１５以外に、各ＦＥＴ１を通る経路もでき、各ゲート
電流は強められ、確実なオンが実現できる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】ＦＥＴ１の直列数が少ない場合、複数個に
分けてゲート電源用コンデンサ９を構成せずに、１個と
しても実施例１と同様の作用効果を奏する。また、各ゲ
ート電流経路１５の容量成分を同じにすることができる
ので、各ゲート電流波形を揃え易くなるという効果を奏
する。
分けてゲート電源用コンデンサ９を構成せずに、１個と
しても実施例１と同様の作用効果を奏する。また、各ゲ
ート電流経路１５の容量成分を同じにすることができる
ので、各ゲート電流波形を揃え易くなるという効果を奏
する。
Claims (1)
- 【請求項１】 複数の半導体を直列接続し、最下段の半
導体だけをオン、オフ制御するゲートドライブ回路を備
えた高電圧スイッチにおいて、最上段の半導体の陽極に
ダイオードのアノードを接続し、前記ダイオードのカソ
ードと前記最下段の半導体の陰極間にはゲート電源用コ
ンデンサと第１の抵抗を直列接続し、前記ゲート電源用
コンデンサの陽極側端子はゲート電流を制限する第２の
抵抗とゲート電流バイパス用コンデンサを介して各半導
体のゲートに接続し、各半導体の陽極と陰極間には分圧
補正用コンデンサを接続し、各半導体のゲートと陰極間
には第３の抵抗を接続し、各半導体のゲートと陰極間の
静電容量に対し前記ゲート電源用コンデンサの容量はほ
ぼ同じとし、前記ゲート電流バイパス用コンデンサの容
量は十分小さくし、かつ前記分圧補正用コンデンサの容
量は十分大きくしたことを特徴とする高電圧スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17055392A JP2744736B2 (ja) | 1992-06-29 | 1992-06-29 | 高電圧スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17055392A JP2744736B2 (ja) | 1992-06-29 | 1992-06-29 | 高電圧スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613687A true JPH0613687A (ja) | 1994-01-21 |
| JP2744736B2 JP2744736B2 (ja) | 1998-04-28 |
Family
ID=15907004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17055392A Expired - Fee Related JP2744736B2 (ja) | 1992-06-29 | 1992-06-29 | 高電圧スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2744736B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006148058A (ja) * | 2004-10-22 | 2006-06-08 | Denso Corp | 半導体装置 |
| JP2006324626A (ja) * | 2005-04-19 | 2006-11-30 | Denso Corp | 半導体装置 |
| JP2007281035A (ja) * | 2006-04-03 | 2007-10-25 | Denso Corp | 半導体装置 |
| JP2007281196A (ja) * | 2006-04-06 | 2007-10-25 | Denso Corp | 半導体装置 |
-
1992
- 1992-06-29 JP JP17055392A patent/JP2744736B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006148058A (ja) * | 2004-10-22 | 2006-06-08 | Denso Corp | 半導体装置 |
| JP2006324626A (ja) * | 2005-04-19 | 2006-11-30 | Denso Corp | 半導体装置 |
| JP2007281035A (ja) * | 2006-04-03 | 2007-10-25 | Denso Corp | 半導体装置 |
| JP2007281196A (ja) * | 2006-04-06 | 2007-10-25 | Denso Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2744736B2 (ja) | 1998-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |