JPH0611626Y2 - Depletion type FET DC bias circuit - Google Patents
Depletion type FET DC bias circuitInfo
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- JPH0611626Y2 JPH0611626Y2 JP6905986U JP6905986U JPH0611626Y2 JP H0611626 Y2 JPH0611626 Y2 JP H0611626Y2 JP 6905986 U JP6905986 U JP 6905986U JP 6905986 U JP6905986 U JP 6905986U JP H0611626 Y2 JPH0611626 Y2 JP H0611626Y2
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- type fet
- power supply
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、デプレッション型ＦＥＴのソースがソース電
源に接続され、ゲートが第１の抵抗を介してゲート電源
に接続され、ドレインが第２の抵抗を介してアースに接
続されたデプレッション型ＦＥＴ直流バイアス回路に関
する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] In the present invention, the source of a depletion type FET is connected to a source power supply, the gate is connected to a gate power supply via a first resistor, and the drain is connected to a second power supply. The present invention relates to a depletion type FET DC bias circuit connected to ground via a resistor.
従来、この種のデプレッション型ＦＥＴ直流バイアス回
路は、第５図に示すように、デプレッション型ＦＥＴ１
の抵抗Ｒ52でアースに接続されたドレイン側を基準電位
として、ソース、ゲート電源端子４，５に接続されたソ
ースＳ、ゲートＧに各々電源電圧ＶSS、抵抗Ｒ51を介し
て電源電圧ＶGGを加えるのが一般的であった。Conventionally, a depletion-type FET DC bias circuit of this type has a depletion-type FET 1 as shown in FIG.
With the drain side connected to the ground by the resistor R 52 as a reference potential, the source and the source S connected to the gate power supply terminals 4 and 5 and the gate G are supplied with the power supply voltage V SS and the power supply voltage V via the resistor R 51 , respectively. It was common to add GG .
上述した従来のデプレッション型ＦＥＴ直流バイアス回
路では、FET１のゲートＧに電源電圧ＶGGが印加されて
おらず、かつFETのソースＳに電源電圧ＶSSが加わって
いる場合、FET１のソース・ゲート間電圧ＶGSとドレイ
ン電流ＩＤの関係は、第３図のように電圧ＶGSがピンチ
オフ電圧VP以上であるとき相互コンダクタンスgmの傾き
を持った直線とみることができ、ゲートＧが開放となる
と、電圧ＶGSは不定となり、ＶGS＞VPまたはＶGSの耐圧
を越える場合が生じ、ドレイン・ソース間に大電流が流
されてしまい、FET１が壊れてしまうおそれがあるとい
う欠点がある。In the conventional depletion-type FET DC bias circuit described above, when the power supply voltage V GG is not applied to the gate G of the FET 1 and the power supply voltage V SS is applied to the source S of the FET 1, the source-gate of the FET 1 is The relationship between the voltage V GS and the drain current I D can be regarded as a straight line having a slope of the mutual conductance gm when the voltage V GS is equal to or higher than the pinch-off voltage V P as shown in FIG. It comes to, the voltage V GS becomes undefined, if it occurs that exceeds the breakdown voltage of V GS> V P or V GS, will be a large current flows between the drain and the source, there is a drawback that there is a possibility that broken FET1 .
本考案のデプレッション型ＦＥＴ直流バイアス回路は、
ソースがソース電源端子に接続され、ゲートが第一の抵
抗を介してゲート電源端子に接続されたデプレッション
型直流バイアス回路において、ドレインが第２の抵抗を
介してＰＮＰトランジスタのコレクタに接続され、ＰＮ
Ｐトランジスタのエミッタはアースに接続され、ベース
は第３の抵抗を介してツェナーダイオードのカソードに
接続され、ツェナーダイオードの一端は第４の抵抗を介
してアースに接地され、アノードはデプレッション型Ｆ
ＥＴ直流バイアス回路のゲート電源端子に接続されてい
ることを特徴とする。The depletion type FET DC bias circuit of the present invention is
In a depletion type DC bias circuit in which the source is connected to the source power supply terminal and the gate is connected to the gate power supply terminal via the first resistance, the drain is connected to the collector of the PNP transistor via the second resistance,
The emitter of the P-transistor is connected to the ground, the base is connected to the cathode of the Zener diode via the third resistance, one end of the Zener diode is grounded to the ground via the fourth resistance, and the anode is the depletion type F
It is characterized in that it is connected to the gate power supply terminal of the ET DC bias circuit.
ソース電源端子，ゲート電源端子に電源が正常に供給さ
れている場合はツェナーダイオードを通してPNPトラン
ジスタはバイアスされオンとなり従来回路と同様に働
く。しかし、ゲート電源端子のみに電源が供給されない
場合はツェナーダイオードはオフとなり、バイアス電流
を供給されないPNPトランジスタもオフとなり、デプレ
ッション型FETへの電流供給をカットし、デプレッショ
ン型FETのドレイン・ソース間に大電流が流れるのを防
止することができる。When power is normally supplied to the source power supply terminal and the gate power supply terminal, the PNP transistor is biased through the Zener diode and turned on, and it operates in the same way as the conventional circuit. However, when power is not supplied only to the gate power supply terminal, the Zener diode is turned off, the PNP transistor that is not supplied with bias current is also turned off, and the current supply to the depletion type FET is cut off, and the drain-source of the depletion type FET is cut off. It is possible to prevent a large current from flowing.
次に、本考案の実施例について図面を参照して説明す
る。Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本考案のデプレッション型FET直流バイアス回
路の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of a depletion type FET DC bias circuit of the present invention.
本実施例は、電源電圧ＶSS、ＶGGがそれぞれ供給される
ソース電源端子４、ゲート電源端子５と、ソースＳがソ
ース電源端子４にゲートＧが抵抗Ｒ１を介してゲート電
源端子５に、ドレインＤが抵抗Ｒ２の一端にそれぞれ接
続されたデプレッション型FET１と、コレクタが抵抗Ｒ
２の他端に、エミッタがアースに、ベースが抵抗Ｒ３の
一端にそれぞれ接続されたPNPトランジスタ２（ベース
・エミッタ間電圧ＶBE）と、アノードがゲート電源端子
５にカソードが抵抗Ｒ３の他端および抵抗Ｒ４を介して
アースに接続されたツェナーダイオード３（ツェナー降
伏電圧ＶZ1）とで構成される。In this embodiment, the source power supply terminal 4 and the gate power supply terminal 5 are supplied with the power supply voltages V SS and V GG , respectively, the source S is the source power supply terminal 4 and the gate G is the gate power supply terminal 5 via the resistor R 1. , The drain D is connected to one end of the resistor R 2 , and the depletion type FET 1 is connected to the collector of the resistor R 2.
The PNP transistor 2 (base-emitter voltage V BE ) having the emitter connected to the ground and the base connected to one end of the resistor R 3 at the other end of 2, the anode of the gate power supply terminal 5 and the cathode of the resistor R 3 It is composed of a Zener diode 3 (Zener breakdown voltage V Z1 ) connected to the other end and a ground via a resistor R 4 .
次に、本実施例の動作について説明する。電源電圧
ＶSS，ＶGGがＶGG＜ＶSS＜０の正常な条件で供給されて
いるときは、第４図に示すようなツェナーダイオード３
の特性により、ツェナーダイオード３がツェナー降伏に
よりツェナー降伏電圧ＶZ1の印加された電圧源と考える
ことができ、PNPトランジスタ２のベースに電流が供給
され、飽和状態となるので、電流はPNPトランジスタ２
のエミッタからコレクタへ、デプレッション型FET１の
ドレインへと流れて第５図の回路と等価となる。しか
し、デプレッション型FET１のゲートに電源電圧ＶGGが
印加されておらず開放となっており、かつデプレッショ
ン型FET１のソースに電源電圧ＶSSが負に印加されてい
るとき、ツェナーダイオード３の特性によりツェナーダ
イオード３がカットオフの状態になり、トランジスタ２
のベース電流が流れず、トランジスタ２がカットオフと
なるので、デプレッション型FET１のドレインには電流
が供給されずデプレッション型FET１が保護される。Next, the operation of this embodiment will be described. When the power supply voltages V SS and V GG are supplied under the normal condition of V GG <V SS <0, the Zener diode 3 as shown in FIG.
The zener diode 3 can be considered as a voltage source to which the zener breakdown voltage V Z1 is applied due to the zener breakdown due to the characteristics of, and the current is supplied to the base of the PNP transistor 2 to be in a saturated state.
The current flows from the emitter to the collector to the drain of the depletion type FET 1 and becomes equivalent to the circuit of FIG. However, when the power supply voltage V GG is not applied to the gate of the depletion type FET 1 and the depletion type FET 1 is open and the power supply voltage V SS is negatively applied to the source of the depletion type FET 1, due to the characteristics of the Zener diode 3, The Zener diode 3 is cut off and the transistor 2
Since the base current does not flow and the transistor 2 is cut off, no current is supplied to the drain of the depletion type FET 1 and the depletion type FET 1 is protected.
一般に、０＜ＶGG＋｜ＶZ1｜＋｜ＶBE｜の場合、上記の
ようにPNPトランジスタ２がカットオフになりデプレッ
ション型FETのドレインには電流が供給されなくなる。Generally, when 0 <V GG + | V Z1 | + | V BE |, the PNP transistor 2 is cut off as described above, and no current is supplied to the drain of the depletion type FET.
第２図は本考案の第２の実施例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
本実施例は、第１の実施例においてカソードがデプレッ
ション型FET１のソースに、アノードがツェナーダイオ
ード３のアノードにそれぞれ接続されたツェナーダイオ
ード６（ツェナー降伏電圧ＶZ2）を追加して構成されて
いる。This embodiment is constructed by adding a Zener diode 6 (Zener breakdown voltage V Z2 ) whose cathode is connected to the source of the depletion type FET 1 and whose anode is connected to the anode of the Zener diode 3 in the first embodiment. .
次に、本実施例の動作について説明する。Next, the operation of this embodiment will be described.
デプレッション型FET１のゲートに電源電圧ＶGGが印加
されていて、デプレッション型FET１のソースに電源電
圧ＶSSが印加されておらず開放になっているとき、第４
図のツェナーダイオードの特性により、ソースＳ電圧≦
ゲートＧ電圧＋｜ＶZ2｜となり、デプレッション型FET
１のゲート・ソース間の耐圧以上の電圧にならないよう
なツェナー電圧ＶZ2を持ったツェナーダイオード６が選
択されているので、デプレッション型FET１のゲート・
ソース間電圧がゲート・ソース間の耐圧以上にならな
い。また、０＞ＶSS＞ＶGGの通常電源が供給されている
ときで｜ＶSS−ＶGG｜＜｜ＶZ2｜とＶZ2を選らべば、ツ
ェナーダイオード６はカットオフになり、第１図に示さ
れる回路と等価な回路にすることができる。また、デプ
レッション型FET１のゲートに電源電圧ＶGGが印加され
ていなくてデプレッション型FET１のソースに電源電圧
ＶSSが印加されている場合、第１の実施例と同じく、ツ
ェナーダイオード３がカットオフの状態になり、デプレ
ッション型FET１のドレインには電流が供給されなくな
り、過大なドレイン電流が流れるのを防止することがで
きる。When the power supply voltage V GG is applied to the gate of the depletion type FET 1 and the power supply voltage V SS is not applied to the source of the depletion type FET 1, the depletion type FET 1 is open.
Due to the characteristics of the Zener diode in the figure, the source S voltage ≤
Gate G voltage + | V Z2 | and depletion type FET
Since the Zener diode 6 having the Zener voltage V Z2 that does not exceed the voltage between the gate and the source of No. 1 is selected, the gate of the depletion type FET 1
The source voltage does not exceed the gate-source breakdown voltage. When | V SS −V GG | <| V Z2 | and V Z2 are selected while the normal power supply of 0> V SS > V GG is supplied, the zener diode 6 is cut off, and the first The circuit may be equivalent to the circuit shown in the figure. When the power supply voltage V GG is not applied to the gate of the depletion type FET 1 and the power supply voltage V SS is applied to the source of the depletion type FET 1, the Zener diode 3 is cut off as in the first embodiment. In this state, no current is supplied to the drain of the depletion type FET 1, and it is possible to prevent an excessive drain current from flowing.
以上説明したように本考案は、ツェナーダイオードとト
ランジスタのカットオフを利用することにより、供給電
源の異常状態においてデプレッション型FETのドレイン
・ソース間に大電流が供給されることを確実に防止する
ことができるという効果がある。As described above, the present invention reliably prevents a large current from being supplied between the drain and the source of the depletion type FET in the abnormal state of the power supply by using the cutoff of the Zener diode and the transistor. There is an effect that can be.
第１図は本考案のデプレッション型FET直流バイアス回
路の第１の実施例を示す回路図、第２図は本考案の第２
の実施例を示す回路図、第３図はデプレッション型FET
のゲート・ソース間電圧ＶGS対ドレイン電流ＩＤの特性
を示す図、第４図はツェナーダイオードの電圧Ｖ対電流
Ｉの特性を示す図、第５図はデプレッション型FET直流
バイアス回路の従来例を示す回路図である。 １……デプレッション型FET１、 ２……PNPトランジスタ、 ３，６……ツェナーダイオード、 ４……ソース電源端子、 ５……ゲート電源端子、 Ｒ１，Ｒ２，Ｒ３，Ｒ４……抵抗、 ＶSS，ＶGG……電源電圧、 ＶZ1，ＶZ2……ツェナー降伏電圧。FIG. 1 is a circuit diagram showing a first embodiment of a depletion type FET DC bias circuit of the present invention, and FIG. 2 is a second embodiment of the present invention.
3 is a circuit diagram showing an embodiment of the present invention. FIG. 3 is a depletion type FET.
Of the gate-source voltage V GS vs. drain current I D of FIG. 4, FIG. 4 is a graph showing the voltage V vs. current I of the Zener diode, and FIG. 5 is a conventional example of a depletion type FET DC bias circuit. It is a circuit diagram showing. 1 ... Depletion type FET 1, 2 ... PNP transistor, 3, 6 ... Zener diode, 4 ... Source power supply terminal, 5 ... Gate power supply terminal, R 1 , R 2 , R 3 , R 4 ... Resistor, V SS , V GG ... power supply voltage, V Z1 , V Z2 ... Zener breakdown voltage.
Claims (1)
電源端子に接続され、ゲートが第１の抵抗を介してゲー
ト電源端子に接続されたデプレッション型ＦＥＴ直流バ
イアス回路において、 ドレインが第２の抵抗を介してＰＮＰトランジスタのコ
レクタに接続され、 前記ＰＮＰトランジスタのエミッタがアースに接地さ
れ、 前記ＰＮＰトランジスタのベースが第３の抵抗を介して
ツェナーダイオードのカソードの一端に接続され、 前記ツェナーダイオードのカソードの別の一端が第４の
抵抗を介して前記アースに接地され、 前記ツェナーダイオードのアノードは前記ゲート電源端
子に接続されていることを特徴とするデプレッション型
ＦＥＴ直流バイアス回路。1. A depletion type FET DC bias circuit in which a source of a depletion type FET is connected to a source power supply terminal and a gate is connected to a gate power supply terminal via a first resistance, and a drain is connected via a second resistance. Is connected to the collector of the PNP transistor, the emitter of the PNP transistor is grounded to ground, the base of the PNP transistor is connected to one end of the cathode of the Zener diode through a third resistor, and the cathode of the Zener diode is separated. Is connected to the ground via a fourth resistor, and the anode of the Zener diode is connected to the gate power supply terminal. A depletion-type FET DC bias circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6905986U JPH0611626Y2 (en) | 1986-05-07 | 1986-05-07 | Depletion type FET DC bias circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6905986U JPH0611626Y2 (en) | 1986-05-07 | 1986-05-07 | Depletion type FET DC bias circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62181025U JPS62181025U (en) | 1987-11-17 |
| JPH0611626Y2 true JPH0611626Y2 (en) | 1994-03-23 |
Family
ID=30909432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6905986U Expired - Lifetime JPH0611626Y2 (en) | 1986-05-07 | 1986-05-07 | Depletion type FET DC bias circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611626Y2 (en) |
-
1986
- 1986-05-07 JP JP6905986U patent/JPH0611626Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62181025U (en) | 1987-11-17 |
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