JPH0586113B2 - - Google Patents

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JPH0586113B2
JPH0586113B2 JP62286630A JP28663087A JPH0586113B2 JP H0586113 B2 JPH0586113 B2 JP H0586113B2 JP 62286630 A JP62286630 A JP 62286630A JP 28663087 A JP28663087 A JP 28663087A JP H0586113 B2 JPH0586113 B2 JP H0586113B2
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coil
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Murata Manufacturing Co Ltd
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【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ブラウン管のアノードに加える高圧
出力電圧の安定化回路が設けられている高圧発生
回路に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a high voltage generation circuit provided with a stabilizing circuit for high voltage output voltage applied to the anode of a cathode ray tube.

〔従来の技術〕[Conventional technology]

第3図には従来の高圧発生回路が示されてい
る。この高圧発生回路は水平偏向出力回路1と、
フライバツクトランス2とを備えている。
FIG. 3 shows a conventional high voltage generation circuit. This high voltage generation circuit includes a horizontal deflection output circuit 1,
It is equipped with two flyback transformers.

水平偏向出力回路1は、水平出力トランジスタ
4と、ダンパーダイオード5と、共振コンデンサ
6と、水平偏向コイル7と、S字補正コンデンサ
8とからなる。水平出力トランジスタ4は水平ド
ライブ回路から送られてくる電圧パルスを受けて
スイツチング作用を行い、ダンパーダイオード5
との協同によつて水平偏向コイル7に鋸歯状波電
流を加える。その一方において、共振コンデンサ
6と水平偏向コイル7はその共振作用によつてフ
ライバツクパルスを発生させ、これをフライバツ
クトランス2に加える。
The horizontal deflection output circuit 1 includes a horizontal output transistor 4, a damper diode 5, a resonant capacitor 6, a horizontal deflection coil 7, and an S-shaped correction capacitor 8. The horizontal output transistor 4 receives the voltage pulse sent from the horizontal drive circuit and performs a switching action, and the damper diode 5
A sawtooth wave current is applied to the horizontal deflection coil 7 in cooperation with the horizontal deflection coil 7. On the other hand, the resonant capacitor 6 and the horizontal deflection coil 7 generate flyback pulses by their resonant action, which are applied to the flyback transformer 2.

フライバツクトランス2はコア10に低圧コイ
ル11と高圧コイル12を巻装したものからな
り、低圧コイル11の一端は水平出力トランジス
タ4のコレクタ側に接続され、また、同コイル1
1の他端は入力電源13に接続されている。そし
て、高圧コイル12の高圧側は高圧整流ダイオー
ド14を介してブラウン管15のアノード16に
接続され、同コイル12の他端はABL
(Automatic Brightness Limiter)側に接続され
ている。このフライバツクトランス2は水平偏向
出力回路1から加えられるフライバツクパルスを
昇圧してその昇圧出力(高圧出力電圧)をブラウ
ン管15のアノード16に加えるものである。
The flyback transformer 2 consists of a core 10 wound with a low voltage coil 11 and a high voltage coil 12. One end of the low voltage coil 11 is connected to the collector side of the horizontal output transistor 4, and the coil 1 is connected to the collector side of the horizontal output transistor 4.
The other end of 1 is connected to an input power source 13. The high voltage side of the high voltage coil 12 is connected to the anode 16 of the cathode ray tube 15 via the high voltage rectifier diode 14, and the other end of the coil 12 is connected to the anode 16 of the cathode ray tube 15.
(Automatic Brightness Limiter) side. The flyback transformer 2 boosts the flyback pulse applied from the horizontal deflection output circuit 1 and applies the boosted output (high output voltage) to the anode 16 of the cathode ray tube 15.

一般に、高圧コイル12を第3図〜第5図に示
すようにダイオード17を介して多層に積層巻き
し、各層間のコイルを同一巻数、同一巻幅、同一
巻線ピツチで巻き、かつ、各層の巻き終りと次の
層の巻き始めとを前記ダイオード17で同一極性
にすれば、交流的には各層のコイル間で電位差が
零となる。したがつて、各層間の絶縁処理は直流
の電位差だけを考えればよく、誘電体損による発
熱を考慮する必要がないから、その絶縁処理は容
易となる。
Generally, the high voltage coil 12 is wound in multiple layers through diodes 17 as shown in FIGS. 3 to 5, and the coil between each layer is wound with the same number of turns, the same winding width, and the same winding pitch, and each layer If the winding end of the coil and the winding start of the next layer are made to have the same polarity using the diode 17, the potential difference between the coils of each layer becomes zero in terms of alternating current. Therefore, the insulation process between each layer only needs to consider the DC potential difference, and there is no need to consider heat generation due to dielectric loss, making the insulation process easy.

また、前記のように高圧コイル12を多層巻き
にすれば、低圧コイル11と高圧コイル12との
絶縁距離を他のセクシヨン巻きコイル等と比較し
て小さくできるから、コイル最外層の仕上り外径
も小さくできる。その結果として、第6図に示す
ように、高圧コイル12のリーケージインダクタ
ンスを小さくできるという利点があり、かかる理
由から、同コイル12を多層巻きタイプとしたフ
ライバツクトランス2が広く使用されている。
Furthermore, by winding the high voltage coil 12 in multiple layers as described above, the insulation distance between the low voltage coil 11 and the high voltage coil 12 can be made smaller compared to other section-wound coils, so the finished outer diameter of the outermost layer of the coil can also be reduced. Can be made smaller. As a result, as shown in FIG. 6, there is an advantage that the leakage inductance of the high-voltage coil 12 can be reduced.For this reason, a flyback transformer 2 in which the coil 12 is of a multi-layer winding type is widely used.

ところが、第6図に示すように、高圧コイル1
2を多層巻きにしただけでは同コイル12からブ
ラウン管15のアノード16に流れる高圧電流1H
が0〜200μAの範囲で急激に変動し、好ましない
現象が生じる。そこで、近年においては、第3図
に示すように、高圧出力側(ブラウン管15のア
ノード側)とアース間に固定抵抗器18と可変抵
抗器20とを直列に配置し、高圧出力電流IHの約
10%の電流を分流し、第7図に示すように、前記
高圧出力電流の急変動を防止している。
However, as shown in Fig. 6, the high voltage coil 1
If only the coil 2 is wound in multiple layers, the high voltage current flowing from the coil 12 to the anode 16 of the cathode ray tube 15 will be 1 H.
changes rapidly in the range of 0 to 200 μA, causing an undesirable phenomenon. Therefore, in recent years, as shown in FIG. 3, a fixed resistor 18 and a variable resistor 20 are arranged in series between the high voltage output side (the anode side of the cathode ray tube 15) and the ground, and the high voltage output current IH is about
A 10% current is shunted to prevent sudden fluctuations in the high-voltage output current, as shown in FIG.

すなわち、第6図および第7図に示す特性図に
おいて、高圧電流IHの可変設定範囲が0〜
1000μAの範囲に設定されているとすれば、高圧
電流IHの分流手段を講じない場合、出力インピー
ダンスZ01は第6図からZ01=(27−25)kv/
1000μA=2MΩとなる。これに対し、IHの分流手
段を講じれば、出力インピーダンスZ02は第7図
から、Z02=(26.1−24.9)kv/1000μA=1.2MΩと
なり、出力インピーダンスのかなり大幅な改善が
図られたことになる。
That is, in the characteristic diagrams shown in FIGS. 6 and 7, the variable setting range of high voltage current I H is 0 to
Assuming that it is set in the range of 1000 μA, if no means of diverting the high voltage current I H is taken, the output impedance Z 01 will be Z 01 = (27-25) kv/ from Figure 6.
1000μA = 2MΩ. On the other hand, if IH shunt means were taken, the output impedance Z 02 would become Z 02 = (26.1-24.9) kv/1000 μA = 1.2 MΩ, as shown in Figure 7, resulting in a fairly significant improvement in the output impedance. It turns out.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら、今日においては、ブラウン管1
5の画質に対する高精細化の要請がますます強く
なり、出力インピーダンスを更に小さくすること
が望まれている。しかも、その出力インピーダン
スを低下させる場合、電力損失を伴わない手段が
強く望まれ、前記のように、固定抵抗器18と可
変抵抗器20を介してIHの分流を図る方法は、か
かる要望にすべに応えられなくなつており、もは
や市場に受け入れなくなりつつある。
However, today, cathode ray tubes
There is an increasing demand for higher definition in the image quality of 5, and it is desired to further reduce the output impedance. Moreover, when lowering the output impedance, a means that does not involve power loss is strongly desired, and as described above, the method of dividing IH through the fixed resistor 18 and the variable resistor 20 satisfies this demand. They are no longer able to respond to all demands and are no longer accepted by the market.

本発明は上記事情に鑑みなされたものであり、
その目的は、電力損失を伴うことなく出力インピ
ーダンスの大幅な低下、換言すれば、高圧電流の
変化に対して高圧電圧の安定化、を図ることがで
きる高圧発生装置を提供することにある。
The present invention has been made in view of the above circumstances,
The purpose is to provide a high voltage generator that can significantly reduce output impedance without causing power loss, in other words, stabilize high voltage against changes in high voltage current.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は上記目的を達成するため、次のように
構成されている。すなわち、本発明は、水平偏向
出力回路から加えられるフライバツクパルスをフ
ライバツクトランスで昇圧し、高圧出力電圧を同
トランスを構成する高圧コイルの高圧側からブラ
ウン管のアノードに加える高圧発生回路におい
て、フライバツクトランスのコアに巻回され、高
圧出力電流が可変設定範囲を一杯に変化したとき
の高圧出力電圧の変化分に対してほぼ1/n(n
は整数)のパルス電圧を発生する加算電圧発生コ
イルと;高圧出力電圧を検出する電圧検出部と;
この電圧検出部が検出した検出電圧の変化分に対
応する電圧信号を出力する作動増幅器と;この作
動増幅器の出力信号に基づいて高圧出力電圧を安
定化させる加算率を定め、前記加算電圧発生コイ
ルで発生した電圧にその加算率を剰じたパルス電
圧を出力する加算電圧制御回路と;加算電圧制御
回路からの出力電圧をほぼn倍に増加してその多
倍圧のパルス電圧を高圧コイルの低圧側に加える
多倍圧回路と;を有することを特徴として構成さ
れている。
In order to achieve the above object, the present invention is configured as follows. That is, the present invention boosts the flyback pulse applied from the horizontal deflection output circuit with a flyback transformer, and applies the high voltage output voltage from the high voltage side of the high voltage coil constituting the transformer to the anode of the cathode ray tube. It is wound around the core of the back transformer and is approximately 1/n (n
is an integer); an addition voltage generation coil that generates a pulse voltage; a voltage detection section that detects a high voltage output voltage;
a differential amplifier that outputs a voltage signal corresponding to the change in the detected voltage detected by the voltage detector; an addition voltage control circuit that outputs a pulse voltage obtained by multiplying the voltage generated by the addition rate; and an addition voltage control circuit that increases the output voltage from the addition voltage control circuit by approximately n times and applies the multiplied pulse voltage to the high voltage coil. It is characterized by having a multi-voltage circuit that applies to the low voltage side;

〔作用〕[Effect]

上記のように構成されている本発明において、
加算電圧発生コイルには、高圧出力電流IHを可変
設定範囲一杯に変化させたときの電圧変化分を
ΔEHとすると、ΔEH×1/nの加算電圧が発生し
ている。この状態で、ブラウン管のアノードに高
圧電流IHが流れ、高圧出力電圧EHが低下すると、
その電圧低下(降下)は電圧検出部によつて検出
され、差動増幅器はその電圧低下分に対応する信
号を加算電圧制御回路に送る。加算電圧制御回路
は誤差増幅器から送られてくる信号値に応じて高
圧出力電圧EHを安定化させせるのに適する加算
率を定め、加算電圧発生コイルで生じた加算電圧
に前記加算率を剰じ、その加算出力電圧を多倍圧
回路に加える。多倍圧回路は加算出力電圧をn倍
に増加させる。
In the present invention configured as above,
An additional voltage of ΔE H ×1/n is generated in the additional voltage generating coil, where ΔE H is the voltage change when the high voltage output current I H is changed to the full variable setting range. In this state, a high voltage current I H flows through the anode of the cathode ray tube, and when the high voltage output voltage E H decreases,
The voltage drop is detected by the voltage detection section, and the differential amplifier sends a signal corresponding to the voltage drop to the addition voltage control circuit. The addition voltage control circuit determines an addition rate suitable for stabilizing the high voltage output voltage E H according to the signal value sent from the error amplifier, and adds the addition rate to the addition voltage generated by the addition voltage generation coil. Similarly, the added output voltage is applied to the multiplier circuit. The multiplier circuit increases the added output voltage by n times.

この結果、前記加算出力電圧の所望倍数の電
圧、すなわち、高圧出力電圧の低下分に相当する
電圧が多倍圧回路を経て高圧出力電圧に加えられ
ることとなり、前記高圧電流IHが流れることに起
因して生じた高圧出力電圧EHの低下分が補償さ
れ、これにより高圧出力電圧の安定化が図られる
のである。
As a result, a voltage that is a desired multiple of the added output voltage, that is, a voltage corresponding to the drop in the high-voltage output voltage, is added to the high-voltage output voltage via the multiplier circuit, and the high-voltage current IH flows. The resulting decrease in the high voltage output voltage EH is compensated for, thereby stabilizing the high voltage output voltage.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面に基づいて説明
する。なお、本実施例の説明において、従来例と
同一の回路部分には同一符号を付し、その重複説
明を省略する。
Hereinafter, one embodiment of the present invention will be described based on the drawings. In the description of this embodiment, circuit parts that are the same as those of the conventional example are denoted by the same reference numerals, and redundant explanation thereof will be omitted.

第1図には本発明の一実施例を示す回路構成が
示されている。
FIG. 1 shows a circuit configuration showing one embodiment of the present invention.

本実施例が従来例と異なる特徴的なことは、加
算電圧発生コイル21と、差動増幅器とし機能す
る誤差増幅器22と、加算電圧制御回路23と、
電圧検出部19とが設けられていることである。
The characteristics of this embodiment that differ from the conventional example are that an addition voltage generating coil 21, an error amplifier 22 functioning as a differential amplifier, an addition voltage control circuit 23,
A voltage detection section 19 is provided.

前記加算電圧発生コイル21は、フライバツク
トランス2のコア10に巻装されるもので、その
コイル21の出力端側(巻き終り側)には第1の
タツプ24と第2のタツプ25とが設けられてい
る。この第1のタツプ24は、高圧出力電流IH
可変設定範囲の0からIHMまで変化したときの高
圧出力電圧EHの電圧変化分ΔEHに対し、ほぼΔEH
×1/nの電圧(加算電圧)を発生させるコイル
巻回位置に設けられており、また、第2のタツプ
25は第1のタツプ24の位置からコイルを所定
巻回数だけ巻き上げ、その巻き上げ端位置に設け
られる。この第2のタツプ25の巻き上げ量は該
第2のタツプ25に接続される抵抗器26の電圧
降下分を補償する巻回長、つまり抵抗器26の電
圧際下分に相当する電圧を両タツプ24,25間
に発生させる巻回長に設定されている。
The addition voltage generating coil 21 is wound around the core 10 of the flyback transformer 2, and the output end side (winding end side) of the coil 21 has a first tap 24 and a second tap 25. It is provided. This first tap 24 is approximately ΔE
The second tap 25 is provided at a coil winding position that generates a voltage (additional voltage) of provided at the location. The amount of winding of this second tap 25 is the winding length that compensates for the voltage drop of the resistor 26 connected to the second tap 25, that is, the voltage corresponding to the voltage drop of the resistor 26 is set between both taps. The winding length is set to be generated between 24 and 25.

一方、高圧コイル12の高圧側(高圧整流ダイ
オード14のカソード側)には固定抵抗器28の
一端が接続され、同抵抗器28の他端側には可変
抵抗器VRF、固定抵抗器29、可変抵抗器VR2
固定抵抗器30、可変抵抗器VR1が順に直列接続
されて高圧出力電圧EHの電圧検出部19を構成
している。そして、可変抵抗器VR1は前記加算電
圧発生コイル21の低圧側(巻き始め側)に接続
されており、その接続部はABLに通じている。
On the other hand, one end of a fixed resistor 28 is connected to the high voltage side of the high voltage coil 12 (the cathode side of the high voltage rectifier diode 14), and the other end of the resistor 28 is connected to a variable resistor VR F , a fixed resistor 29, variable resistor VR 2 ,
The fixed resistor 30 and the variable resistor VR 1 are connected in series in this order to constitute the voltage detection section 19 for the high voltage output voltage EH . The variable resistor VR 1 is connected to the low voltage side (winding start side) of the addition voltage generating coil 21, and its connection portion communicates with ABL.

前記可変抵抗器VR1は高圧出力電圧EHを検出
し、この検出電圧eHを誤差増幅器22のプラス側
端子に加えている。一方、誤差増幅器22のマイ
ナス側端子には基準電源32の正側が接続され、
同電源32から該マイナス側端子に基準電圧eS
印加されている。なお、同電源32の負側は前記
可変抵抗器VR1と加算電圧発生コイル21の低圧
側とABL側との共通接続部側に接続されている。
The variable resistor VR 1 detects the high output voltage E H and applies this detected voltage e H to the positive terminal of the error amplifier 22 . On the other hand, the positive side of the reference power supply 32 is connected to the negative side terminal of the error amplifier 22.
A reference voltage e S is applied from the power supply 32 to the negative terminal. Note that the negative side of the power supply 32 is connected to the common connection portion between the variable resistor VR 1 and the low voltage side and ABL side of the addition voltage generating coil 21.

前記誤差増幅器22は基準電圧eSと検出電圧eH
とを比較し、eH−eSの差に対応する出力電圧ee
出力する。本実施例では、出力電流IHが設定可変
範囲内で最大に変化したIH=IHMのときの検出電
圧eHが基準電圧eSに等しくなるように可変抵抗器
VR1の抵抗値を調整している。
The error amplifier 22 has a reference voltage e S and a detection voltage e H
and outputs an output voltage e e corresponding to the difference e H −e S. In this example, the variable resistor is set so that the detected voltage e H becomes equal to the reference voltage e S when the output current I H changes the maximum within the set variable range (I H = I HM) .
Adjusting the resistance value of VR 1 .

加算電圧制御回路23は第1のトランジスタ3
3とダイオード34と第2のトランジスタ35と
抵抗器26とからなる。第1のトランジスタ33
のベース側は誤差増幅器22の出力端に接続され
ており、同トランジスタ33のエミツタ側は加算
電圧発生コイル21の低圧側に接続され、同トラ
ンジスタ23のコレクタ側はダイオード34のカ
ソード側に接続されている。そして、ダイオード
34のアノード側は第2のトランジスタ35のベ
ース側に接続され、同トランジスタ35のコレク
タ側は前記加算電圧発生コイル21の第1のタツ
プ24に接続されている。さらに、同コイル21
の第2のタツプ25とベース間には前記抵抗器2
6が介設されており、また、第2のトランジスタ
35のエミツタは多倍圧回路36の入力側に接続
されている。
The addition voltage control circuit 23 includes the first transistor 3
3, a diode 34, a second transistor 35, and a resistor 26. first transistor 33
The base side of the transistor 33 is connected to the output terminal of the error amplifier 22, the emitter side of the transistor 33 is connected to the low voltage side of the addition voltage generating coil 21, and the collector side of the transistor 23 is connected to the cathode side of the diode 34. ing. The anode side of the diode 34 is connected to the base side of a second transistor 35, and the collector side of the second transistor 35 is connected to the first tap 24 of the addition voltage generating coil 21. Furthermore, the same coil 21
The resistor 2 is connected between the second tap 25 and the base of the resistor 2.
6 is interposed, and the emitter of the second transistor 35 is connected to the input side of a multiplier circuit 36.

この多倍圧回路36は第1から第4のダイオー
ド37,38,39,40と第1および第2の各
コンデンサ41,42とによつて構成されてい
る。前記第1のダイオード37のアノード側は前
記第2のトランジスタ35のエミツタ側に接続さ
れており、同ダイオード37のカソード側は第2
のダイオード38のアノード側に、同ダイオード
38のカソード側は第3のダイオード39のアノ
ード側に接続されてダイオードの直列接続体が形
成されており、この第3のダイオード39のカソ
ード側は高圧コイル12の低圧側に接続されてい
る。
This multiplier circuit 36 is composed of first to fourth diodes 37, 38, 39, 40 and first and second capacitors 41, 42, respectively. The anode side of the first diode 37 is connected to the emitter side of the second transistor 35, and the cathode side of the first diode 37 is connected to the second transistor 35.
The anode side of the diode 38 is connected to the anode side of the diode 38, and the cathode side of the diode 38 is connected to the anode side of a third diode 39 to form a series connection body of diodes, and the cathode side of the third diode 39 is connected to the high voltage coil. It is connected to the low pressure side of 12.

また、第1のコンデンサ41の一端側は前記第
2のトランジスタ35のエミツタと第1のダイオ
ード37のアノード側との共通接続部に接続さ
れ、同コンデンサ41の他端側は第2のダイオー
ド38のカソード側と第3のダイオード39のア
ノード側との接続部に接続されている。一方、第
4のダイオード40と第2のコンデンサ42とは
並列接続されており、その並列回路の一端側(第
4のダイオード40のカソード側)は第1のダイ
オード37と第2のダイオード38との前記接続
部に接続され、また、同並列回路の他端側は前記
第1のトランジスタ33のエミツタ側に接続され
ている。
Further, one end of the first capacitor 41 is connected to a common connection between the emitter of the second transistor 35 and the anode of the first diode 37, and the other end of the capacitor 41 is connected to the second diode 38. and the anode side of the third diode 39. On the other hand, the fourth diode 40 and the second capacitor 42 are connected in parallel, and one end side of the parallel circuit (the cathode side of the fourth diode 40) is connected to the first diode 37 and the second diode 38. The other end of the parallel circuit is connected to the emitter side of the first transistor 33.

本実施例は上記のように構成されており、以下
にその作用を説明する。
This embodiment is configured as described above, and its operation will be explained below.

まず、CRTブラウン管のアノード側に流れる
高圧電流IHが動作範囲の最大規定値IHMになると、
高圧出力電圧EHが低下するが、このとき、前述
のごとく、誤差増幅器22に入る検出信号の電圧
eHと基準電圧eSとが等しくなるから、誤差増幅器
22からの出力電圧eeは零となり第1のトランジ
スタ33がカツトオフする。
First, when the high voltage current I H flowing to the anode side of the CRT cathode ray tube reaches the maximum specified value I HM in the operating range,
The high voltage output voltage E H decreases, but at this time, as mentioned above, the voltage of the detection signal entering the error amplifier 22
Since e H and the reference voltage e S become equal, the output voltage e e from the error amplifier 22 becomes zero and the first transistor 33 is cut off.

一方、このとき、加算電圧発生コイル21の低
圧側端部と第1のタツプ24間にはeN2=Δe×N2
のパルス電圧が発生する。
On the other hand, at this time, between the low voltage side end of the addition voltage generating coil 21 and the first tap 24, e N2 =Δe×N 2
pulse voltage is generated.

ただし、Δeはコイル1ターン当たりの発生電
圧であり、N2はコイル21の低圧側端部と第1
のタツプ24間のコイル巻数である。このeN2
パルス電圧の波形は第2図のように表され、この
波形図の正の部分がe0に相当する。
However, Δe is the voltage generated per turn of the coil, and N 2 is the voltage between the low voltage side end of the coil 21 and the first
This is the number of turns of the coil between taps 24. The waveform of this e N2 pulse voltage is expressed as shown in FIG. 2, and the positive portion of this waveform diagram corresponds to e 0 .

ところで、第1のトランジスタ33がカツトオ
フのときには、前記e0の電圧が第2のトランジス
タ35のコレクタにかかる。同時に抵抗器26を
通して第2のタツプ25側から電圧e0より少し高
めの電圧が第2のトランジスタ35のベース側に
印加され、同トランジスタ35のエミツタ側には
e0の正のパルス電圧が発生する。つまり、加算電
圧制御回路23は加算率を1(100%)と定め、加
算電圧発生コイル21で発生した加算電圧e0に前
記加算率1を剰じてその出力電圧e0を多倍圧回路
36に加える。
By the way, when the first transistor 33 is cut off, the voltage e 0 is applied to the collector of the second transistor 35. At the same time, a voltage slightly higher than the voltage e0 is applied from the second tap 25 side to the base side of the second transistor 35 through the resistor 26, and to the emitter side of the second transistor 35.
A positive pulse voltage of e 0 is generated. In other words, the addition voltage control circuit 23 sets the addition rate to 1 (100%), multiplies the addition voltage e 0 generated by the addition voltage generation coil 21 by the addition rate 1, and outputs the resulting output voltage e 0 to the multiplier voltage circuit. Add to 36.

この加算電圧制御回路23は高圧出力電圧EH
の降下分を補償するように、つまりEHを安定化
させるように前記加算率を定める。すなわち、高
圧出力電流IHが可変設定範囲の0からIHMまで一
杯に変化したとき、電圧出力回路の出力インピー
ダンスをZ0とすれば、電圧降下分ΔEHは ΔEH=IHM×Z0で表され、ΔEH=ne0(nは整数)
のとき高圧出力電圧EHは安定化する。
This addition voltage control circuit 23 controls the high voltage output voltage E H
The addition rate is determined to compensate for the drop in EH, that is, to stabilize EH . In other words, when the high voltage output current I H changes fully from 0 to I HM in the variable setting range, and if the output impedance of the voltage output circuit is Z 0 , the voltage drop ΔE H is ΔE H = I HM × Z 0 It is expressed as ΔE H =ne 0 (n is an integer)
When , the high voltage output voltage E H becomes stable.

つまり、ΔEH=ne0のときは、加算電圧発生コ
イル21はΔEH×1/n=e0の加算電圧を発生す
る。そして、この加算電圧は加算電圧制御回路2
3によつて前記のように、加算率1が剰じられ、
多倍圧回路36にe0×1=e0の電圧が加えらるの
である。
That is, when ΔE H =ne 0 , the addition voltage generating coil 21 generates an addition voltage of ΔE H ×1/n=e 0 . This added voltage is then applied to the added voltage control circuit 2.
As mentioned above, the addition rate 1 is multiplied by 3,
A voltage of e 0 ×1=e 0 is applied to the multiplier circuit 36.

この多倍圧回路36は加算率が剰じられた加算
電圧をn倍に増加させる。すなわち、偏向周期の
帰線期間Trにおいては第1図の実線aの経路で
電流が流れ、多倍圧回路36の第2のコンデンサ
42にはe0が発生する。
This multiplier circuit 36 increases the added voltage by a factor of n. That is, during the retrace period T r of the deflection period, a current flows along the path indicated by the solid line a in FIG. 1, and e 0 is generated in the second capacitor 42 of the multiplier circuit 36.

次に、走査期間TSになると、バイポーラトラ
ンジスタ等によつて構成される第2のトランジス
タ35には逆漏れ電流が流れることから第1図の
点線で示す経路に沿つて電流が流れる。その結果
として、第1のコンデンサ41にe0+e2の電圧が
発生する。ただし、e2は第2図に示すように、加
算電圧発生コイル21で発生するパルス電圧の負
の部分の電圧である。
Next, during the scanning period T S , a reverse leakage current flows through the second transistor 35 formed of a bipolar transistor or the like, so that the current flows along the path shown by the dotted line in FIG. 1 . As a result, a voltage of e 0 +e 2 is generated across the first capacitor 41 . However, as shown in FIG. 2, e 2 is the voltage of the negative portion of the pulse voltage generated by the addition voltage generating coil 21.

そして、再び帰線期間Trに入ると、第1図の
一点鎖線Cで示す経路に沿つて電流が流れ、高圧
コイル12の低圧側には2e0+e2の電圧が加えら
れる。このe2はe0に較べて非常に小さく、したが
つて、本実施例の多倍圧回路36はn=2の2倍
圧回路として作用する。
Then, when the retrace period T r is entered again, a current flows along the path shown by the dashed line C in FIG. 1, and a voltage of 2e 0 +e 2 is applied to the low voltage side of the high voltage coil 12. This e 2 is very small compared to e 0 , so the multiplier circuit 36 of this embodiment functions as a double voltage circuit with n=2.

前記の如く、高圧出力電圧EH降下分ΔEH(2e0
は多倍圧回路36から加えられる電圧2e0によつ
て補償され、EHの安定化が達成される。
As mentioned above, high voltage output voltage E H drop ΔE H (2e 0 )
is compensated by the voltage 2e 0 applied from the multiplier circuit 36, and stabilization of E H is achieved.

次に、高圧出力電流IHが0のときは、EHは電圧
降下が生じないから、IH=IHMのときより高圧出
力電圧EHはZ0×IHMだけ増加する。したがつて誤
差増幅器22に入り込む検出電圧eHは基準電圧eS
よりも大きくなり、eH−eSの値に対応する電圧ee
を出力信号として出力する。
Next, when the high voltage output current I H is 0, no voltage drop occurs in E H , so the high voltage output voltage E H increases by Z 0 ×I HM compared to when I H = I HM . Therefore, the detection voltage e H entering the error amplifier 22 is the reference voltage e S
, and the voltage e e corresponding to the value of e H −e S
is output as an output signal.

この結果、第1のトランジスタ33は完全に導
通状態となるから、第2のトランジスタ35はカ
ツトオフとなり、高圧出力電圧EHに加える補償
の電圧は0となる。
As a result, the first transistor 33 becomes completely conductive, so the second transistor 35 is cut off, and the compensation voltage added to the high voltage output voltage E H becomes zero.

上記の結果をまとめると次のようになる。すな
わち、高圧出力電流IHが0のときの高圧出力電圧
をEHOとすれば、 IH=IHMのときの高圧出力電圧EHは EH=EHO−IHM×Z0+ne0=EHOとなる。また、IH
=0のときには、 EH=EHOとなり、両者の高圧出力電圧は等しい。
The above results can be summarized as follows. In other words, if the high voltage output voltage when the high voltage output current I H is 0 is E HO , the high voltage output voltage E H when I H = I HM is E H = E HOI HM ×Z 0 +ne 0 = Become E HO . Also, I H
When = 0, E H = E HO , and both high voltage output voltages are equal.

次に、IHが0とIHMの間に在るときにも加算電
圧制御回路23は検出電圧eHの大きさに応じて高
圧出力電圧EHが一定になるように加算率を定め
るから、EHの安定化が図られる。すなわち、eH
大きい(小さい)ときにはそれに対応して誤差増
幅器22からの出力電圧eeも大きく(小さく)な
り、このeeが大きい(小さい)と第1のトランジ
スタ33のコレクタ電圧が小さく(大きく)な
り、これに伴い、第2のトランジスタ35のエミ
ツタ側の電圧も小さく(大きく)なり、多倍圧回
路36に加えられる電圧も小さく(大きく)な
る。つまり、高圧出力電圧EHの降下が大きい(eH
が小さい)ときはEHに加えられる補償電圧が大
きなり、EHの降下が小さい(eHが大きい)ときは
補償電圧が小さくなり、高圧出力電圧EHを一定
化するように回路動作が行われ、EHの安定化が
図られるのである。
Next, even when I H is between 0 and I HM , the addition voltage control circuit 23 determines the addition rate so that the high voltage output voltage E H is constant according to the magnitude of the detected voltage e H. , E H is stabilized. That is, when e H is large (small), the output voltage e e from the error amplifier 22 also becomes large (small), and when e H is large (small), the collector voltage of the first transistor 33 becomes small ( Accordingly, the voltage on the emitter side of the second transistor 35 also decreases (increases), and the voltage applied to the voltage multiplier circuit 36 also decreases (increases). In other words, the drop in the high voltage output voltage E H is large (e H
When the drop in E H is small (e H is small), the compensation voltage applied to E H becomes large, and when the drop in E H is small (e H is large), the compensation voltage becomes small, and the circuit operates to keep the high voltage output voltage E H constant. As a result, EH is stabilized.

ところで、一般的に、高圧出力電圧EHを安定
化させるには最大で2KV程度の補償電圧が必要
となる。もし、本実施例のような多倍圧回路36
を設けない場合は、トランジスタ33,35の逆
耐圧を2KV以上にしなければならない。しかし、
かかる高耐圧のトランジスタは汎用されておら
ず、特別に製作するとコストが極めて高くなり不
便である。これに対し、本実施例の如く、加算電
圧制御回路23の下流側にn倍の多倍圧回路36
を設ければ、トランジスタ33,35の逆耐圧
1/nにすることが可能となり、汎用のトランジ
スタで十分に目的を達成することができる。
By the way, in general, a compensation voltage of about 2KV at maximum is required to stabilize the high voltage output voltage EH . If the multiplier circuit 36 as in this embodiment
If not provided, the reverse breakdown voltage of the transistors 33 and 35 must be set to 2KV or more. but,
Such high-voltage transistors are not commonly used, and specially manufactured transistors are extremely expensive and inconvenient. On the other hand, as in this embodiment, an n-times multiplier circuit 36 is provided downstream of the addition voltage control circuit 23.
By providing , it becomes possible to reduce the reverse breakdown voltage of the transistors 33 and 35 to 1/n, and the purpose can be sufficiently achieved with a general-purpose transistor.

また、本実施例によれば、第2のトランジスタ
35のベース側に接続される抵抗器26の一端を
加算電圧発生コイル21の巻き上げ端部、つま
り、第2のタツプ25に接続しているから、同ト
ランジスタ35のベース側の電圧をコレクタ側の
電圧と等しくなる電圧まで高めることができ、同
トランジスタ35を逆耐圧一杯に至る広い電圧範
囲にわたつて動作させるこことができるという利
益が得られる。
Further, according to this embodiment, one end of the resistor 26 connected to the base side of the second transistor 35 is connected to the wound end of the addition voltage generating coil 21, that is, the second tap 25. The advantage is that the voltage on the base side of the transistor 35 can be increased to a voltage equal to the voltage on the collector side, and the transistor 35 can be operated over a wide voltage range up to its full reverse breakdown voltage. .

また、本実施例では、第2のトランジスタ35
で逆漏れ電流を流すように構成しているから、通
常必要なダイオード43を省略できる。また、本
実施例では、多倍圧回路36の出力をパルス成分
のまま高圧コイル12に加えているから、一般の
多倍圧回路に必要なコンデンサ44を省略するこ
とができるという利益が得られる。
Further, in this embodiment, the second transistor 35
Since the structure is configured to allow reverse leakage current to flow, the normally required diode 43 can be omitted. Furthermore, in this embodiment, since the output of the multiplier circuit 36 is applied as a pulse component to the high voltage coil 12, there is an advantage that the capacitor 44 required in a general multiplier circuit can be omitted. .

さらに、本実施例では、第1のトランジスタ3
3のコレクタ側と第2のトランジスタ35のベー
ス側にダイオード34を設け、同ダイオード34
のカソード側を第1のトランジスタ33のコレク
タ側に接続しているから、走査期間TS中に第1
のトランジスタ33のエミツタ側からコレクタ側
に電流が逆流することがなく、したがつて、その
逆電流が第1のトランジスタ33に流れることで
電力損失を生ずるという不都合も生じることがな
い。
Furthermore, in this embodiment, the first transistor 3
A diode 34 is provided on the collector side of the transistor 3 and the base side of the second transistor 35.
Since the cathode side of the first transistor 33 is connected to the collector side of the first transistor 33, the first
Current does not flow backwards from the emitter side to the collector side of the first transistor 33, and therefore, the inconvenience that the reverse current flows to the first transistor 33 and causes power loss does not occur.

なお、本発明は上記実施例に限定されることが
なく様々な他の態様を採り得る。例えば、本実施
例の高圧発生回路はフライバツクパルスの発生回
路と水平偏向出力回路とを兼用しているが、水平
偏向出力回路を分離してもよく、その場合は水平
偏向コイル7とS字補正コンデンサ8を省略でき
る。また、上記実施例では、第1図に示すように
高圧コイル12を積層巻きにしていないが、同コ
イル12パルス分割して多層に積層巻きにしても
よい。この場合は従来例の第3図〜第5図に示す
ように、分割巻きした各層のコイル間にダイオー
ド17を介設することになる。
Note that the present invention is not limited to the above-mentioned embodiments, and may take various other embodiments. For example, although the high voltage generation circuit of this embodiment serves both as a flyback pulse generation circuit and a horizontal deflection output circuit, the horizontal deflection output circuit may be separated, and in that case, the horizontal deflection coil 7 and the S-shaped The correction capacitor 8 can be omitted. Further, in the above embodiment, the high voltage coil 12 is not wound in a laminated manner as shown in FIG. 1, but the coil 12 may be divided into 12 pulses and wound in a laminated manner in multiple layers. In this case, as shown in FIGS. 3 to 5 of the conventional example, a diode 17 is interposed between the separately wound coils of each layer.

〔発明の効果〕〔Effect of the invention〕

本発明は以上説明したように構成したものであ
るから、高圧出力電圧の安定化が図れ、画面の歪
みやフオーカス劣化を効果的に防止することがで
きる。さらに、電圧発生回路の出力インピーダン
スを極めて小さくすることができ、このことは画
質の高精細化の要求に十分応え得るものとなる。
Since the present invention is constructed as described above, the high output voltage can be stabilized, and screen distortion and focus deterioration can be effectively prevented. Furthermore, the output impedance of the voltage generating circuit can be made extremely small, which satisfies the demand for higher definition image quality.

また、加算電圧発生コイルをフライバツクトラ
ンスのコアに巻装し構成するものであるから、回
路全体をフライバツクトランスのコアを境界線と
して、いわゆるAC絶縁を図ることができるとい
うさらに、本発明はフライバツクトランスの高圧
コイルの低圧側にn倍に倍圧する多倍圧回路を設
け、この多倍圧回路の上流側に加算電圧制御回路
を、さらにその上流側に加算電圧発生コイルを設
けたものであるから、例えば、高圧出力電圧の降
下分を補償するのに要する最大パルス電圧(高圧
出力電圧の最大変化分)をΔEHとすると、加算電
圧発生コイルで発生するパルス電圧はその1/n
の大きさでよく、したがつて、この加算電圧発生
コイルから多倍圧回路間に介設される加算電圧制
御回路等の回路に加わる電圧も小さなものとな
り、これらの回路に用いる回路素子は特別仕様の
高耐圧なものでなく、汎用の小耐圧なもので済む
での、使用する回路素子の大幅なコスト低減化と
小型化が可能となる。
Furthermore, since the adder voltage generating coil is wound around the core of the flyback transformer, so-called AC insulation can be achieved for the entire circuit with the core of the flyback transformer as the boundary line. A multi-voltage circuit that doubles the voltage by n times is provided on the low-voltage side of the high-voltage coil of a flyback transformer, an addition voltage control circuit is provided upstream of this multiplication voltage circuit, and an addition voltage generation coil is further provided upstream of the multiplication circuit. Therefore, for example, if the maximum pulse voltage required to compensate for the drop in the high voltage output voltage (maximum change in the high voltage output voltage) is ΔE H , the pulse voltage generated by the addition voltage generating coil is 1/n of that.
Therefore, the voltage applied from this addition voltage generating coil to circuits such as the addition voltage control circuit interposed between the multiplier circuit is also small, and the circuit elements used in these circuits are specially designed. It is possible to significantly reduce the cost and size of the circuit elements used by using general-purpose, low-voltage devices instead of the high-voltage devices specified in the specifications.

さらに、本発明は、加算電圧発生コイルでパル
ス電圧を発生させ、加算電圧制御回路ではこの発
生パルス電圧に加算率を剰じその出力電圧をパル
ス電圧の波形形態でそのまま多倍圧回路に加え、
多倍圧回路はその入力パルス電圧をn倍に倍圧し
てパルス電圧のままの状態で高圧コイルに加える
方式、つまり、加算電圧発生コイルで発生したパ
ルス電圧を整流平滑等の信号処理を行うことな
く、発生したパルス電圧のままの波形形態で信号
処理する構成としたので、その信号処理が非常に
容易となり、パルス電圧を整流平滑する回路やこ
れらの回路を駆動する専用の電源等の回路は一切
不用となるので、回路構成の大幅な簡易化が可能
となり、伴わせて回路コストの低減化と回路装置
の小型化が可能となる。
Furthermore, the present invention generates a pulse voltage with an addition voltage generating coil, and the addition voltage control circuit multiplies the generated pulse voltage by an addition ratio and applies the output voltage as it is to the multiplier circuit in the form of a pulse voltage waveform.
The multiplier circuit doubles the input pulse voltage by n times and applies it to the high-voltage coil in the same pulse voltage state.In other words, it performs signal processing such as rectification and smoothing on the pulse voltage generated by the addition voltage generation coil. Since the configuration is such that the signal is processed in the waveform form of the generated pulse voltage as it is, the signal processing is extremely easy, and there is no need for circuits such as circuits to rectify and smooth the pulse voltage or a dedicated power supply to drive these circuits. Since it is not necessary at all, it is possible to greatly simplify the circuit configuration, and at the same time, it is possible to reduce the circuit cost and downsize the circuit device.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例を示す回路図、第2
図は加算電圧発生コイルで発生する電圧の波形
図、第3図は従来の高圧発生回路を示す回路図、
第4図は積層タイプの高圧コイルを用いたフライ
バツクトランスの半断面図、第5図は第4図に示
す高圧コイルの結線図、第6図はブラウン管のア
ノードに加える高圧出力電圧EHと電圧電流IHとの
関係を高圧コイルが積層巻きの場合とセクシヨン
巻きの場合とで比較した特性比較図、第7図は高
圧出力電流IHの分流手段が設けられている第3図
の回路の高圧出力電圧EHと高圧電圧流IHとの関係
を示す特性図である。 1…水平偏向出力回路、2…フライバツクトラ
ンス、4…水平出力トランジスタ、5…ダンパー
ダイオード、6…共振コンデンサ、7…水平偏向
コイル、8…S字補正コンデンサ、10…コア、
11…低圧コイル、12…高圧コイル、13…入
力電源、14…高圧整流ダイオード、15…ブラ
ウン管、16…アノード、17…ダイオード、1
8…固定抵抗器、20…可変抵抗器、21…加算
電圧発生コイル、22…誤差増幅器、23…加算
電圧制御回路、24…第1のタツプ、25…第2
のタツプ、26…抵抗器、28,29,30…固
定抵抗器、32…基準電源、33…第1のトラン
ジスタ、34…ダイオード、35…第2のトラン
ジスタ、36…多倍圧回路、37…第1のダイオ
ード、38…第2のダイオード、39…第3のダ
イオード、40…第4のダイオード、41…第1
のコンデンサ、42…第2のコンデンサ、43…
ダイオード、44…コンデンサ。
Figure 1 is a circuit diagram showing one embodiment of the present invention, Figure 2 is a circuit diagram showing an embodiment of the present invention.
The figure is a waveform diagram of the voltage generated by the addition voltage generating coil, and Figure 3 is a circuit diagram showing a conventional high voltage generating circuit.
Fig. 4 is a half-sectional view of a flyback transformer using a laminated type high-voltage coil, Fig. 5 is a wiring diagram of the high-voltage coil shown in Fig. 4, and Fig. 6 shows the high-voltage output voltage E H applied to the anode of the cathode ray tube. A characteristic comparison diagram comparing the relationship between the voltage and current I H when the high-voltage coil has a laminated winding and a section winding. FIG. 3 is a characteristic diagram showing the relationship between high voltage output voltage E H and high voltage current I H of . DESCRIPTION OF SYMBOLS 1... Horizontal deflection output circuit, 2... Flyback transformer, 4... Horizontal output transistor, 5... Damper diode, 6... Resonance capacitor, 7... Horizontal deflection coil, 8... S-shaped correction capacitor, 10... Core,
11...Low voltage coil, 12...High voltage coil, 13...Input power supply, 14...High voltage rectifier diode, 15...Cathode ray tube, 16...Anode, 17...Diode, 1
8... Fixed resistor, 20... Variable resistor, 21... Addition voltage generating coil, 22... Error amplifier, 23... Addition voltage control circuit, 24... First tap, 25... Second
tap, 26...Resistor, 28, 29, 30...Fixed resistor, 32...Reference power supply, 33...First transistor, 34...Diode, 35...Second transistor, 36...Multiplier circuit, 37... 1st diode, 38...2nd diode, 39...3rd diode, 40...4th diode, 41...1st diode
capacitor, 42... second capacitor, 43...
Diode, 44...capacitor.

Claims (1)

【特許請求の範囲】 1 水平偏向出力回路から加えられるフライバツ
クパルスをフライバツクトランスで昇圧し、高圧
出力電圧を同トランスを構成する高圧コイルの高
圧側からブラウン管のアノードに加える高圧発生
回路において、フライバツクトランスのコアに巻
回され、高圧出力電流が可変設定範囲を一杯に変
化したときの高圧出力電圧の変化分に対してほぼ
1/n(nは整数)のパルス電圧を発生する加算
電圧発生コイルと;高圧出力電圧を検出する電圧
検出部と;この電圧検出部が検出した検出電圧の
変化分に対応する電圧信号を出力する作動増幅器
と;この作動増幅器の出力信号に基づいて高圧出
力電圧を安定化させる加算率を定め、前記加算電
圧発生コイルで発生した電圧にその加算率を剰じ
たパルス電圧を出力する加算電圧制御回路と;加
算電圧制御回路からの出力電圧をほぼn倍に増加
してその多倍圧のパルス電圧を高圧コイルの低圧
側に加える多倍圧回路と;を有することを特徴と
する高圧発生回路。 2 加算電圧制御回路は第1のトランジスタと第
2のトランジスタとダイオードと抵抗器とからな
り、第1のトランジスタのベース側は作動増幅器
の出力端に、同トランジスタのエミツタ側は基準
電位側に、同トランジスタのコレクタ側はダイオ
ードのカソードに、同ダイオードのアノードは第
2のトランジスタのベース側に、同トランジスタ
のエミツタ側は多倍圧回路の入力端側に、同トラ
ンジスタのコレクタ側は加算電圧発生コイルの出
力端側にそれぞれ接続されており、また、抵抗器
はその一端部が第2のトランジスタのベース側
に、他端部は前記加算電圧発生コイルの出力端側
にそれぞれ接続されていることを特徴とする特許
請求の範囲第1項記載の高圧発生回路。 3 加算電圧発生コイルの出力端側には、高圧出
力電圧の変化分に対してほぼ1/nの電圧が発生
する巻回位置に第1の出力タツプが、その第1の
出力タツプからさらに巻き上げ巻回位置に第2の
出力タツプがそれぞれ設けられ、第1の出力タツ
プには第2のトランジスタのコレクタ側が、第2
の出力タツプには一端部が同トランジスタのベー
スに接続される抵抗器の他端部がそれぞれ接続さ
れていることを特徴とする特許請求の範囲第2項
記載の高圧発生回路。
[Scope of Claims] 1. A high voltage generation circuit that boosts a flyback pulse applied from a horizontal deflection output circuit using a flyback transformer and applies a high voltage output voltage to the anode of a cathode ray tube from the high voltage side of a high voltage coil constituting the transformer, An additional voltage that is wound around the core of a flyback transformer and generates a pulse voltage that is approximately 1/n (n is an integer) for the change in high voltage output voltage when the high voltage output current changes over the variable setting range. a generating coil; a voltage detection section that detects a high voltage output voltage; a differential amplifier that outputs a voltage signal corresponding to a change in the detected voltage detected by the voltage detection section; a high voltage output based on the output signal of the differential amplifier. an addition voltage control circuit that determines an addition rate to stabilize the voltage and outputs a pulse voltage obtained by multiplying the addition rate by the voltage generated by the addition voltage generation coil; increasing the output voltage from the addition voltage control circuit by approximately n times; A high voltage generation circuit comprising: a multiplier circuit that increases the pulse voltage to the low voltage side of a high voltage coil; 2. The addition voltage control circuit consists of a first transistor, a second transistor, a diode, and a resistor, the base side of the first transistor is connected to the output terminal of the operational amplifier, the emitter side of the transistor is connected to the reference potential side, The collector side of the transistor is connected to the cathode of the diode, the anode of the same diode is connected to the base side of the second transistor, the emitter side of the transistor is connected to the input end of the multiplier circuit, and the collector side of the transistor is used to generate the addition voltage. The resistor is connected to the output end of the coil, and one end of the resistor is connected to the base of the second transistor, and the other end is connected to the output end of the addition voltage generating coil. A high voltage generation circuit according to claim 1, characterized in that: 3 On the output end side of the summing voltage generating coil, a first output tap is located at a winding position where a voltage approximately 1/n of the change in the high voltage output voltage is generated, and further winding is performed from the first output tap. A second output tap is provided at each winding position, and the collector side of the second transistor is connected to the first output tap, and the collector side of the second transistor is connected to the first output tap.
3. The high voltage generating circuit according to claim 2, wherein the output taps of the transistors are connected to the other ends of resistors whose one ends are connected to the bases of the transistors.
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JPS62136968A (en) * 1985-12-11 1987-06-19 Hitachi Ltd High voltage circuit

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