JPH0585999B2 - - Google Patents
Info
- Publication number
- JPH0585999B2 JPH0585999B2 JP59102536A JP10253684A JPH0585999B2 JP H0585999 B2 JPH0585999 B2 JP H0585999B2 JP 59102536 A JP59102536 A JP 59102536A JP 10253684 A JP10253684 A JP 10253684A JP H0585999 B2 JPH0585999 B2 JP H0585999B2
- Authority
- JP
- Japan
- Prior art keywords
- reference potential
- potential
- word line
- memory
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 9
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 101100491335 Caenorhabditis elegans mat-2 gene Proteins 0.000 description 1
- 101001139126 Homo sapiens Krueppel-like factor 6 Proteins 0.000 description 1
- 102100026115 S-adenosylmethionine synthase isoform type-1 Human genes 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリに係り、特に高集積化に
好適な半導体メモリに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a semiconductor memory, and particularly to a semiconductor memory suitable for high integration.
周知のように、半導体メモリには、フリツプ・
フロツプ形のメモリセルが多用されている。
As is well known, semiconductor memory has flip
Flop-type memory cells are often used.
第1図は、従来多用されているフリツプ・フロ
ツプ形のメモリセルCに対する、情報の読み出し
及び書き込みの原理を説明するための図である。
メモリセルCは、トランジスタQ1とQ2のどち
らがオンしているか、すなわちQ1,Q2のどち
らのベース電位が高いかによつて、情報「0」ま
はた「1」を貯える。 FIG. 1 is a diagram for explaining the principle of reading and writing information to and from a flip-flop type memory cell C, which has been widely used in the past.
The memory cell C stores information "0" or "1" depending on which of the transistors Q1 and Q2 is on, that is, which base potential of Q1 or Q2 is higher.
まず最初に、選択信号X,Yにより選択された
メモリセルCに貯えられている情報を読み出す方
法について説明する。今、メモリセルCのトラン
ジスタQ1がオン、トランジスタQ2がオフして
いるとする。この時、トランジスタQ1のベース
電位VB1は、トランジスタQ2のベース電位VB2
よりも高電位となつている。さて、このメモリセ
ルの情報を読み出すには、読み出し及び書き込み
用トランジスタQ3,Q4のベース電位Vr1,
Vr2をともに電位VB1とVB2の中間レベル(読み出
し基準電位)に設定すればよい。この時、電流
源、IR1からの電流は、VB1がVr1より高電位であ
るため、トランジスタQ1からビツト線Bへ流
れ、一方電流源IR2からの電流は、Vr2がVB2より
高電位であるため、ビツト線からではなくトラ
ンジスタQ4から流れる。よつて抵抗R3,R4
のうちR4にのみ読み出し電流が流れ、電位VS1
がVS2よりも高電位となる。後は、この電位VS1,
VS2の電位差をセンスアンプSAで増幅してやれ
ば、メモリセルの情報に対応して出力信号Vpが
得られる。 First, a method for reading out information stored in a memory cell C selected by selection signals X and Y will be described. Assume that the transistor Q1 of the memory cell C is on and the transistor Q2 is off. At this time, the base potential V B1 of transistor Q1 is the base potential V B2 of transistor Q2.
The potential is higher than that of the Now, in order to read the information of this memory cell, the base potential V r1 of the read and write transistors Q3 and Q4,
Both V r2 may be set to an intermediate level (read reference potential) between potentials V B1 and V B2 . At this time, the current from the current source I R1 flows from transistor Q1 to bit line B because V B1 is at a higher potential than V r1 , while the current from the current source I R2 flows because V r2 is higher than V B2 . Since it is at a high potential, it flows from transistor Q4 rather than from the bit line. Therefore, resistors R3 and R4
The read current flows only through R4, and the potential V S1
becomes a higher potential than V S2 . After that, this potential V S1 ,
If the potential difference of V S2 is amplified by the sense amplifier SA, an output signal V p can be obtained corresponding to the information of the memory cell.
次に、メモリセルCに情報を書き込む方法につ
いて説明する。書き込みを行うには、書き込む情
報に応じて、Vr1またはVr2の電位を、VB1とVB2
のうち低い方の電位よりもさらに低い電位(書き
込み基準電位)に設定すればよい。例えばトラン
ジスタQ2をオン、Q1をオフさせるには電位
Vr2を書き込み基準電位に設定すればよい。この
時電位VB2はVr2よりも高電位となるので電流源
IR2からの電流はトランジスタQ2に流れ、Q2
はオンする。この時、この電流は、シヨツトキバ
リアダイオードSBD2及び抵抗R2に流れ、ト
ランジスタQ1のベース電位は低電位となり、Q
1はオフする。 Next, a method for writing information into memory cell C will be explained. To write, the potential of V r1 or V r2 is changed to V B1 and V B2 depending on the information to be written.
It is sufficient to set the potential to be lower than the lower potential (write reference potential). For example, to turn on transistor Q2 and turn off transistor Q1, the potential is
It is sufficient to set V r2 as the write reference potential. At this time, the potential V B2 is higher than V r2 , so the current source
The current from I R2 flows into transistor Q2 and Q2
turns on. At this time, this current flows through the shotgun barrier diode SBD2 and the resistor R2, and the base potential of the transistor Q1 becomes a low potential, causing the Q
1 is off.
第2図は、読み出し基準電位及び書き込み基準
電位の供給方法の従来例を示している。ここで、
基準電位発生回路CKで発生した読み出し又は書
き込み基準電位(Vr1及びVr2)は、基準電位供
給線r1及びr2によつて、各ビツト線(B1〜
BN,1〜)に接続されている読み出し及
び書き込み用トランジスタQ3,Q4のベースに
印加される。また、この回路では、特公昭57−
27552号公報で示されているもので、集中電流
ΔISTとワード線(W1〜WM)の配線抵抗による、
ワード線の電位降下を補償するために、電流Ir1
及びIr2を基準電位供給線に流して、ワード線と
同一の電位降下を生じさせ、ワード線の電位と基
準電位の相対関係を一定にするものである。この
技術ではワードドライバ回路10の方に基準電位
発生回路を設けて、他方に電流源Ir1,Ir2を設け
ており、ワード線と基準電位供給線とを並行して
走らせることによつて電位降下の補正をしてい
る。 FIG. 2 shows a conventional example of a method of supplying a read reference potential and a write reference potential. here,
The read or write reference potentials (V r1 and V r2 ) generated by the reference potential generation circuit CK are applied to each bit line (B1 to B1) by the reference potential supply lines r1 and r2.
It is applied to the bases of read and write transistors Q3 and Q4 connected to BN, 1~). In addition, in this circuit,
This is shown in Publication No. 27552, and due to the concentrated current ΔI ST and the wiring resistance of the word line (W 1 to W M ),
To compensate for the word line potential drop, the current I r1
and I r2 are passed through the reference potential supply line to cause the same potential drop as that of the word line, thereby making the relative relationship between the word line potential and the reference potential constant. In this technology, a reference potential generation circuit is provided on one side of the word driver circuit 10, and current sources I r1 and I r2 are provided on the other side, and by running the word line and the reference potential supply line in parallel, Corrects potential drop.
ところで、近年ユーザ側あるいはシステム側か
ら、メモリの出力数を2以上(2,4,8又は
16)にしてほしいという要求が強い。この要求に
応えるためには、メモリセルアレーを多分割し、
複数のマツト構成にする必要がある。これは、第
2図のメメリアレーをさらにもう一つ設け、夫々
のアレーにX選択信号及びY選択信号を並列して
与えられるよう構成して、同時に2つのセルをア
クセスするものである。例えばセルアレーを2マ
ツト構成にするために、メモリセルアレーを2分
割すると、このとき2つのマツト内のセルに独立
した情報を書込むためには書込み基準電位も独立
に設定する必要がある。 By the way, in recent years, users or systems have been trying to increase the number of memory outputs by 2 or more (2, 4, 8, or
16) There is a strong demand for it to be done. In order to meet this demand, the memory cell array must be divided into multiple parts.
It is necessary to have a multiple mat configuration. In this case, one more memory array shown in FIG. 2 is provided, and the X selection signal and the Y selection signal are applied to each array in parallel, so that two cells can be accessed at the same time. For example, when a memory cell array is divided into two in order to configure the cell array with two mats, it is necessary to set write reference potentials independently in order to write independent information to the cells in the two mats.
すなわち、一方のマツトのセルに情報“0”
を、他方のマツトのセルに情報“1”を書込むた
めには、一方のマツトの2つの基準電位Vr1,
Vr2のうちVr1を低電位に、他方のマツトの2つ
の基準電位Vr1,Vr2のうちVr2を低電位にしなけ
ればならない。 In other words, information “0” is stored in the cell of one of the mats.
In order to write information "1" into the cell of the other mat, the two reference potentials V r1 of one mat,
Of V r2 , V r1 must be set to a low potential, and of the two reference potentials V r1 and V r2 of the other mat, V r2 must be set to a low potential.
したがつて、基準電位発生回路CK及び電流源
Ir1,Ir2は各々2個必要となる。 Therefore, the reference potential generation circuit CK and current source
Two each of I r1 and I r2 are required.
ところが、この場合にはワード線が2つのマツ
トで共通となつているにもかかわらず、基準電位
発生回路CKを2組設けなければならなくなる。
基準電位供給線とワード線とが同一の電圧降下を
するようにする為には、基準電位発生回路を2つ
ワード線ドライバ回路側に置かなければならず、
これではワード線ドライバ回路から離れたマツト
への基準電位供給線がワード線ドライバ回路に近
いマツト内を通ることになり、チツプ面積には無
駄が生ずることになる。 However, in this case, although the word line is shared by the two mats, two sets of reference potential generation circuits CK must be provided.
In order to have the same voltage drop between the reference potential supply line and the word line, two reference potential generation circuits must be placed on the word line driver circuit side.
In this case, the reference potential supply line to the mat remote from the word line driver circuit passes through the mat near the word line driver circuit, resulting in wasted chip area.
本発明の目的は、このようにワード線を多分割
した場合にでも、ワード線の電位降下を補償し、
メモリの読み出し又は書き込みを正しく行わせる
回路手段を提供することである。
An object of the present invention is to compensate for the potential drop of the word line even when the word line is multi-divided in this way,
It is an object of the present invention to provide circuit means for correctly reading or writing a memory.
上記目的を達成するために、本発明では、ワー
ド線の電位降下を補償するために、基準電位発生
回路CKの電位をワード線に対応させてマツト毎
に変化させている。このため、ワード線をいかよ
うに分割しても、ワード線の電位降下を補償する
ことが可能となる。
To achieve the above object, the present invention changes the potential of the reference potential generating circuit CK for each mat in correspondence with the word line in order to compensate for the potential drop of the word line. Therefore, no matter how the word line is divided, it is possible to compensate for the potential drop in the word line.
以下、本発明を実施例を参照して詳細に説明す
る。
Hereinafter, the present invention will be explained in detail with reference to Examples.
第3図は、本発明の一実施例であり、ワード線
を2分割した2マツト構成のメモリに、本発明を
適用した例を示している。 FIG. 3 is an embodiment of the present invention, and shows an example in which the present invention is applied to a memory having a two-mat configuration in which a word line is divided into two.
第3図aに示すように、基準電位発生回路及び
電流源Ir1,Ir2は、マツト(1)20及びマツト(2)3
0の間に配置することはスペースに余裕がないた
め困難であるので、マツト1の基準電位発生回路
CK及び電流源Ir1,Ir2はメモリセルC11側、マツ
ト2のCK′,Ir1′,Ir2′はセルC1P側に配置してい
る。 As shown in FIG .
Since it is difficult to place between 0 and 0 due to lack of space, the reference potential generation circuit of MAT 1 is
CK and current sources I r1 and I r2 are arranged on the memory cell C 11 side, and CK', I r1 ', and I r2 ' of the mat 2 are arranged on the cell C 1P side.
本実施例において、ワード線(W1〜WM)はマ
ツト20,30に共通して配置されており、又Y
選択信号もマツト20,30に共通して入力され
る。 In this embodiment, word lines (W 1 to W M ) are arranged in common to mats 20 and 30, and Y
A selection signal is also commonly input to mats 20 and 30.
したがつて、ワード線W1のX1選択信号とY1選
択信号が入力されるとマツト20からはセルC11
が、マツト30からはC1 N+1が同時に選択され
ることになる。 Therefore, when the X 1 selection signal and the Y 1 selection signal of the word line W 1 are input, the mat 20 selects the cell C 11
However, from the mat 30, C 1 N+1 is selected at the same time.
尚、第2図と同じものには同一符号又は同一符
号にダツシユ(′)をつけた符号が付してある。 Components that are the same as those in FIG. 2 are designated by the same reference numerals or the same reference numerals with a dash (') added.
尚、電流源Ir1,Ir2,Ir1′,Ir2′は第4図におい
て詳細に説明する回路CK,CK′内の出力エミツ
タホロワのベース・エミツタ間(第4図T13,
T14)の電圧を保持できる程度の小さな値とし、
供給線r1,r2,r1′,r2′では電位降下を
発生させないものである。 Note that the current sources I r1 , I r2 , I r1 ′, and I r2 ′ are connected between the base and emitter of the output emitter followers in the circuits CK and CK′ (described in detail in FIG. 4 ) .
T14 ) should be a small value that can maintain the voltage.
No potential drop occurs in the supply lines r1, r2, r1', r2'.
第3図bは、一例として読み出し時における基
準電位Vr1,Vr2及びVr1′,Vr2′の設定法を示し
たものである。今、ワード線W1が選択され、そ
の電位VW1が同図のように降下していると、選択
されたセル内の電位も同様に降下し、一例として
第1図の負荷切換え形セルの場合トランジスタQ
1,Q2のベース電位VB1,VB2は、第3図bの
ようになる。 FIG. 3b shows, as an example, how to set the reference potentials V r1 , V r2 and V r1 ', V r2 ' at the time of reading. Now, when word line W 1 is selected and its potential V W1 drops as shown in the figure, the potential in the selected cell also drops, and as an example, the load switching type cell in Figure 1 case transistor Q
The base potentials V B1 and V B2 of 1 and Q2 are as shown in FIG. 3b.
この設定法では、各マツトの中央部におけるセ
ルのベース電位VB1,VB2を平均した電位に、基
準電位発生回路CK,CK′を調整してある。一方、
セルの情報の読み出しは、先に述べたように、こ
れら電位VB1,VB2と基準電位Vr1,Vr2,Vr1′,
Vr2′の電位差を用いて行われる。よつて、基準
電位を同図Vrの如くマツト(1)及びマツト(2)で一
定とした場合よりも、同図に示した如くVr1,
Vr2を高電位、Vr1′,Vr2′を低電位にした場合の
方がΔVだけ上記電位差を大きくでき、読み出し
をより正確に行える。 In this setting method, the reference potential generation circuits CK and CK' are adjusted to a potential that is the average of the base potentials V B1 and V B2 of the cells at the center of each mat. on the other hand,
As mentioned above, reading cell information is performed using these potentials V B1 , V B2 and reference potentials V r1 , V r2 , V r1 ′,
This is done using a potential difference of V r2 ′. Therefore, V r1 ,
When V r2 is set to a high potential and V r1 ′ and V r2 ′ are set to a low potential, the above potential difference can be increased by ΔV, and reading can be performed more accurately.
また書き込みについても、先に述べたように、
ベース電位VB1,VB2と基準電位Vr1,Vr2,Vr1′,
Vr2の電位差を用いて行われることは、読み出し
時と全く同様であり、上記議論がそのまま成立す
ることは当業者には明らかであろう。 Regarding writing, as mentioned earlier,
Base potentials V B1 , V B2 and reference potentials V r1 , V r2 , V r1 ′,
It will be clear to those skilled in the art that what is carried out using the potential difference of V r2 is exactly the same as when reading, and the above discussion holds true as is.
なお第3図bでは、縦軸の電位は、VB1とVB2
の電位差、横軸の距離は、ワード線の全長は各々
規格化している。 In Figure 3b, the potentials on the vertical axis are V B1 and V B2
The potential difference, the distance on the horizontal axis, and the total length of the word line are each standardized.
第4図は、基準電位発生回路CKおよびCK′を
示している。基準電位発生回路CKで発生する読
み出し又は書き込み基準電位Vr1,Vr2を、CK′の
Vr1′,Vr2′より高電位にするには、抵抗Rを抵
抗R′より小さく又は、電流Iを電流I′より小さく
すればよい。 FIG. 4 shows the reference potential generation circuits CK and CK'. The read or write reference potentials V r1 and V r2 generated by the reference potential generation circuit CK are
To make the potential higher than V r1 ′ and V r2 ′, the resistor R may be made smaller than the resistor R′ or the current I may be made smaller than the current I′.
読み出し動作の際にはWEがLowレベルである
ため、インバータAの出力によりトランジスタ
T15がオンする。したがつて、トランジスタT11,
T12がオフし、トランジスタT13,T14のベース
N1,N2には抵抗Rの一端Nの電位が表われる。 During read operation, WE is at low level, so the output of inverter A causes the transistor to
T 15 turns on. Therefore, the transistor T 11 ,
T 12 turns off and the bases of transistors T 13 and T 14
The potential at one end N of the resistor R appears in N 1 and N 2 .
トランジスタT13,T14はこの電圧により駆動
される。 Transistors T 13 and T 14 are driven by this voltage.
一方書き込み動作の際はWEがHighレベルにな
り、インバータAの出力によりトランジスタT15
がオフする。この場合、書込みデータDIによつ
てトランジスタT11,T12のうちいずれかがオン
し、N1,N2には異なる電圧が生じることにな
る。 On the other hand, during a write operation, WE becomes High level, and the output of inverter A causes transistor T15
turns off. In this case, one of the transistors T 11 and T 12 is turned on by the write data DI, and different voltages are generated at N 1 and N 2 .
この他にも、基準電圧発生回路の電源電圧(第
4図では、CK,CK′の同一の接地電位としてい
る)に適当に差をつける等、基準電圧発生回路は
この他にも種々考え得るが、これらの回路につい
ては、当業者が本発明の趣旨に従つて容易に構成
できるものである。 In addition to this, various other ways can be considered for the reference voltage generation circuit, such as making an appropriate difference in the power supply voltage of the reference voltage generation circuit (in Figure 4, CK and CK' are set to the same ground potential). However, these circuits can be easily constructed by those skilled in the art in accordance with the spirit of the present invention.
第5図は、本発明のもう一つの実施例であり、
ワード線を4分割して4つのマツト30′,2
0′,20,30に分け、ワード線を駆動するワ
ードドライバ回路をマツト(2)とマツト(3)の間に配
置したメモリに、本発明を適用した例を示してい
る。この場合、マツト20,20′の基準電位発
生回路CK2,CK3は、ワードドライバ回路側
に、マツト30,30′の基準電位発生回路CK
1,CK4はその反対側に設けられている。 FIG. 5 is another embodiment of the present invention,
Divide the word line into four and connect four mats 30', 2
An example in which the present invention is applied to a memory in which a word driver circuit for driving word lines is arranged between mats (2) and (3) is shown. In this case, the reference potential generation circuits CK2 and CK3 of the mats 20 and 20' are connected to the word driver circuit side, and the reference potential generation circuits CK2 and CK3 of the mats 30 and 30'
1, CK4 is provided on the opposite side.
尚、第3図と同一のものは同一符号が付してあ
る。 Components that are the same as those in FIG. 3 are given the same reference numerals.
集中電流ΔIST12,ΔIST34は第5図aに示したよ
うに流すので、ワード線の電位VWは同図bの如
く降下する。よつて、読み出し時には、本発明に
従い基準電位Vr11,Vr12,Vr21,Vr22,Vr31,
Vr32,Vr41,Vr42のレベルを同図に示す如く各マ
ツトの中央部のセルのVB1,VB2の平均値にあわ
せて基準電位を設定すればよい。 Since the concentrated currents ΔI ST12 and ΔI ST34 flow as shown in FIG. 5a, the potential V W of the word line drops as shown in FIG. 5b. Therefore, at the time of reading, the reference potentials V r11 , V r12 , V r21 , V r22 , V r31 ,
As shown in the figure, reference potentials may be set for the levels of V r32 , V r41 , and V r42 in accordance with the average values of V B1 and V B2 of the central cells of each mat.
さて以上では、基準電位発生回路CKで発生し
た基準電位Vr1,Vr2を基準電位供給線の端から
供給する例を示してきたが、本発明に従えば、先
に述べたように基準電位発生回路CK及び電流源
Ir1,Ir2はどこに配置してもよく、基準電位Vr1,
Vr2は供給線の任意の場所から供給してよい。 So far, we have shown an example in which the reference potentials V r1 and V r2 generated by the reference potential generation circuit CK are supplied from the end of the reference potential supply line, but according to the present invention, the reference potential Generation circuit CK and current source
I r1 and I r2 may be placed anywhere, and the reference potentials V r1 and
V r2 may be supplied from any point on the supply line.
第6図は、本発明のさらにもう一つの実施例で
あり、第5図と同様にワード線を4分割したメモ
リに本発明を適用した例を示している。第4図と
第5図の違いは、第5図においては基準電位
Vr11,Vr12……を供給線r1,r2……の途中か
ら供給している点であつて、かつ各マツトの上部
に設けられることにある。尚、第3図と同一のも
のは同一符号を付してある。読み出し時の基準電
位のレベルの設定法は第4図bと全く同様でよ
い。 FIG. 6 shows yet another embodiment of the present invention, and shows an example in which the present invention is applied to a memory in which the word line is divided into four parts, similar to FIG. 5. The difference between Figures 4 and 5 is that in Figure 5, the reference potential is
V r11 , V r12 . . . are supplied from the middle of the supply lines r1, r2 . . . and are provided above each mat. Components that are the same as those in FIG. 3 are designated by the same reference numerals. The method of setting the level of the reference potential during reading may be exactly the same as that shown in FIG. 4b.
さて、以上では実施例を参照しながら、本発明
の効果を示してきたが、スペース的に特公昭57−
27552号公報に示されている発明が使用可能の場
合は、本発明と併用し、ワード線の電圧降下の補
償をさらによくできる。 Now, the effects of the present invention have been shown above with reference to examples, but due to space constraints,
If the invention disclosed in Japanese Patent Publication No. 27552 can be used, it can be used in combination with the present invention to further improve compensation for word line voltage drops.
第7図は、その実施例を示した図であり、同図
aでは、上記公報の発明に従つて基準電位発生回
路CK1〜CK4を各マツトのワード・ドライバ回
路側に、各電流源をその反対側に配置し、この電
流で基準電位供給線r11,r12等に電位降下
を発生させている。この場合も各マツト毎近接し
て基準電位発生回路及び電流源を配置することに
なる。尚、第3図と同一のものは同一符号を付し
てある。さらに、本発明に従つて、CK1及びCK
4で発生する基準電位を、CK2及びCK3で発生
する基準電位より低電位にし、かつ電位の傾きが
つながるようにすることにより、第5図bに示し
た電位関係は第7図bの如くさらに改善される。 FIG. 7 is a diagram showing an embodiment thereof, and in FIG. They are placed on the opposite side, and this current causes a potential drop in the reference potential supply lines r11, r12, etc. In this case as well, a reference potential generation circuit and a current source are placed close to each mat. Components that are the same as those in FIG. 3 are designated by the same reference numerals. Furthermore, according to the invention, CK1 and CK
By making the reference potential generated at CK2 and CK3 lower than the reference potentials generated at CK2 and CK3, and by making the slopes of the potentials connect, the potential relationship shown in Figure 5b can be further changed as shown in Figure 7b. Improved.
さて以上では、ワード線を2分割又は4分割し
たメモリの本発明を適用した例を示してきたが、
一般にワード線を多分割したメモリに本発明を適
用できることは言うまでもない。また、読み出し
用トランジスタ又は書込み用トランジスタが異な
る場合でも本発明が適用できるのはいうまでもな
い。 So far, we have shown examples in which the present invention is applied to a memory in which the word line is divided into two or four parts.
It goes without saying that the present invention can generally be applied to memories in which word lines are multi-divided. Furthermore, it goes without saying that the present invention is applicable even when the read transistors and write transistors are different.
以上説明したように、本発明に従えば、ワード
線を多分割した構成になつているメモリにおいて
も、ワード線の電位降下を補償することが可能と
なり、メモリの読み出し及び書き込みを正しく行
うことができる。
As explained above, according to the present invention, it is possible to compensate for the potential drop in the word line even in a memory in which the word line is multi-divided, and it is possible to read and write to the memory correctly. can.
第1図はメモリセルの情報の読み出し及び書き
込み方法を説明するための図、第2図は基準電位
の従来の供給法を示した図、第3図は本発明の実
施例を示す図、第4図は本実施例に用いる基準電
位発生回路を示す図、第5図、第6図、第7図は
夫々本発明の他の実施例を示す図である。
W……ワード線、B……ビツト線、C……メモ
リセル、SA……センスアンプ、Vr……基準電
位、r……基準電位供給線、CK……基準電位発
生回路。
FIG. 1 is a diagram for explaining a method of reading and writing information in a memory cell, FIG. 2 is a diagram showing a conventional method of supplying a reference potential, FIG. 3 is a diagram showing an embodiment of the present invention, and FIG. FIG. 4 is a diagram showing a reference potential generation circuit used in this embodiment, and FIGS. 5, 6, and 7 are diagrams showing other embodiments of the present invention. W...Word line, B...Bit line, C...Memory cell, SA...Sense amplifier, Vr ...Reference potential, r...Reference potential supply line, CK...Reference potential generation circuit.
Claims (1)
数のワード線および該複数のビツト線の交点に
各々配置された複数のメモリセルと、上記複数の
ビツト線に各々接続され上記メモリセルに信号を
読み出しまたは書き込みする複数の読み出し書き
込みトランジスタを具備してなる半導体メモリに
おいて、 上記複数の読み出し書込みトランジスタの各々
に読み出し基準電位または書き込み基準電位を与
える複数の基準電位発生回路を有し、 上記複数の基準電位発生回路の各々が発生する
上記基準電位の値が、少なくとも2種類以上の異
なる値で構成される如くに、上記基準電位発生回
路が形成されてなることを特徴とする半導体メモ
リ。 2 上記半導体メモリは、複数の上記メモリセル
を含むマツトが複数個配列されて形成され、 各々の上記マツトが少なくとも1つ以上の上記
基準電位発生回路を具備してなることを特徴とす
る請求項1記載の半導体メモリ。 3 上記基準電位発生回路が発生する基準電位の
値は、該基準電位が与えられる上記マツトに供給
されるワード線電位に対応する値に設定されてな
ることを特徴とする請求項2記載の半導体メモ
リ。 4 上記読み出し書き込みトランジスタがバイポ
ーラトランジスタで構成され、該トランジスタの
エミツタが各々上記ビツト線に接続されてなるこ
とを特徴とする請求項1記載の半導体メモリ。[Scope of Claims] 1. A plurality of word lines, a plurality of bit lines, a plurality of memory cells respectively arranged at the intersections of the plurality of word lines and the plurality of bit lines, and a plurality of memory cells arranged respectively at the intersections of the plurality of word lines and the plurality of bit lines. In a semiconductor memory comprising a plurality of read/write transistors connected to each other for reading or writing signals to the memory cell, a plurality of reference potential generation circuits provide a read reference potential or a write reference potential to each of the plurality of read/write transistors. The reference potential generation circuit is formed such that the value of the reference potential generated by each of the plurality of reference potential generation circuits is composed of at least two or more different values. semiconductor memory. 2. The semiconductor memory is formed by arranging a plurality of mats each including a plurality of the memory cells, and each mat is equipped with at least one of the reference potential generation circuits. 1. The semiconductor memory according to 1. 3. The semiconductor according to claim 2, wherein the value of the reference potential generated by the reference potential generation circuit is set to a value corresponding to a word line potential supplied to the mat to which the reference potential is applied. memory. 4. A semiconductor memory according to claim 1, wherein said read/write transistors are bipolar transistors, each having an emitter connected to said bit line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59102536A JPS60247891A (en) | 1984-05-23 | 1984-05-23 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59102536A JPS60247891A (en) | 1984-05-23 | 1984-05-23 | Semiconductor memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60247891A JPS60247891A (en) | 1985-12-07 |
JPH0585999B2 true JPH0585999B2 (en) | 1993-12-09 |
Family
ID=14329999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59102536A Granted JPS60247891A (en) | 1984-05-23 | 1984-05-23 | Semiconductor memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60247891A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5107462A (en) * | 1989-02-03 | 1992-04-21 | Digital Equipment Corporation | Self timed register file having bit storage cells with emitter-coupled output selectors for common bits sharing a common pull-up resistor and a common current sink |
-
1984
- 1984-05-23 JP JP59102536A patent/JPS60247891A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS60247891A (en) | 1985-12-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4322820A (en) | Semiconductor integrated circuit device | |
US4099070A (en) | Sense-write circuit for random access memory | |
US4127899A (en) | Self-quenching memory cell | |
US4464735A (en) | Semiconductor memory | |
JPH0345478B2 (en) | ||
EP0078223B1 (en) | Bit line powered translinear memory cell | |
US5719811A (en) | Semiconductor memory device | |
JPS582437B2 (en) | Three-state output circuit | |
US4742488A (en) | Sense amplifier/write circuit for semiconductor memories | |
EP0117646A2 (en) | Semiconductor memory device with reading-writing control circuitry | |
US4298961A (en) | Bipolar memory circuit | |
KR950009728A (en) | BiCMOS semiconductor memory device | |
JPH0585999B2 (en) | ||
US5291455A (en) | Memory having distributed reference and bias voltages | |
US5258951A (en) | Memory having output buffer enable by level comparison and method therefor | |
US4697251A (en) | Bipolar RAM cell | |
JPS61294686A (en) | Memory circuit | |
US4703458A (en) | Circuit for writing bipolar memory cells | |
US4701882A (en) | Bipolar RAM cell | |
US3876988A (en) | Associative memory | |
JPH0152834B2 (en) | ||
JP3192012B2 (en) | Semiconductor memory | |
JPS5880190A (en) | Dynamic reading reference voltage generator | |
JPH0318273B2 (en) | ||
JPS6223394B2 (en) |