JPH0585920B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は音声合成器に関係し、特に低価格集積
回路素子を用いて実施可能な音声合成器に関係す
る。 音声合成器は従来技術で公知である。従来公知
の音声合成器の例は米国特許第3803358号と第
4092495号及び1978年４月28日提出の本発明の譲
受人に譲渡された米国特許第4209836号に開示さ
れている。 本明細書で開示するものはその構成にいくつか
の集積回路を用いた音声合成器である。集積回路
は音声合成プロセツサと２個の読取専用メモリを
含み、本明細書で詳細に説明する。 本明細書で開示した音声合成器は家庭用コンピ
ユータと関連して説明される。しかしながら、口
頭の情報又は指令応答が必要な応用例に開示した
音声合成器を用いられることが当業者には認めら
れる。 上述の音声合成器はＰチヤネルMOSのような
標準の電界効果トランジスタ大規模集積技術を用
いて実現することが望ましい。加えて、音声合成
器はそれが様々な電子装置中に存在する制御回路
と互換性があることが望ましい。 それ故、本発明の１つの目的は、低価格大規模
集積回路素子を用いて音声合成器を実現すること
である。 本発明の他の目的は音声合成器に既存のTTL
回路と論理レベルの互換性を持たせることであ
る。 本発明のさらに他の目的は、音声合成器が固体
素子メモリに記憶されたコード化音声パラメータ
を用いることである。 本発明のさらに他の目的は、音声合成器が制御
装置を介して外部から入力されたコード化音声パ
ラメータを利用できる様にする事である。 以上の目的は以下に説明される様に達成され
る。音声合成器は適当にプログラムされたマイク
ロプロセツサ、望ましくは市販又は家庭用コンピ
ユータの中央処理装置により制御される。音声合
成器は所要データ比率（date rate）を最小にす
るためデータ・コード化圧縮法を用いる。コード
化音声パラメータは音声合成器内のデイジタル・
フイルタの反射特性を制御するために用いられ
る。デイジタル・フイルタの出力はデイジタル・
アナログ変換器に印加され、この変換器はデイジ
タル・フイルタのデイジタル出力を音声信号に変
換する。再構成された音声信号は従来の増幅器と
スピーカ装置への入力として用いられる。 本発明の特性と信じられる新規の特徴は添附し
た特許請求の範囲に述べられている。しかしなが
ら、発明自体と、望ましい使用法、その別の目的
と利点は、添附した図面に関連して読む時図示実
施例の以下の詳細な説明を参照して最もよく理解
できる。 第１図は本発明を実施した型式の音声モジユー
ルの前面図である。音声モジユールは集積回路
（この図には図示せず）に実装することが望まし
い電子回路を取り囲むケース１を含む。又アクセ
ス・スロツト２も図示され、この中に実装メモリ
回路を補助するための追加メモリ装置を配置す
る。これらの回路はピン・コネクタ３を介して口
頭の指令又は情報応答が必要な商用又は家庭用コ
ンピユータ、子供用電子玩具、又は他の製品に結
合される。もち論、必要に応じて別の接続装置が
使用できることが当業者には認められる。第１図
は、スピーカ５を含む家庭用コンピユータ４にピ
ンコネクタ３を介して音声モジユールが接続され
ている実施例を図示する。第２図は合成器の主要
ブロツクを図示し、音声モジユールを動作させる
のに要するコンピユータ内のブロツク、すなわち
中央処理装置１９、音声増幅器６、スピーカ装置
５を含む。 音声モジユールの外観を説明したので、最初に
音声モジユールが動作するモードを説明し、次い
で第１図の音声モジユールの実装に用いられた様
様な電子回路のブロツク線図と詳細な論理図を説
明する。 本実施例の音声モジユールは以後説明する２つ
の動作モードを有する。しかしながら、これらの
動作モードは数を減じたり、又は能力を拡大した
り変更できることは当業者には明らかである。設
計選択の問題として、本音声モジユールには以下
の動作モードが設けられている。 第１モード、発声（Speak）モードは音声モジ
ユール内の節句読取専用メモリ（ROM）に含ま
れるコード化音声パラメータを用いる。コード化
パラメータは音声合成処理（SSP）チツプに入力
され、ここでデコードされて音声トラツクの時間
依存モデルを構成するために用いられる。このモ
デルを用いて合成音声波形を発声する。 第２動作モード、外部発声（Speak External）
モードでは、コード化音声パラメータは商用又は
家庭用コンピユータの中央処理装置（CPU）な
どの外部源から与えられる。コード化音声パラメ
ータは入力バツフアを介して音声合成処理
（SSP）チツプに入力され、ここでデコードされ
て合成音声を発生するために用いられる。 再び第２図の音声合成器の開示実施例を構成す
る主要部品のブロツク図において、開示した音声
モジユールの電子系は３個の主要機能群に分けら
れ、１つは音声合成処理装置１０であり、他は制
御入出力パツケージ１１と読取専用メモリ１２
ａ，１２ｂである。開示した実施例では、２個の
集積回路チツプに集積化されたROM機能群１２
を除いて、これら主要機能群は各々別々の集積回
路チツプに集積化される。所要音声出力のコード
化音声パラメータはROM機能群に記憶される。
これらは通常装置にパツケージ化されているので
はなく操作員により音声モジユールにプラグ入力
されるため、これらの追加読取専用メモリは破線
で図示されている。 音声合成処理装置１０（以下、合成処理装置と
する。）はデータ路１５を介して読取専用メモリ
と相互接続され、又データ路１６を制御入出力回
路パツケージ１１を介して入出力バス１８に接続
される。望ましい実施例では、以下でわかるよう
に音声合成処理装置１０は複数個の読取専用メモ
リのアドレス指定ができるバツフアを備えている
ため、コード化音声パラメータのアドレスは家庭
用又は商用コンピユータの中央処理装置（CPU）
により送信されて音声合成処理装置により読取専
用メモリ１２ａ，１２ｂへ送られる。もち論、適
当な大きさのバツフアを備えた中央処理装置は複
数個の読取専用メモリへアドレスを送信可能であ
り、従つてある実施例では、中央処理装置からの
入力を直接読取専用メモリへ送ることができる。 以下でわかるように、音声合成処理装置１０は
読取専用メモリ１２ａ，１２ｂ，１３ａ，１３ｂ
に記憶されたデータの枠に従つて人間の音声又は
他の音を合成する。音声合成処理装置は、本発明
の譲受人に譲渡された1978年４月28日提出の米国
特許第4189779号記載型式のパラメータ内挿器を
使用している。音声合成処理装置１０は又本発明
の譲受人に譲渡された1978年５月12日提出の米国
特許第4209844号記載の型式のデイジタル・フイ
ルタを用いている。音声モジユールの以下の説明
は読者が上述の米国特許に記載されているパラメ
ータ内挿器とデイジタル・フイルタの動作の基本
的理解を有しているものと仮定しており、その故
読者は音声モジユールの以下の詳細な説明を読む
前にこれら米国特許を一読されたい。以下でわか
るように、音声合成処理装置１０は音声増幅器６
とスピーカ装置を駆動可能なアナログ信号にデイ
ジタル・フイルタのデイジタル出力を変換するデ
イジタル−アナログ「Ｄ−Ａ」変換器を含む。音
声合成処理装置１０は又以後詳細に説明するタイ
ミング論理部２０、ROM−CPUインターフエー
ス論理部２１、パラメータ・ロード、記憶、デコ
ード論理部２２、パラメータ内挿器２３、フイル
タ及び励振発生器２４、Ｄ−Ａ出力部２５等を含
む。 第３図は制御入出力回路パツケージを示す。制
御入出力回路は３個のオープン・コレクタ付３入
力NANDゲート３１，３２，３３から構成され
る。NANDゲート３１への入力の２本はVssへ
接続される。第３入力は中央処理装置からのアド
レス・ビツト15（ADD15）である。その入力の内
の２本が常に高状態であるため、NANDゲート
３１は実質的にインバータとして作用し、その出
力は15である。NANDゲート３２はその入
力としてNANDゲート３１の出力からの
ADD15、音声ブロツク付勢信号SBE、アドレ
ス・ビツト５（ADD5）を有する。それ故、
NANDゲート３２の出力はSBE、5，
ADD15の関数である。この出力は書込選択
（WS）と呼ばれ、音声合成処理装置１０へ与え
られる。中央処理装置からの書込選択指令により
音声モジユールは両方向データ・バス１７を介し
て８ビツトのデータを受取る。NANDゲート３
３はその入力としてNANDゲート３１の出力か
らの15、音声ブロツク付勢信号（SBE）と
NANDゲート３２の出力から与えられた5
を有する。それ故、NANDゲート３３の出力は
SBE，5，15の関数である。この出力
は読取選択（RS）と呼ばれ、音声合成処理装置
１０に送られる。中央処理装置からの読取選択指
令により音声モジユールは両方向データ・バス１
７を介して８単位のデータを出力し、その８単位
のデータによつて表わされる状態信号を発生す
る。 加えて、音声合成処理装置は、中央処理装置ア
テンシヨンを要求する、音声合成処理装置状態の
何らかの変化を中央処理装置に知らせる割込信号
（INT）を発生することが可能である。割込
（INT）信号を発生させる特定の状態変化は本明
細書で詳しく記述されている。ゲート３４はその
入力の信号を反転して中央処理装置へ
READY信号を与える。は高状態の時、
中央処理装置は合成処理装置１０にロツクされ、
合成処理装置１０の専用処理装置となる。 第４図及び第５図は音声合成処理装置１０の複
合ブロツク線図を形成する。音声合成処理装置１
０は６個の主要機構ブロツクを有しているのが示
され、その内の１つを除いて第４図、第５図にブ
ロツク線図形式で詳細に図示されている。６個の
主要機能ブロツクはタイミング・ブロツク２０，
ROM−CPUインターフエース論理部２１、パラ
メータ・ロード、記憶、デコード論理部２２、パ
ラメータ内挿器２３、フイルタ及び励振発生器２
４、及びデイジタル対アナログ変換出力部２５で
ある。以後、これらの主要機能ブロツクは第６図
〜第４２図に関して詳細に説明される。 再び第４図及び第５図を参照すると、ROM／
CPUインターフエース論理部２１は合成処理装
置１０を読取専用メモリ１２ａ，１２ｂへ、そし
て中央処理装置（図示せず）へ結合する。本実施
例では、８ビツト両方向性データ・バス１７
（D0−D7は中央処理装置とFIFOバツフア２２１
５の入力に結合され、一方アドレスピン１−８
（ADD1−ADD8）と命令０−１（I0−I1）ピンは
ROM１２ａ，１２ｂ（使用されていればROM１
３ａ−１３ｂ）に接続されている。ROM／CPU
インターフエース論理部２１は中央処理装置から
のアドレス情報をアドレス・レジスタ２１３から
アドレス・ピンADD1−ADD8を介して読取専用
メモリ１２ａ，１２ｂへ送る。指令レジスタ２１
０は中央処理装置からの３ビツト指令を記憶し、
これは指令デコーダ２１１でデコードされる。指
令デコーダ２１１は６つの指令に応答する。読取
専用メモリからのデータを合成処理装置がアクセ
スし、これに応答して発声する発声（SPK）指
令、合成処理装置を初期状態にリセツトするリセ
ツト（RST）指令、中央処理装置からD4−D7ピ
ンに４ビツトを受取り、アドレス・レジスタ２１
３とADD1−ADD8ピンを介して読取専用メモリ
へアドレス数として転送するロード・アドレス
（LA）指令、読取専用メモリに現在と以後のアド
レスの内容を取出させてそれを分岐アドレスに用
いる読取分岐（RB）指令、アドレス・ピン８
（ADD8）とデータ入出力レジスタ２１２を介し
て中央処理装置が読取専用メモリに記憶されたデ
ータをアクセスすることを可能とするバイト読取
（RDBY）指令、外部発声論理回路２５３にデコ
ーダ減勢（DDIS）信号を発生させ、これが指令
デコーダ２１１を減勢（disable、動作しないよ
うにする事）し、中央処理装置がＤ０−Ｄ７を介
してFIFOバツフア２２１５へ、８ビツトのデー
タを入力する外部発声（SPKEXT）指令の６指
令である。SPK指令に応答して合成処理装置１
０が発声を開始すると、第２図、第４図の
ROM・CPUインターフエース論理部２１がRST
指令に出会うまで、又は第１７図のゲート２０７
が「15に等しいエネルギ」コードを検出しこれに
応答して、第４図のトーク・ラツチ２１６をリセ
ツトするまで発声し続ける。第４図のSPKEXT
指令に応答して合成処理装置１０が発声を開始す
ると、第１７図のゲート２０７が「15に等しいエ
ネルギ」コードを検出するか、又はバツフア空
（BE）指令が第４−１図のFIFO状態論理２２３
０により発生され、これに応答して第４図のトー
ク・ラツチ２１６をリセツトするまで発声し続け
る。以下でわかるように、「15に等しいエネルギ」
コードは語、句又は文を発生する複数個のデータ
の枠中のデータの最終枠として用いられる。LA，
RB，RDBY指令は指令デコーダ２１１によりデ
コードされ、ROM制御論理部２１７を介して再
びコード化され、命令（I0−I1）ピンを介して読
取専用メモリへ送られる。 第４図のトーク・ラツチ２１６はデコードされ
たSPK又はSPKEXT指令に応答してセツトさ
れ、(1)合成器を付勢した時自動的に発生する電源
オンクリア（PUC）の間、(2)デコードされた
RST指令により、(3)音声データの枠中の「15に
等しいエネルギ」コードにより、(4)FIFO状態論
理２２３０からのBE指令によりリセツトされる。
TALKD出力は発生を行なう前に全ての音声パラ
メーターを合成器へ入力させることを可能にする
ための遅延出力である。 パラメータ・ロード、記憶、デコード論理部２
２は、命令ピンを介して選択された読取専用メモ
リへ出力されたRDBY指令に応答して、ピン
ADD８からのデータをその入力として有するゲ
ート２２５１からの音声ロード論理部２２５０を
介して読取専用メモリから直列データを受取る７
ビツト長パラメータ入力レジスタ２０５を含む。
コード化パラメータ・ランダム・アクセス・メモ
リ（RAM）２０３と条件デコーダ及びラツチ２
０８はパラメータ入力レジスタ２０５へ入力され
たデータを受取るよう接続されている。以下でわ
かるように、音声データの各枠は、枠が仮に記憶
されるコード化形式でパラメータ入力レジスタ２
０５を介してランダム・アクセス・メモリ
（RAM）２０３へ３から６ビツト部で入力され
る。ランダム・アクセス・メモリ（RAM）２０
３に記憶されたコード化パラメータの各々はパラ
メータ読取専用メモリ２０２により10ビツト・パ
ラメータに変換され、パラメータ出力レジスタ２
０１に一時的に記憶される。 なお、第４−１図は、第４図のFIFOの内をブ
ロツク図で示すもので、更に詳細には、第１９〜
第２３図に示されている。 又、第４−２図は、第４図のROM制御論理２
１７の内をブロツク図で示すもので、更にその詳
細は、第１２−１５図に示されている。 第７図に関連して説明されるように、データの
枠は入力されている特定の枠の長さに応じて全体
又は部分的に第１７図、第１８図のパラメータ入
力レジスタ２０５へ入力される。第１７図、第１
８図の条件デコーダ及びラツチ２０８はデータの
枠の特定部分に応答して繰返し、零に等しいピツ
チ、零に等しいエネルギ、旧ピツチ、旧エネル
ギ・ラツチをセツトする。これらのラツチの機能
は以後第１２図〜第２４図に関連して説明され
る。条件デコーダ及びラツチ２０８と共に様々な
タイミング信号を用いて第１８図の内挿ゲート２
０９を制御する。ゲート２０９は、内挿が禁止さ
れるべき時禁止信号を、パラメータを零にすべき
時零パラメータ信号を発生し、そして特にパラメ
ータ入力レジスタ２０５中のデータをコード化パ
ラメータ・ランダム・アクセス・メモリ２０３へ
ロードさせるパラメータ・ロード付勢信号を発生
する。 パラメータ出力レジスタ２０１中のパラメータ
はパラメータ内挿関数ブロツク２３へ印加され
る。音声エネルギを含む入力されたK1−K10音
声パラメータはＫスタツク３０２とE10ループ３
０４に記憶され、一方ピツチパラメータはピツ
チ・レジスタ３０５に記憶される。音声パラメー
タとエネルギ・フアクタは記録論理部３０１を介
してフイルタ及び励振発生器２４中のアレイ乗算
器４０１へ印加される。しかしながら以下でわか
るように、新たなパラメータがパラメータ出力レ
ジスタ２０１にロードされると、これは直ちにＫ
スタツク３０２又はE10ループ３０４又はレジス
タ３０５に挿入されるのではなく、Ｋスタツク３
０２、E10ループ３０４又はレジスタ３０５中の
対応する値は８内挿サイクルを経て、その間Ｋス
タツク、E10ループ３０４、又はレジスタ３０５
中の現在の値とパラメータ出力レジスタ２０１中
のパラメータの目標値との間の差の部分がＫスタ
ツク３０２、E10ループ３０４又はレジスタ３０
５中の現在の値に加算される。 基本的にはピツチ・エネルギとK1−K10音声
パラメータの内挿を実行するため同一の論理回路
が使用される。パラメータ出力レジスタ２０１か
らの目標値は対応するパラメータの現在値と共に
減算器３０８へ印加される。選択器３０７はどの
パラメータが現在パラメータ出力レジスタ２０１
にあるかに応じてピツチ論理部３０６からの現在
のピツチ、又はKE10転送レジスタ３０３からの
現在のエネルギ又はＫ係数のどれかを選択し、こ
れを減算器３０８と遅延回路３０９へ印加する。
以下でわかるように、遅延回路３０９はどこでも
零遅延から３ビツト遅延の遅延を与える。遅延回
路３０９の出力と共に減算器３０８の出力は加算
器３１０へ送られ、その出力は遅延回路３１１へ
印加される。遅延回路３０９に関係する遅延が零
の時、パラメータ出力レジスタ２０１中の特定の
パラメータの目標値は実質的にＫスタツク３０
２、E10ループ３０４又はピツチ・レジスタ３０
５の適当な所に挿入される。遅延回路３１１の遅
延は３から０ビツトで、遅延回路３０９の遅延が
零ビツトの時３ビツトであり、これにより選択器
３０７、遅延回路３０９，３１１、加算器３１０
及び減算器３０８の全遅延は一定である。遅延回
路３０９，３１１の遅延を制御することにより、
減算器３０８から出力される差（これは目標値と
現在値との間の差）の全て、1/2、又は1/4又は1/
８をパラメータの現在値に加算する。表に記述
する方法で遅延を制御することにより、相対的に
滑らかな８段階パラメータ内挿が達成される。 米国特許第4209844号はその第８〜１１図を参
照して音声合成フイルタを説明しており、音声係
数K1−K9は更新されるまでＫスタツク中に連続
に記憶され、一方K10係数と音声エネルギ（米国
特許第4209844号では文字Ａで参照されている）
は周期的に交換される。パラメータ内挿器２３で
は、音声係数K1−K9は同様に更新されるまでス
タツク３０２に記憶され、一方フイルタ及び励振
発生器２４の動作の20サイクル時の間エネルギ・
パラメータとK10係数は実質的に場所を交換す
る。この機能を実施するため、E10ループ３０４
はエネルギ・パラメータとK10係数の両方を記憶
し、これをＫスタツク３０２の適当な位置へ交互
に入力する。KE10転送レジスタ３０３はE10ル
ープ３０４からK10又はエネルギ・パラメータの
どちらか、又は論理部３０７−３１１により内挿
するためＫスタツク３０２から適当なK1−K9音
声係数がロードされる。 以下でわかるように、記録論理３０１はデータ
をアレイ乗算器４０１に印加する前にＫスタツク
３０２からのデータにブースのアルゴリズムを実
行することが望ましい。これにより記録論理３０
１は米国特許第4209844号記載のアレイ乗算器に
比較してアレイ乗算器の寸法を減少させることを
可能とする。 フイルタ及び励振発生器２４はアレイ乗算器４
０１を含み、その出力は加算マルチプレクサ４０
２に接続される。加算マルチプレクサ４０２の出
力は加算器４０４の入力に結合され、その出力は
遅延スタツク４０６と乗算マルチプレクサ４１５
に結合される。遅延スタツクの出力は加算マルチ
プレクサ４０２とＹラツチ４０３への入力に印加
される。Ｙラツチ４０３の出力は打ち切り論理４
２５と共に乗算マルチプレクサ４１５の入力に結
合される。乗算マルチプレクサ４１５の出力はア
レイ乗算器４０１への入力として印加される。以
下でわかる通り、フイルタ及び励振発生器２４は
米国特許第4209844号記載のデイジタル・フイル
タを利用している。種々の微細な内部接続は第５
図では簡明さのため図示していないが、これは第
２９図、第３１図、第３２図、第３４図と関連し
て記述される。 有声励振データは無声音／有声音ゲート４０８
から送られる。以下で詳細に説明するように、パ
ラメータ入力ゲート２０５に挿入されたパラメー
タは圧縮データ形式で送られる。用いたデータ圧
縮法によると、コード化ピツチパラメータは入力
レジスタ２０５中で零の時にはこれは条件デコー
ダ及びラツチ２０８により無声音状態と解釈され
る。ゲート４０８は無声音発生器４０７からラン
ダム化データを励振入力として送ることにより応
答する。しかしながら、コード化ピツチ・パラメ
ータが他の何らかの値の時、これはパラメータ
ROM２０２によりデコードされ、パラメータ出
力レジスタ２０１にロードされ、直接又は前述の
内挿法を用いてピツチ・レジスタ３０５に挿入さ
れる。ピツチ・レジスタ３０５中の数により指示
される周期をもとに、有声励振がチヤープ
（chirp）ROM４０９から得られる。米国特許第
4209844号に記載されているように、有声励振信
号は繰返しチヤープ関数のようなインパルス関数
又は他の繰返し関数である。本実施例では、チヤ
ープが発生音声から「あいまい性」を減らす傾向
があるため、これが選択されている（なぜなら、
これはインパルス関数より声帯の作用を明らかに
密接にモデル化するからである）。チヤープはチ
ヤープROM４０９により繰返し発生させる。チ
ヤープROM４０９はカウンタ・ラツチ４１０に
よりアドレスされ、そのアドレスは１加算回路４
１１で増分される。カウンタ・ラツチ４１０中の
アドレスは１加算回路４１１で増加し続け、１加
算回路４１１から出力されるアドレスの大きさと
ピツチ・レジスタ３０５の内容を比較する大小比
較器４１３が、カウンタ・ラツチ４１０中の値が
ピツチ・レジスタ３０５中の値と比較できる、す
なわち越えるまでリセツト論理４１２を介して再
循環し、又この時リセツト論理４１２がカウンタ
４１０中のアドレスを零とする。アドレス零から
始めて、約50アドレスまで拡大するのがチヤープ
ROM４０９のチヤープ関数である。カウンタ・
ラツチ４１０とチヤープROM４０９は、50より
大きいアドレスによりチヤープ関数の一部がチヤ
ープROM４０９から無声ゲート４０８へ出力さ
れないように設定されている。このようにして有
声音声の間ピツチ関連周期を基にチヤープ機能が
繰返し発生される。 第６図は音声合成処理装置１０で発生される
種々のタイミング信号の発生間のタイミング関係
を図示している。又データの新たな枠が合成処理
チツプ１０へ入力される時に関するタイミング関
係、入力されたパラメータに対して行なわれる内
挿に関するタイミング関係、格子フイルタの周期
と以上のことに関するタイミング関係及び基本ク
ロツク信号に対する以上のこと全ての関係が図示
されている。 合成処理装置１０は予充電、条件放電型論理を
用いて実現されるのが望ましく、それ故第６図は
このような予充電、条件放電論理に適切に使用さ
れるクロツクφ1−φ4を示す。２つの主クロツク
相（φ1とφ2）と２つの予充電クロツク相（φ3と
φ4）がある。位相φ3は位相φ2の最初の半分の間
低状態でそれ故予充電として作用する。クロツク
φ1−φ4の組がデータの１ビツトをクロツクする
のに必要で、これが周期に対応する。 周期はT1−T20の名を有し、各々が５マイク
ロ秒のオーダーの周期を有することが望ましい。
５マイクロ秒のオーダーの周期を選択することに
より、以下で明らかとなるように、Ｄ−Ａ出力部
２５（第５図）に5KHzの周波数応答を与える
10KHz速度（すなわち100マイクロ秒）でデータ
をデイジタル・フイルタから出力することを可能
とする。しかしながら、必要な周波数応答に応じ
て、又使用する音声係数の数に応じて、又使用す
る論理の型に応じて第６図に示したクロツク及び
クロツク位相の周期又は周波数は必要に応じて実
質的に変更できることが当業者には認められる。 米国特許第4209844号に説明されているように、
フイルタ励振発生器２４のデイジタル・フイルタ
の１サイクル時は20周期T1−T20を含むことが
望ましい。 番号501にはパラメータ・カウント（PC）タイ
ミング信号が図示されている。本実施例では13の
PC信号、PC＝１からPC＝12がある。これらの
内の最初の12個、PC＝０からPC＝11は、エネル
ギ、ピツチ、K1−K10パラメータの各々がパラ
メータ出力レジスタ２０１で利用可能である時に
対応している。最初の12個のPCの各々はＡ及び
Ｂと名付けた２サイクルを含む。このサイクルの
各々は周期T17に開始し、以後のT17まで続行す
る。各PCの間でパラメータ出力レジスタ２０１
からの目標値がパラメータ内挿器２３のＫスタツ
ク３０２中の現在値で内挿される。Ａサイクルの
間、内挿されているパラメータは適当な時間周期
の間Ｋスタツク３０２、E10ループ３０４又はレ
ジスタ３０５の内の適当なものから取除される。
Ｂサイクルの間に新たに内挿された値がＫスタツ
ク（又はE10ループ又はピツチ・レジスタ）に再
挿入される。第13PC，PC＝12はタイミング用に
与えられているため、各2.5ミリ秒内挿周期毎に
全12パラメータが１回内挿される。 第５図のパラメータ内挿器２３に関して説明し
たように、読取専用メモリ１２ａ−ｂから合成処
理装置１０へデータの新たな枠を入力する度に８
回の内挿が実行される。これは第６図の番号502
で示され、タイミング信号DIV１，DIV２，DIV
４，DIV８が図示されている。これらのタイミン
グ信号は図示した特定の内挿カウント（IC）の
間に発生する。IC０の間に読取専用メモリ１２
ａ−ｂから合成器へ新たなデータが入力される。
パラメータのこれら新たな目標値が次の８内挿カ
ウントIC１からIC０の間使用される。ピツチ・
レジスタ３０５、Ｋスタツク、E10ループ３０４
中の現存のパラメータは各内挿カウント毎に１回
内挿される。最終内挿カウントIC０で、ピツ
チ・レジスタ３０５、Ｋスタツク３０２、E10ル
ープ３０４中のパラメータの現在値は前のIC０
で入力された目標値に最終的に到達し、次いで新
たな目標値が新たなデータの枠として再び入力さ
れる。内挿カウントが2.5ミリ秒の周期を有して
いる限り、新たなデータ枠が合成器チツプに入力
される周期は20ミリ秒、すなわち50Hzの周波数に
等しい。減算器３０８により生じた差の1/8が加
算器３１０の現在値に加算される内挿カウントに
DIV８信号が対応し、一方DIV４の間は差の1/4
が加算され、以下同様である。従つてDIV２の間
減算器３０８からの差が加算器３１０中のパラメ
ータの現在値に加算され、最後にDIV１の間で全
差が加算器３１０で加算される。前述したよう
に、この内挿法の効果は表に示されている。 新たなパラメータは50Hz速度で音声合成器へ入
力されることは前述した。パラメータ内挿器２３
及び励振発生器２４（第５図）でピツチ・デー
タ、エネルギ・データ、K1−K10パラメータは
10ビツトのデイジタル２進数として記憶され用い
られていることが以後明らかとなる。これら12の
パラメータの各々が読取専用メモリ１２ａ，１２
ｂのような外部源からの50Hz速度の10ビツト２進
数により更新されると、これは12×10×50、すな
わち6000Hzビツト速度を必要とする。以下で説明
するデータ圧縮技術を用いて、合成処理装置１０
に要するビツト速度を秒当り1000から1200ビツト
のオーダーに減少した。さらに大事なことは、本
明細書で開示する音声圧縮法が圧縮されないデー
タを用いたものと比較して、発生した音声の品質
が認められる程悪化していないことが見出され
た。 使用したデータ圧縮法は第７図に図式的に示さ
れている。第７図を参照すると、４つの異なる長
さのデータ枠が図式的に示されている。有声枠と
いう名のものは56ビツト長を有し、一方無声枠と
いう名のものは33ビツト長を有し、「繰返し枠」
と呼ばれるものは11ビツト長を有し、零エネルギ
枠又は15に等しいエネルギと呼ばれるものはわず
か４ビツト長を有している。「有声枠」はパラメ
ータK7のコード化４ビツトと共にコード化エネ
ルギ・パラメータのデータの４ビツトを与える。
データの６ビツトは３つのコード化パラメータ、
ピツチ、K1，K2の各々に予約されている。パラ
メータK3からK6に５ビツトのデータが予約され
ている。加えて、３つのコード化音声パラメータ
K8−K10Kの各々に３ビツトのデータが与えら
れ、最後に繰返しビツト用に他のビツトが予約さ
れている。 各パラメータ10ビツトの２進データを入力する
代りに、コード化パラメータによりパラメータ
ROM２０２をアドレスすることにより10ビツ
ト・パラメータに変換されるコード化パラメータ
を入力する。従つて例えば係数K1はK1の６ビツ
ト・コードに従つて36の異なる値の内の１つをと
り、36の値の各々はパラメータROM２０２に記
憶された10ビツト数値係数である。従つて係数
K1とT2の実際の値は36の異なる値の内の１つを
とり、一方係数K3からK6の実際の値は20の異な
る値の内の１つを取る。係数K7は16の異なる値
の内の１つを取り、係数K8からK10の値は８の
異なる値の内の１つである。コード化ピツチ・パ
ラメータは６ビツト長で、それ故64までの異なる
値を有する。しかしながら、これらの内の63のみ
が実際のピツチ値を反映し、000000のピツチコー
ドはデータの無声枠を表わすために使用されてい
る。コード化エネルギ・パラメータは４ビツト長
で、それ故通常16の利用可能な10ビツト値があ
る。しかしながら、0000に等しいコード化エネル
ギ・パラメータは語、文等の間にある静止時に生
じる無声枠を指示する。反対に1111に等しいエネ
ルギ・パラメータ（15に等しいエネルギ）は会話
音声の部分の終了を表わすために用いられ、合成
器が発生を停止することを指示する。従つてコー
ド化エネルギ・パラメータに利用可能な16コード
の内、14を用いて異なる10ビツト音声エネルギ・
レベルを表わす。 係数K1はK2より音声に多大の影響を与え、又
K2はK3より音声に多大の影響を与え、又低位の
係数にも全て同様のことが言えるため、コード化
係数K1とK2はコード化係数K3−K6より多くの
ビツトを有し、係数K3−K6はコード化係数K7よ
り多くのビツトを有する。従つて、例えば係数
K8からK10より係数K1とK2に大きな意味を与え
て、係数K1とK2を定めるコード化形式にK3−
K6又はK7−K10より多くのビツトを使用する。 又有声音スピーチデータは音声を正しくモデル
化するには無声音スピーチ（unvoiced speech）
より多くの係数を要することが知られており、そ
れ故無声枠に出会つた時には係数K5からK10は
更新されず、単に零にされる。非コード化ピツ
チ・パラメータが000000に等しいため、合成処理
装置は無声音枠が出力されていることを理解す
る。 又発声の間パラメータが20ミリ秒間著しく変化
しない、特にK1−K10係数が殆んど不変のまま
しばしばとどまる瞬間が度々あることも知られて
いる。従つて、新たなエネルギと新たなピツチを
合成器に入力するが、前に入力したK1−K10係
数が不変の繰返し枠が用いられる。通常オフのエ
ネルギとピツチとの間の繰返しビツトがオンとな
つているため合成処理装置は10ビツト繰返し枠を
認識する。前述したように、合成処理装置に指示
することが望ましい音声間又は音声終了時の休止
が発生する。この休止は零に等しいコード化エネ
ルギ枠により指示され、この時合成処理装置はこ
の枠に４ビツトのみがサンプルされていることを
認める。同様に、「15に等しいエネルギ」の時も
４ビツトのみがサンプルされる。実際の値の代り
に音声用コード化値を用いることのみでデータ比
率（date rate）を55×50、すなわち秒当り2750
ビツトに減じることができる。加えて第７図に示
すように可変枠長を用いることにより、話者と話
される題材に応じて秒当り1000から1200ビツトの
オーダーにデータ比率をさらに減ずることができ
る。 第４図、第５図の音声合成器の様々な部分は、
例えば合成処理装置１０を形成するため半導体チ
ツプ上に実現された論理回路を詳細に図示する第
８図〜第４２図を参照して以下に説明される。上
述の図面において、以下の説明は回路の多くの部
分で有効な論理信号を参照する。Ｐチヤネル
MOS素子では論理零は負電圧、すなわちVddに
対応し、一方論理１は零電圧、すなわちVssに対
応することを記憶されたい。さらに、上述の図面
に図示されているＰチヤネルMOSトランジスタ
は論理零、すなわち負電圧がそのゲートに印加さ
れた時に導通することも記憶されたい。バーなし
の、すなわち上に横棒を有しない論理信号を参照
した時、論理信号は「真」論理と解釈される。す
なわち、２進数１は信号の存在（Vss）を示し、
一方２進数０は信号の不在（Vdd）を示す。上に
横棒をつけた論理信号名は「偽」論理である。 すなわち、２進数０（Vdd電圧）は信号の存在
を示し、一方２進数１（Vss電圧）は信号の不在
を示す。調時ゲートの数字３は予充電として位相
φ3が用いられ、又調時ゲートの４は予充電クロ
ツクとして位相φ4が用いられることを指示して
いることを理解されたい。ゲートの「Ｓ」はゲー
トが静的に操作されることを示す。 第８図、第１０図を参照すると、これは合成処
理装置１０のタイミング論理部２０の詳細な複合
論理配線図を形成する。カウンタ５１０はシフト
レジスタ５１０ａと帰還論理５１０ｂとを含む擬
似乱シフト・カウンタである。カウンタ５１０は
擬似乱数的にカウントし、シフトレジスタ５１０
ａからの真及び偽出力はタイミングPLAの入力
部５１１（第１１図）へ送られる。タイミング
PLAによりデコードされた各種Ｔ周期はその出
力線に隣接して図示されている。タイミング
PLAの部分５１１ｃ（第１１図）は特定のＴ周
期、Ｔ１０−Ｔ１８等の周期信号の種種の組合せ
や順序を発声する出力タイミングPLA５１２に
印加される。タイミングPLA５１１（第１１図）
の部分５１１ａ，５１１ｂ（第１０図）は以後説
明される。 パラメータ・カウントはパラメータ・カウンタ
５１３により保持される。パラメータ・カウンタ
５１３は別の実施例でSLOW及びSLOW Ｄに応
答する回路と１加算回路を含む。SLOWでは、
パラメータ・カウンタはＢサイクルに入る前にパ
ラメータ・カウントのＡサイクルを２回（全３回
のＡサイクル）繰返す。すなわち、パラメータ・
カウントの周期が２倍となり、従つて格子フイル
タに印加されるパラメータは通常速度の半分で更
新され内挿される。SLOW発声動作の間各パラ
メータ・カウント間で入力パラメータが１回だけ
内挿されることを確実にするため、各パラメー
タ・カウントは３回のＡサイクルに続く１回のＢ
サイクルを含む。Ａサイクルの間に内挿が開始さ
れ、Ｂサイクルの間に内挿結果がＫスタツク３０
２、E10又はピツチレジスタ３０５の適当な所に
再挿入されることを想起されたい。従つて、Ｂサ
イクルが保持される直前の内挿結果のみがＫスタ
ツク３０２、E10ループ３０４又はピツチレジス
タ３０５に再挿入されるため、音声パラメータの
同一値が再循環することを除いてＡサイクルを単
に繰返すことは何の効果もない。それ故、別の実
施例では、音声モジユールは通常速度より遅く話
すよう指令できる。しかしながら本実施例ではこ
の能力は必要なく、SLOW及びSLOW Ｄ入力は
Vssに結合される。 パラメータ・カウンタ５１３が１加算回路を含
むため、そこからの結果PC1−PC4は合成処理装
置が動作している特定のパラメータ・カウントを
２進形式で表現する。出力PC0はパラメータ・カ
ウントがＡ又はＢどちらのサイクルにいるかを指
示する。パラメータ・カウントのパラメータ10進
値は、PC＝０，PC＝１，PC＝７のように命名
されているタイミングPLA５１４（第８図、第
９図）によりデコードされる。特定のパラメータ
とPCの値との間の関係は第７図に記述されてい
る。タイミングPLA５１１（第１１図）の出力
部５１１ａ，５１１ｂ（第１０図）はタイミング
PLA５１４からの出力と相互接続され、PC＝２
のT9又はPC＝３のT8又はPC＝４のT7…PC＝
10のT1（第１０図）の間、転送Ｋ（TK）信号（第
１０図）は高状態に移行する。同様に、PC＝０
のT3又はPC＝１のT1又はPC＝２のT3…PC＝
11のT7（第１０図、第１１図）の間ロード・パラ
メータ（LDP）タイミング信号（第１０図）は
高状態に移行する。以下でわかる通り、パラメー
タ出力レジスタ２０１から減算器３０８へのデー
タ転送を制御する際に信号TKを用い、KE10転
送レジスタ３０３から適当なパラメータが出力さ
れていることを保証するためこの転送はパラメー
タ・カウンタに入つている特定のパラメータ・カ
ウントに従つて異なるＴ時に発生する。以下でわ
かる通り、信号LDPはパラメータ入力レジスタ
と組合せて使用され、第７図に定める各コード化
パラメータ中のビツト数に従つてロードされてい
るパラメータに関係するビツト数に従つて入力さ
れるビツト数を制御する。 内挿カウンタ５１５は合成処理装置が動作して
いる特定の内挿サイクルを２進カウントするため
のシフトレジスタと１加算回路を含む。合成処理
装置が動作している特定の内挿カウントと、これ
から得られるDIV１，DIV２，DIV４，DIV８タ
イミング信号の関係は第７図に詳細に図示され、
従つて余分な説明は不必要である。しかしなが
ら、内挿カウンタ５１５はＴ１にロードされる３
ビツト・ラツチ５１６を含むことに注意された
い。３ビツト・ラツチ５１６の出力は上述のDIV
１からDIV８タイミング信号を発生するゲート５
１７によりデコードされる。内挿カウンタ５１５
はパラメータ・カウンタ５１３からの信号
RESETFに応答し、PC＝12が発生した後にのみ
内挿カウンタ５１５を増加させることを可能とす
る。 複合配線図を形成する第１２図〜第２４図を参
照すると、ROM／CPUインターフエース論理部
２１の詳細な論理配線図が図示されている。パラ
メータ入力レジスタ２０５は７ビツト・シフトレ
ジスタであり、その大部分の段は２ビツト長であ
る。以下でわかる通り、合成処理装置１０でデー
タが通常クロツクされている速度の半分で読取専
用メモリ１２ａ，１２ｂがデータを出力するた
め、本実施例では段は２ビツト長である。 パラメータ入力レジスタ２０５のコード化デー
タは線路IN０−IN５上をコード化パラメータ
RAM２０３に印加され、このRAM２０３は
PC1−PC4によりアドレスされてどのコード化パ
ラメータが今記憶されているかを指示する。レジ
スタ２０５の内容は「全て１」ゲート２０７、
「全て零」ゲート２０６及び繰返しラツチ２０８
ａにより試験される。以下でわかる通り、ゲート
２０６はレジスタ２０５の下位４ビツトの全て零
を検査し、一方ゲート２０７はこのビツトの全て
１を検査する。ゲート２０７は又PC０，DIV１，
Ｔ１６，PC＝０にも応答するため、この零条件
はコード化エネルギ・パラメータがパラメータ・
レジスタ２０５にロードされている間のみ検査さ
れる。本実施例ではコード化ピツチ・パラメータ
の直前に繰返しビツトが発生する。それ故これは
ＡサイクルのPC＝１の間に検査される。ピツ
チ・ラツチ２０８ｂはコード化ピツチ・パラメー
タの全て零に応答してセツトされ、それ故ゲート
２０６のみならずPC＝１と共に線路２２２上の
ピツチ・データの最上位２ビツトにも応答する。
コード化ピツチ・パラメータが000000で音声を無
声とすべきことを指示している時ピツチ・ラツチ
２０８ｂがセツトされる。 零に等しいエネルギ・ラツチ２０８はゲート２
０６の出力とPC＝０とに応答し、コード化エネ
ルギ・パラメータとして全て零が入力されたかど
うかを検査し、これに応答してセツトされる。旧
ピツチ・ラツチ２０８ｄは前の枠の音声データか
ら零に等しいピツチ・ラツチ２０８ｂの出力を記
憶し、旧エネルギ・ラツチ２０８ｅは前の枠の音
声データから零に等しいエネルギ・ラツチ２０８
ｃの出力を記憶する。旧ピツチ・ラツチ２０８ｄ
と零に等しいピツチ・ラツチ２０８ｂの内容は禁
止信号を発生するため比較ゲート２０９ｃで比較
される。以下でわかる通り、禁止信号は内挿を禁
止し、これは有声から無声へ又は無声から有声音
への変更時には必要なもので、これによりメモリ
要素でゆつくりと内挿されるのと反対に新たな音
声パラメータがＫスタツク３０２，E10ループ３
０４、ピツチ・レジスタ３０５に自動的に挿入さ
れる。又、旧エネルギ・ラツチ２０８ｅと零に等
しいエネルギ・ラツチ２０８ｃの内容がNAND
ゲート２０９ｄにより検査されてデータの無声枠
から有声枠への転移の内挿を禁止する。NAND
ゲート２０９ｄとゲート２０９ｃの出力は
NANDゲート２０９ｅに結合され、その出力は
インバータ２３６によりINHIBIT（禁止）に反転
される。ラツチ２０８ａ〜２０８ｃはゲート２２
５によりリセツトされ、ラツチ２０８ｄ，２０８
ｅはゲート２２６によりリセツトされる。 励振信号が無声の時、K5−K10係数は上述し
たように零にセツトされる。これはピツチが零に
等しく、又PLA５１４からのPC5により指示さ
れるようにパラメータ・カウンタが５より大きい
時ZPAR信号を発生するゲート２０９ｂの作用に
より部分的に遂行される。 又第１２−２４図には指令付勢ロード
（LOAD COMMAND ENABEL）（LDCE）信
号に応答してD1，D2，D3のデータをラツチする
３つのラツチ２１０ａ，ｂ，ｃを含む指令レジス
タ２１０が図示されている。指令レジスタ２１０
の内容は指令デコーダ２１１によりデコードされ
る。 指令デコーダ２１１がLA指令をデコードする
と、データ・バス１７のピンD7，D6，D5，D4
上のデータの４ビツトはアドレス・レジスタ２１
３へラツチされる。アドレス・レジスタ２１３に
含まれるアドレスのニブル（アドレスを表わすデ
ータの部分）がバツフア２１４からADD１−
ADD８ピンを介して読取専用メモリ１２ａ，１
２ｂへ送られる。加えて、LA指令はRB／LA論
理２５０へ送られ、ここで読取専用メモリ１２
ａ，１２ｂを制御するための１命令ピン信号を
発生するために使用される。RB／LA論理２５
０は又LAFIN信号を発生してLA指令の終了を指
示する。 指令デコーダ２１１がREADBYTE（RDBY）
（バイト読取）指令をデコードすると、読取専用
メモリ１２ａ，１２ｂに記憶されたデータは外部
中央処理装置にアクセス可能となる。RDBY指
令によりデータの次の８ビツトが読取専用メモリ
１２ａ，１２ｂからデータ・レジスタ２１２へ読
み込まれる。RDBY指令はデータ・レジスタ制
御回路２９０のゲート２９１へ入力される。ゲー
ト２９１の出力を用いてバツフア２１２ａを制御
し、かつデータ・レジスタ２１２に含まれるデー
タをデータ・バス１７のピンＤ０−Ｄ７に出力す
る。RDBY指令が状態マシン２７０のゲート２
７１，２７２でLA指令の直前に来ると、ゲート
２７４を通過する生成信号はゲート２７３にIO3
命令ピン信号を発生する。この出力IO3を用いて
読取専用メモリ１２ａ，１２ｂのカウンタを初期
化する。RDBY指令は次いでゲート２７５ａ，
２７５ｂを通過した後遅延タイマ・ラツチ２７６
ａ，ｂ，ｃにより遅延される。遅延タイマ・ラツ
チは時間T2にセツトされ、時間T17にリセツト
される。この遅延により読取専用メモリ１２ａ，
１２ｂ中のカウンタを初期化するのに十分な時間
が可能となる。RDBY信号は又状態マシン２７
０のゲート２７８にも印加される。ゲート２７８
の出力はゲート２７７に印加され、ゲート２７９
の出力にREAD BYTE ENABLE（RDBYEN）
（バイト読取付勢）信号を発生する。RDBYEN
信号は特定のＴ周期にデータ・レジスタ制御論理
２９０中のゲート２９２に印加され、ROM１２
ａ，１２ｂからデータ・レジスタ２１２へデータ
をクロツク出力するIO2命令ピン信号を発生する
ために用いられる。RDBY指令がLA指令の直前
にない場合（読取専用メモリ１２ａ，１２ｂ中の
カウンタが既に初期化されている時）、RDBY指
令は状態マシン２７０のゲート２８１に入力され
て、IO3指令ピン信号と遅延タイマ２７６により
発生される対応する遅延は用いられない。 指令デコーダ２１１がREAD BRANCH（RB）
（読取分岐）指令をデコードすると、合成処理装
置１０は読取専用メモリ１２ａ，１２ｂの区域を
間接的にアドレスする。これは、読取専用メモリ
１２ａ，１２ｂに伝送されるI1及びIO4命令ピン
信号を発生するRB／LA論理２５０にRB指令を
印加することにより成される。加えて、RB指令
は、240マイクロ秒遅延し次いでREAD AND
BRACH FINISH（RBFIN）（読取分岐終了）信
号を発生するRBタイマ２５２に印加される。
RRBFIN信号はREAD AND BRANCH命令が
読取専用メモリ１２ａ，１２ｂにより実行された
ことを指示する。RB指令は又状態マシン２７０
のゲート２７２，２８２にも印加される。しかし
ながら、読取専用メモリ１２ａ，１２ｂは
READ AND BRANCH演算の間内部IO命令ピ
ン信号を発生するため、ゲート２８２はゲート２
７４を介して作用して状態マシン２７０により通
常発生されるIO命令ピン信号を減勢する。 指令デコーダ２１１がRESET（RST）（リセツ
ト）指令をデコードすると、RST指令を単独に
又は電源オンクリア（PUC）信号と組合されて
合成処理装置１０を通して種々の機能を初期化又
はリセツトする。 指令デコード２１１がSPEAK（SPK）（発声）
指令をデコードすると、合成処理装置１０は読取
専用メモリ１２ａ，１２ｂに記憶されたコード化
音声パラメータを用いて合成音声を発生する。こ
れは、会話ラツチ２１６ａ，ｂ，ｃをセツトする
のに用いるSPEAK ENABLE（SPEN）（発声付
勢）信号を発生する会話付勢論理２５１により成
される。会話ラツチ２１６ａは、音声が発生され
ていることを合成器１０を通して大々的に使用さ
れるTALK STATUS（TALKST）（会話状態）
信号を発生する。会話ラツチ２１６ａ，ｂ，ｃ
は、1.電源オンクリア（PUC）そして／又はリセ
ツト（RST）、2.ゲート２０７により検出された
「15に等しいエネルギ」、3.外部発声モード（これ
は以後説明される）の間で、バツフアが空で指令
デコーダ２１１が減勢されていることを指示する
信号が発生された時、の場合にラツチ２３２ａ，
ｂによりリセツトされなければセツトされたまま
である。SPK指令は又状態マシン２７０のゲー
ト２８１にも印加され、ここでSPEAK
FINISHED（SPKFIN）（発声終了）信号を発生
するために用いられる。 指令デコーダ２１１がSPEAK EXTERNAL
（SPKEXT）（外部発声）指令を検出すると、合
成処理装置は外部発声動作モードに移行する。外
部発声動作モードでは、商用又は家庭用コンピユ
ータの中央処理装置などの外部源からのコード化
音声パラメータがデータ・バス１７のD0−D7ピ
ンに入力される。ピンD0−D7のコード化音声パ
ラメータは16×８並列入力直列出力（PISO）メ
モリとして構成されている先入先出（FIFO）バ
ツフア・メモリ２２１５に入力される。コード化
音声パラメータはFIFO制御部２２１０を介して
FIFOに入力される。FIFO制御部２２１０は入出
力論理２６０によりWRITE BYTE（WBY Ｔ）
（バイト書込）信号が発生される度にデータの１
バイトを入力する。FIFO２２１５の音声データ
は外部発声動作モードの間パラメータ入力レジス
タ２０５へ直列的に入力され、音声合成が生じ
る。外部発声動作モードは以下の方法で実施され
る。その入力にSPEXTを有する外部発声論理部
２５３は指令デコーダ２１１を減勢する
DECODE DISABLE（DDIS）（デコード減勢）
信号を発生し、ピンＤ０−Ｄ７のデータを命令デ
ータではなく音声データとして処理することを確
実にする。外部発声論理２５３は又FIFOカウン
タ２２２０を初期化し、FIFO制御部２２１０に
クリア（CLR）信号を発生することによりFIFO
２２１５をパージするSPEAK EXTERNAL
EDGE（SPKEE）（外部発声縁）信号も発生する。
FIFO２２１５は又２つの信号を発生するFIFO状
態論理２２３０と関係する。FIFOバツフア２２
１５が半分満たされるとBUFFER LOW（BL）
信号が発生される。この信号を用いて合成器がサ
ービスを要求していることを中央処理装置に知ら
せる。FIFO状態論理２２３０は又FIFOバツフア
２２１５が空であることを指示するBUFFER
EMPTY（BE）（バツフア空）信号を発生する。
BE信号を用いてゲート２３２ｂを介して会話ラ
ツチ２１６をリセツトする。IO論理２２４０に
よりDDIS信号が使用されて、FIFO２２１５か
らロード音声論理２２５０を介してパラメータ入
力レジスタ２０５へFIFO制御部２２１０に音声
データを直列的にシフトさせることを可能とする
直列シフト付勢（SSE）信号を発声する。
ROM／CPUインターフエース論理２１には入出
力論理２６０と割込論理２２６０が関係する。入
出力論理２６０は指令レジスタ２１０に指令をラ
ツチさせることを可能とするLOAD
COMMAND ENABLE（LDCE）（指令ロード付
勢）指令を発生する。これは電源オンクリア
（PUC）又は各種指令の「終了」信号によりセツ
トされるラツチ２６１と、ラツチ２６１の出力に
よりセツトされるラツチ２６２、デコーダ減勢
（DDIS），WRITE SELECT（WS）（書込選択）、
及び信号により成される。それ故、1.現
在指令が実行されていない、2.指令デコーダ２１
１が減勢されていない、3.WRITE SELECT信
号が存在する、4.合成処理装置１０が丁度
WRITE SELECT信号を検出した（が
高状態）の時ラツチ２６３の出力に指令ロード付
勢信号が発生される。入出力論理２６０は、
FIFO制御部２２１０を付勢してコード化音声パ
ラメータの８ビツト・バイトをFIFO２２１５の
最高レベルにロードするWRITE BYTE
（WBYT）（バイト書込）信号も発生する。これ
は、以下の条件が存在する時にWRITE
SELECT（WS）指令によりセツトされるラツチ
２６４を用いて成される。すなわち、1.指令デコ
ーダ２１１がDECODE DISABLE信号（DDIS）
により減勢されていて、SPEAK EXTERNAL
指令が実行されていることを指示している、2.
FIFO２２１５のCOレベルが空である、3.合成処
理装置１０が前の指令を依然として実行していな
い（信号が高状態）、この３つである。
WRITE BYTE（WBYT）信号はゲート２６５
の出力に発生される。入出力論理回路２６０は又
中央処理装置からのREAD SELECT又は
WRITE SELECT入力信号に応答してゲート２
６７の出力に信号を発生する。
信号が高状態の時、信号がゲート２６６
によりリセツトされる時まで中央処理装置は音声
モジユールに結合されている。ゲート２６６は以
下の信号が発生した時常に信号を零にリ
セツトする。すなわち、1.WBYT信号がゲート
２６５の出力に発生させて、データ・バス１７の
データのバイトがFIFO２２１５に読込まれてい
ることを指示する。2.データ・レジスタ制御部２
１９を介してデータ・レジスタ２１２のバツフア
２１２ｆ−ｇによりSR２信号が発生され、
READ SELECT指令により発生された状態信号
が発生していることを指示している、3.データレ
ジスタ制御部２９０を介してデータ・レジスタ２
１２のバツフア２１２ａ−ｈによりSR１が発生
し、READ BYTE信号に先行するREAD
SELECT信号により要求される８ビツト・バイ
トが発生していることを指示している、4.ゲート
２６３により発生されたLDCE指令がゲート２６
６に入力されて、指令レジスタ２１０に指令がラ
ツチされていることを指示している、この４つで
ある。割込論理２２６０は割込（INT）信号を
発生し、中央処理装置に合成処理装置１０の状態
変化を告知する。中央処理装置により監視される
３つの状態信号はBUFFER EMPTY（BE），
BUFFER LOW（BL），TALK STATUS
（TALKST）である。BE及びBL信号はFIFO状
態回路２２３０により発生され、各々バツフア２
１２ｆ，２１２ｇを介して出力される。
TALKSTは会話ラツチ２１６ａにより発生さ
れ、バツフア２１２ｈを介して出力される。BE，
BL又はTALKSTの変化を生じる合成処理装置
１０の状態変化は割込論理２２６０のゲート２２
６１，２２６２，２２６３により検出され、ゲー
ト２２６４，２２６５を介して割込信号（INT）
を発生させる。バツフア２１２ｆ−ｈ中に含まれ
る状態が中央処理装置により読取られたこと、又
はRESET信号を受信したことを指示するSR２信
号の受取後ゲート２２６５を用いてINTをリセ
ツトする。 複合配線図を形成する第２５図、第２７図を参
照すると、パラメータ内挿論理２３が詳細に図示
されている。Ｋスタツク２０３は各々が10ビツト
の情報を記憶する10個のレジスタを含む。小さな
四角の各々は番号３３０に図示した約束に応じて
１ビツトの記憶を表現する。各シフトレジスタの
内容は再循環制御ゲート３１５の制御下で再循環
ゲート３１４を介して再循環するよう配置されて
いる。Ｋスタツク３０２（第２８図）は音声係数
K1−K9を記憶し、係数K10又はエネルギ・パラ
メータを一時的に記憶する。Ｋスタツク３０２か
ら記録論理３０１へ様々な時間周期で出力される
データは表に示してある。 記録論理３０１はＫスタツク３０２をアレイ乗
算器４０１（第２９図、第３１図）に結合する。
記録論理３０１は４個の同一な記録段３１２ａ−
３１２ｄを含み、その内の１つ３１２ａのみが詳
細に図示されている。記録論理３１３の第１段
は、段３１２ａ−３１２ｄの入力Ａに生じるよう
な下位段からの桁上げがもち論基本的にないため
段３１２ａ−３１２ｄと異なる。記録論理は、−
２，＋１，−１出力のみを受取る段０を除いて５段
アレイ乗算器４０１の各段に＋２，−２，＋１，−
１を出力する。実質的には記録論理３０１はブー
スのアルゴリズムを用いて１ビツトの情報の代り
にその各段でアレイ乗算器に２ビツトを処理させ
ている。ブースのアルゴリズムはプレンテイス・
ホール社1975年出版の「デイジタル信号処理の理
論と応用」517−18頁に説明されている。 K10係数とエネルギはE10ループ３０４に記憶
される。E10ループは20段直列シフトレジスタを
含むことが望ましい。E10ループ３０４の10段３
０４ａは直列に結合されることが望ましく、又こ
れも直列接続されている他の10段３０４ｂはＫス
タツク３０２への並列入出力を有する。エネルギ
又はＫ１０係数のどちらかである。適当なパラメ
ータは、時間周期T10にE10ループ３０４からＫ
スタツク３０２へエネルギ・パラメータを転送
し、時間周期T20にE10ループ３０４からＫスタ
ツク３０２へ係数K10を転送するNORゲート３
１６に応答するゲート３１５を介してE10ループ
３０４からＫスタツク３０２へ転送される。
NORゲート３１６は又データを転送している時
にＫスタツク３０２の再循環を禁止するため再循
環制御ゲート３１５も制御する。 KE10転送レジスタ３０３はE10ループ３０４
又はＫスタツク３０２に記憶されているエネルギ
又はK1−K10係数の選択器３０７を介して加算
器３０８と遅延回路３０９への転送を容易にす
る。レジスタ３０３は対のインバータにより与え
られる９段を有し、第10段はE10ループ３０４又
はＫスタツク３０２のどちらかからの10ビツトの
情報の転送を容易にするため選択器３０７とゲー
ト３１７により実質的に与えられる。タイミング
PLA５１１（第８，１０図）のデコーダ部分５
１１ｂにより発生された転送Ｋ（TK）信号によ
り制御される転送ゲート３１８を介してＫスタツ
ク３０２からレジスタ３０３へデータが転送され
る。内挿される、従つてレジスタ３０３へシフト
される特定のパラメータは合成器が動作している
特定のパラメータ・カウントに依存するため、又
Ｋスタツク３０２から出力されて利用可能な特定
のパラメータが合成器が動作している特定の時間
周期の関数であるため、TK信号は第８図、第１
０図に示すようにピツチ・パラメータに対しては
T9時に、K1パラメータに対してはT8に、K2パ
ラメータに対してはT7に、等々に発生する。エ
ネルギ・パラメータ又はK10係数はタイミング
PLA５１１により発生したTE１０信号に応答し
てE10ループ３０４からレジスタ３０３へクロツ
ク出力される。Ｂサイクルの間の各内挿後、(1)ゲ
ート３１５により再循環ゲート３１４がオフされ
ている時信号TKの制御下でゲート３１８を介し
てＫスタツクへ、(2)ゲート３１９を介してE10ル
ープ３０４へレジスタ３０３からデータが転送さ
れる。 他の１ビツト記憶を与える再循環要素３０５ａ
と共に９段シフトレジスタを含むピツチ・レジス
タ３０５に10ビツト・ピツチ・パラメータが記憶
される。ピツチ内挿制御論理３０６により制御さ
れるように、新たな内挿ピツチ・パラメータが線
路３２０に与えられた時を除いて、ピツチパラメ
ータは通常ゲート３０５ａを介してレジスタ３０
５中を再循環する。ピツチ３０５の出力（PTO）
又はレジスタ３０３からの出力は選択器３０７に
よりゲート３１７に印加される。ピツチを内挿す
る時を除いてレジスタ３０３の出力をゲート３１
７へ通常結合する論理３０６により選択器３０７
も制御される。論理３０６は、ＡサイクルのPC
＝１の間加算器３０８と遅延回路３０９にピツチ
を出力し、ＢサイクルのPC＝１の時の線路３２
０上の内挿ピツチ値をレジスタ３０５に復帰させ
るため応答する。ゲート３１７は内挿時にピツ
チ、エネルギ又は係数情報を加算器３０８と遅延
回路３０９に与えるためにのみラツチ３２１に応
答する。データは直列にクロツクされるため、情
報はＡ部の間でクロツクされ始めることもあり、
PCOはレジスタ３０３又は３０５から加算器３
０８又は遅延回路３０９への情報の転送時のいつ
かに論理１に切換わり、それ故ゲート３１７はＡ
サイクル・ラツチ３２１により制御され、このラ
ツチは転送Ｅ１０（TE１０）又は転送ピツチ
（TP）の転送（TK）信号をタイミングPLA５１
１により発生した時PCOに従つてセツトされる。 ゲート３１７の出力は加算器３０８と遅延回路
３０９に印加される。遅延回路３０９の遅延は内
挿カウンタ５１５（第８図、第１０図）により発
生されたDIV１−DIV８信号の状態に依存する。
データは下位ビツトを先にゲート３１７から出る
ため、遅延回路３０９で選択した量だけデータを
遅延し、加算器３０８の出力と共に加算器３１０
の出力を印加することにより、回路３０９で遅延
を与えれば与える程加算器３１０により以後加算
し直される加算器３０８からの差の実質の大きさ
が小さくなる。遅延回路３１１は加算器３１０を
レジスタ３０３，３０５に結合し直す。両遅延回
路３０９，３０３は３ビツトまでの遅延を挿入可
能であり、遅延回路３０９がその最大遅延の時遅
延３１１はその最小遅延にあり、逆も又可であ
る。NANDゲート３２２は加算器３０８の出力
を加算器３１０の入力に結合する。ゲート３２２
はORゲート３２３の出力に応答し、このORゲ
ート３２３はインバータ２３６（第１２−２４
図）からのに応答する。ゲート３２２，
３２３は、Ｋスタツク３０２、E10ループ３０４
及びＰレジスタ３０５の現在値が１段内挿でその
新たな目標値に完全に内挿されるICOに内挿カウ
ンタがなければ、信号がオンとなつた
時加算器３０８からの出力を零とする作用を果た
す。非声枠（第７図）が音声合成チツプに送られ
ると、出力がゲート３０５ａ，３０３′に結合さ
れるシフトレジスタ３２５に遅延回路３１１を結
合するゲート３２４の作用により係数K5−10は
零にセツトされる。ゲート３２４はゲート２０９
ｂ（第１２−２４図）により発生された零パラメ
ータ（ZPAR）信号に応答する。 エネルギ又はK10の新たに内挿された値がレジ
スタ３０３から部分３０４ｂへ入力されている時
ゲート３２６はE10ループ３０４の３０４ｂ部分
のシフトを減勢する。ゲート３２７はレジスタ３
０３の段を結合する転送ゲートを制御し、この段
はＡサイクルの間TK又はTE１０が高状態とな
る、すなわち転送ゲート３１８，３１９により制
御されるようにＫスタツク３０２又はE10ループ
３０４のどちらかからレジスタ３０３がデータを
受取つている時データを段間で直列シフトするこ
とを禁止されている。ゲート３２７の出力は又シ
フトレジスタ３２５の各段とレジスタ３０３を３
０３′に結合するゲートに接続され、これにより
内挿操作後上位10ビツトの後の３ビツトまでを零
にできる。 第２９，３１図はアレイ乗算器４０１の複合論
理配線図を形成する。アレイ乗算器は時々パイプ
ライン乗算器として参照される。例えばミズーリ
大学出版のグラヴイル・イー・オツト著の「パイ
プライン乗算器」を参照されたい。 アレイ乗算器４０１は段０から段４までの５段
と遅延段を有する。アレイ乗算器４０１への入力
は乗算マルチプレクサ４１５からの信号MR0−
MR13により与えられる。MR13は最上位ビツト
でMR0は最下位ビツトである。アレイ乗算器へ
の他の入力は記録論理３０１（第１２図〜第１４
図）からの上述の＋２，−２，＋１，−１出力であ
る。アレイ乗算器４０１からの出力P13−P0は加
算マルチプレクサ４０２に印加される。その最小
位ビツトP0は本実施例では常に論理１にされる、
なぜならこうすることにより２の補数の簡単な打
ち切りにより生じる±１／2LSBの値の代りに打
ち切り誤差を零とする手段が設定される。 アレイ乗算器４０１はＡ−１，Ａ−２，Ｂ−
１，Ｂ−２，Ｂ−３又はＢ−Ｃという名の複数個
の箱形要素により示されている。これらの箱形要
素を作り上げる特定の論理素子は簡単のためこれ
らの要素を繰り返し図示する代りに複合第２９
図、第３１図の右側に図示されて、アレイ乗算器
４０１の論理図を構成する。Ａ−１，A2ブロツ
ク要素はアレイ乗算器の段０を構成し、従つて
各々デコーダ３１３から出力される−２，＋１，−
１信号に応答し、さらにMR2−MR13に応答す
る。アレイ乗算器４０１で乗算が生じると、最上
位ビツトは常に最左列要素に保持され、一方部分
和は連続して右方へシフトしていく。アレイ乗算
器４０１の各段が２つの２進ビツトに演算するの
で、部分和は右へ２桁シフトされる。従つて第１
段のMR0，MR1データ入力にはＡ型ブロツクは
設けていない。又、アレイ乗算器４０１の各ブロ
ツクは記録論理４０１を介して受取つたＫスタツ
ク３０２からの２ビツトの情報に応答するため、
各ブロツクは又乗算マルチプレクサ４１５からの
２ビツトにも応答し、このビツトはインバータ４
３０により反転され、このビツトは又真論理でＢ
型ブロツクにも送られる。 第３２図、第３４図はフイルタ及び励振発生器
２４（アレイ乗算器４０１以外）と出力部２５の
詳細な複合論理配線図を形成する。フイルタ及び
励振発生器２４には、加算マルチプレクサ４０２
を介して線路Ｐ０−Ｐ１３上のアレイ乗算器４０
１の真又は反転出力（第２９図、３１図参照）を
その一方の入力に受取るように接続された加算器
４０４がある。加算器４０４の他方の入力は、加
算器４０４の出力（T10−T18で）、線路４４０
−４５３上の遅延スタツク４０６の出力（T20−
T7とT9）、Ｙラツチ４０３の出力（T8）又は予
充電ゲート４２０からの論理１（条件放電がこの
入力に印加されていない時にはT19）のどれかに
加算マルチプレクサ４０２を介して接続される。
これらの信号がこれらの時間に印加される理由は
上述の米国特許第4209844号の第１２〜２４図か
ら理解できる。もち論、本明細書の第６図を参照
して説明したように、時間周期指定が異なること
を想起されたい。 加算器４０４の出力は遅延スタツク４０６、乗
算マルチプレクサ４１５、１周期遅延ゲート４１
４、加算マルチプレクサ４０２へ印加される。乗
算マルチプレクサ４１５は米国特許第4209844号
中の第８〜１１図の１周期遅延３４′と一般に等
価な一周期遅延ゲート４１４を含む。Ｙラツチ４
０３は遅延スタツク４０６の出力を受取るように
接続される。乗算マルチプレクサ４１５はＹラツ
チ４０３、一周期遅延ゲート４１４、又はバス４
０５上の励振信号の出力をアレイ乗算器４０１の
入力MR０−MR１３に選択的に印加する。遅延
スタツク４０６への入力Ｄ０−Ｄ１３は加算器４
０４の出力から供給される。加算マルチプレクサ
４０２、加算器４０４、Ｙラツチ４０３、乗算マ
ルチプレクサ４１５及び一周期遅延回路４１４の
論理は破線基準Ａにより囲まれた最下位ビツトに
対してのみ詳細に図示してある。フイルタの第13
最上位ビツトも基準Ａ線により囲まれた論理によ
り与えられ、この論理は「Ａ」という名の長い長
方形破線箱により記述される。フイルタで処理さ
れる各並列ビツトの論理は簡明さのため詳細には
図示されていない。下位ビツトより上のフイルタ
処理ビツトの部分は、UVゲート４０８とチヤー
プROM４０９に接続するバス４０５と打ち切り
論理５０１との相互接続に関してのみ要素４０
２，４０３，４０４，４１５，４１４に示した論
理と異なる。この点に関して、UVゲート４０８
とチヤープROM４０９からの出力は入力Ｉ１３
−Ｉ６にのみ印加され、それ故基準Ａ破線内のIx
という名の入力はフイルタの低位６ビツトには必
要ない。同様に、Ｙラツチ４０３からの出力は上
位10ビツトYL13からYL4にのみ印加され、それ
故基準線内のYLxという名の接続はフイルタの
低位４ビツトには必要ない。 遅延スタツク４０６は14個の９ビツト長シフト
レジスタを含み、その各段はφ4とφ4クロツクで
クロツクされるインバータを含む。米国特許第
4209844号に記載されているように、上述の特許
の第８〜１１図のシフトレジスタ３５′に全体が
対応する遅延スタツク４０６はある時間周期での
みシフトされる。これは論理部４１６により成さ
れ、φ1B−φ4BクロツクはPLA５１２（第８図、
第１０図）からのＴ１０−Ｔ１８タイミング信号
から発生される。回路４１６のクロツク・バツフ
アも第３２図、第３４図に詳細に図示されてい
る。 遅延スタツク４０６、アレイ乗算器４０１、加
算器４０２、加算マルチプレクサ４０２、Ｙラツ
チ４０３、乗算マルチプレクサ４１５で扱われる
データは２の補数表示で処理されるのが望まし
い。 無声発生器４０７は、シフトレジスタ４１８に
擬似乱数項を発生するため帰還論理４１９により
えられる帰還項付のシフトレジスタ４１８を含む
乱数ノイズ発生器である。出力はこれから取ら
れ、ラツチ２０８ｄ（第１２−２４図）からの
OLDPにも応答するUVゲート４０８に印加され
る。新たな音声パラメータがレジスタ２０５に入
力されると直ちにピツチ＝０ラツチ２０８ｂが状
態を変えるため、旧ピツチ・ラツチ２０８ｄがゲ
ート４０８を制御する。しかしながら、これは内
挿カウントIC０で発生するため、又無声状態の
間次のIC0までＫスタツク３０２、E10ループ３
０４、ピツチレジスタ３０５に新たな値が内挿さ
れないため、音声励振値は８内挿サイクルが発生
するまでチヤープROM４０９からの周期的励振
から非声発生器４０７からの乱励振に変化できな
い。ゲート４２０はゲート４０８の出力と励振信
号Ｉ１３の最上位ビツトの間でNOR演算（論理
和の否定）を行い、これにより実質的に非声音声
の間符号ビツトを乱数的に変更させる。ゲート４
２１は非声発生状態の間励振信号の最上位ビツト
I12を実質的に論理１に強制する。従つてゲート
４０８，４２０，４２１の組合せ効果として、定
常的に0.5に等しい割合でランダムに変えられる
符号がフイルタ及び励振発生器２４のフイルタに
印加されることになる。 有声音声の間チャープROM４０９は線路Ｉ６
−Ｉ１３上にフイルタヘの８ビツト出力を与え
る。この出力は、グラフ化した時チヤープ関数を
表わす41の連続変化値を含む。ROM４０９の内
容は表にあげてある。ROM４０９はその出力
を反転するように設定されており、従つてデータ
は補数形式で記憶される。チヤープ関数値とチヤ
ープROMに記憶された補数値は２の補数形式か
つ16進記法で記述されている。ROM４０９は８
ビツト・レジスタによりアドレスされ、その内容
は１加算回路４１１によりフイルタを通して各サ
イクル毎に更新される。レジスタ４１０の内容が
レジスタ３０５の内容に等しいか又は大きくなつ
た時４１０の内容を零とするためレジスタ４１０
の出力を大小比較器４０３中でピツチ・レジスタ
３０５の内容と比較する。第４１図、第４２図に
詳細に図示されているROM４０９は、110010よ
り大きいアドレスは乗算マルチプレクサ４１５へ
の線路Ｉ１３−Ｉ６に全て零を出力させるように
配置されている。零は又アドレス位置４１−５１
にも記録されている。従つてチヤープは必要に応
じてアドレス位置５０までを占有するように拡大
できる。 第３６図、第３７図を参照すると、RAM２０
３の詳細な複合論理配線図が図示されている。
RAM２０３はPC１−PC４のアドレスによりア
ドレスされ、このアドレスはPLA２０３ａでデ
コードされ、どのコード化パラメータをRAM２
０３へ入力するかを定める。RAM２０３は12の
デコードされたパラメータを記憶し、このパラメ
ータは第７図を参照して記述したデコード法に従
つて３ビツトから６ビツト間の可変ビツト長を有
する。RAM２０３の参照Ｂの各セルは第３７図
に詳細に図示されている。読取／書込制御論理２
０３ｂはＴ１，DIV１，PC０、及びパラメー
タ・ロード付勢に応答し、論理部２０９ａ（第１
２−１４図）からのパラメータ・ロード付勢によ
り付勢された時内挿カウント零の間各パラメー
タ・カウントのＡサイクルの間にRAM２０３に
書込む。第１２，１３図に示すようにデータはレ
ジスタ２０５から線路IN０−IN５上をRAM２
０３へ入力され、データは又前述の図に図示して
あるように線路CR０−CR５上をROM２０２へ
出力される。 第３８図、第３９図には、ROM２０２の論理
線図が図示されている。ROM２０２は米国特許
第3934233号開示の型式の仮想接地ROMである
ことが望ましい。RAM２０２及びパラメータ・
カウンタ５１３からのアドレス情報は参照部Ａに
詳細に図示するアドレス・バツフア２０２ｂに印
加される。アドレス・バツフア２０２ｂに用いら
れるNORゲート２０２ａは参照部Ｂに詳細に図
示されている。アドレスバツフア２０２ｂの出力
はＸデコーダ２０２ｃ又はＹデコーダ２０２ｄに
印加される。ROMは参照部ｃと名付けた10個の
部分に分割され、その内の１つが詳細に図示され
ている。各部からの出力線の大要は第１２，１３
図に示されるようにインバータを介してレジスタ
２０１へ印加される。Ｘデコーダは68本のＸデコ
ード線の内の１本を選択し、一方Ｙデコーダ２０
２ｄは上述の米国特許第3934233号に詳細に説明
されているように、隣接する拡散線対間のトラン
ジスタ・セルの存否を検査する。本実施例の
ROM２０２に記憶されるのが望ましいデータは
表にあげてある。 第４１図、第４２図はチヤープROM４０９の
複合配線図を形成する。ROM４０９はレジスタ
４１０からのアドレス線A0−A8（第３２図、第
３４図）と乗算マルチプレクサ４０５への線路I6
−I11上の出力情報及びゲート４２１，４２０へ
の線路I1，I2を介してアドレスされ、この全てが
第３２図、第３４図に示されている。第３２図、
第３４図を参照して前述したように、レジスタ４
１０中で所定のカウントに到達した後、これは本
実施例では10進数51に等価なカウントであるが、
チヤープROMは全て零を出力する。ROM４０
９は線路₀，₁（及びA₀とA₁）のアドレスに応
答するＹデコーダ４０９ａと路線₂から₅（及
びA₂−A₅）上のアドレスに応答するＸデコーダ
４０９ｂとを含む。 ROM４０９はデコーダ４０９ｅからの線路４
０９ｃに従つて10進数51が線路A₀−A₅上に検出
された時にセツトされるラツチ４０９ｃを含む。
デコーダ４０９ｅは又ラツチ４０９ｃをリセツト
する線路A₀−A₈上の論理零もデコードする。
ROM４０９は時間周期T12にゲート４０９ｇを
介してデータをクロツクさせる。タイミング論理
４０９ｆを含む。この時点で、デコーダ４０９ｅ
はアドレス線A₀−A₈上に10進数０又は10進数51
のどちらが発生しているかを決定するために検査
する。どちらかの条件が発生している場合、静的
ラツチであるラツチ４０９ｃはフリツプさせられ
る。 アドレス・ラツチ４０９ｂは時間周期T13でセ
ツトされ、時間周期T11でリセツトされる。ラツ
チ４０９ｈは、ラツチ４０９ｃがセツトされてい
る時ラツチ４０９ｃが線路A₀−A₅上に10進数51
を強制させることを可能とする。従つて、51より
大きいアドレスレジスタ４１０のアドレスに対し
て、アドレスは最初時間周期T12でサンプルされ
て、ラツチ４０９ｃをリセツトするためリセツト
論理４１２（第３６−３７図）により零にリセツ
トされているか、又はアドレスが零にリセツトさ
れておらず、線路A₀−A₈上に入力されるアドレ
スがＴ１３に論理部４０９ｊにより書込まれるか
を決定する。もち論、ROM４０９の位置51には
出力線I6−I11、IM1，IM2上に全て零が記憶さ
れている。従つて論理部４０９ｃ，４０９ｈ，４
０９ｊにより、この場合10進の51である所定値の
アドレスは単に検査されて、リセツトが生じてい
るが、デコーダ４０９ａ，４０９ｂを介して
ROMセルのアレイをアドレスすることが許可さ
れているかどうかを決定する。10進の０と50の間
のアドレスは通常デコーダ４０９ａ，４０９ｂを
介してROMをアドレスする。ROMマトリクス
は米国特許第3934233号記載の型式の仮想接地型
が望ましい。上述したように、ROM４０９の内
容は表にあげてある。チヤープ関数はアドレス
００−４０に配置され、アドレス４１−５１には
零が配置されている。 再び第３２図、第３４図に戻ると、打ち切り論
理４２５とデイジタル対アナログ（Ｄ／Ａ）変換
器が詳細に図示されている。打ち切り論理４２５
はYL₁₃−YL₁₄上の２の補数データをオフセツト
２進数データに変換する回路を含む。論理部４２
５ａ，４２５ｂは符号ビツトを決定し、打ち切り
信号CLIP０とCLIP１を発生するため線路YL₁₃
上のＹラツチ４０３からの最上位ビツトを検査す
る。論理部４２５ａはCLIP０信号を発生し、
YL₁₃が論理１でYL₁₂又はYL₁₁のどちらかが論理
零である時Ｄ／Ａ変換器４２６への全ての入力を
零に駆動する。論理部４２５ｂはCLIP１信号を
発生し、YL₁₃が論理０でYL₁₂又はYL₁₁のどちら
かが論理１の時Ｄ／Ａ変換器４２６への全入力を
１に駆動する。論理部４２５ｃは今評価した条件
と反対の条件をYL₁₃−YL₁₁に対し検査して、打
ち切りが生じない時にはNORM信号を発生する。
この打ち切り機能はYL₁₁，YL₁₂の有効ビツトを
実質的に打ち切る。通常多くの他の回路では打ち
切りが生じる場合は低位ビツトが打ち切られるた
めこれはいくらか異常な打ち切りであることを理
解されたい。しかしながら、本回路では、大きな
正負値が実質的にクリツプされる。有効数字が小
さいより重要なデイジタル音声情報は本打ち切り
法により実質的に４のフアクタだけ増幅される。
論理部４２５ｄの線路YL₁₀−YL₄中のＹラツチ
４０３からの２つの補数データを線路Ｄ／A₆−
Ｄ／A₀の簡単な大小情報に変換する。打ち切り
が生じない場合、YL₁₂とYL₁₁は同一であるため
線路Ｄ／A₇はYL₁₂に接続される。 使用した打ち切り法の効果は表に示されてい
る。出力YL₁₃−YL₄が＋127より大きな10進数を
発生する場合、Ｄ／Ａ変換器入力は全て論理１に
駆動され、出力電流は０である。YL₁₃−YL₄が
−128より小さな10進数を発生する場合、Ｄ／Ａ
変換器入力は全て論理０に駆動され、出力電流は
1500マイクロアンペアである。YL₁₃−YL₄が10
進記法で−１に等しい時中点となり、Ｄ／Ａ出力
電流は250マイクロアンペアに等しい。従つて
Ｄ／Ａ変換器４２６は静レベル（本実施例では
750マイクロアンペア）の上下に変動するアナロ
グ出力を発生する。加えて、音声モジユールが会
話を停止すると、TALKST信号を用いて電力消
費を保持するため出力電流を零とする。 出力Ｄ／A₇−Ｄ／A₀はＤ／Ａ変換器４２６に
結合されている。Ｄ／A₇−Ｄ／A₀は８個のMOS
スイツチング素子４２９ａのゲートに接続される
ことが望ましい。Ｄ／A₇−Ｄ／A₀は又インバー
タ４２９ｂを介して８個のMOSスイツチング素
子４２９ｃにも接続される。スイツチング素子４
２９ａのソースはVssに接続され、スイツチング
素子４２９ｃのソースはVrefに接続される。
Vrefは電流源４２９ｄを飽和動作モードにバイ
アスするように計算された所定の電圧である。ス
イツチング素子４２９ａ，４２９ｃのドレインは
Ｄ／Ａ変換器４２９の各脚の共通点に接続され、
電流源素子４２９ｄのゲートに結合されている。
電流源４２９ｄはVssに接続された各電流素子の
ソースと並列に結合された電流担持電極を有す
る。電流素子４２９ｄのドレインは1.8Kオーム
抵抗を介して出力ピンから商用又は家庭用コンピ
ユータに含まれる音声増幅器とスピーカ回路に接
続される。 Ｄ／Ａ変換器４２６はYL₁₃−YL₄に含まれる
符号データと大小データをアナログ信号に実質的
に変換し、このアナログ信号は一定成分の交番信
号として特徴づけられることが当業者には認めら
れる。加えて、本明細書で開示したようなＤ／Ａ
変換器は音声合成回路に加えて他の実施例にも使
用例を見出すことは明らかである。 読取専用メモリ１２ａ，１２ｂは本発明の譲受
人に譲渡された米国特許第4189779号に図示され
記載されている型式のものであることが望まし
い。 本発明は特定の実施例を参照して記述してきた
が、この発明は限定する意味で解釈されるもので
はない。本発明の説明を参照して、記載した実施
例の種々の修正や本発明の別の実施例は当業者に
は明らかとなる。それ故添附した特許請求の範囲
は本発明の真の範囲内に該当する修正や実施例を
カバーするものと考えられる。 表 合成処理装置１０は各枠内の８点、すなわち
2.5ミリ秒に１回12個全ての音声パラメータの近
似的に線形な内挿を実行する内挿論理を含む。パ
ラメータはパラメータ・カウンタにより選択され
て１時に１つ内挿される。内挿論理はその現在値
（すなわち現在Ｋスタツク、ピツチ・レジスタ、
又はＥ−10ループに記憶されている値）とRAM
２０３にコード化型式で記憶され（ROM２０２
によりデコードされる）目標値からパラメータの
新たな値を計算する。各内挿により計算される値
は以下にあげられている。 ここでPiはパラメータの現在値 Pi＋１は新たなパラメータ値 Ptは目標値 Niは内挿カウンタにより定まる整数 特定の内挿カウントの値Ｎと値Pi−Po／Pt−Po （Poは初期パラメータ値）は以下の通りであ
る。

【表】

【表】

【表】

【表】

【表】

【表】

【表】

【表】

【表】

【表】 【図面の簡単な説明】

第１図は単独又は家庭用コンピユータに接続さ
れた音声モジユール（音声合成器）の前面図であ
る。第２図は音声モジユールを構成することが望
ましい主要部品のブロツク線図である。第３図は
音声モジユールの入出力回路の論理配線図であ
る。第４図及び第５図は（並べて配置した時に）
音声合成処理装置の複合ブロツク線図を形成す
る。第４−１図、第４−２図は、体４図中の
FIFOとROM制御論理２１７の各々をブロツク
図で示す。第６図は合成処理装置に用いられるの
が望ましい。各種タイミング信号のタイミング線
図である。第７図は合成処理装置が必要とするデ
ータ比率を減じるのが望ましいデータ圧縮法を図
式的に示している。第８図、第９図、第１０図、
及び第１１図は合成処理装置のタイミング論理部
（第４図２０）の複合論理配線図を形成する。第
１２図から第２４図は合成処理装置のROM／
CPUインターフエース論理部（第２図、第４図
の２１）の複合論理配線図を形成する。第２５
図、第２６図、第２７図及び第２８図は内挿器
（第４図の２３）の複合論理配線図を形成する。
第２９図、第３０図及び第３１図はアレイ乗算器
（第５図４０１）の複合論理配線図を形成する。
第３２図、第３３図、第３４図及び第３５図は音
声合成処理装置のフイルタ及び励振発生器（第４
図２４）の複合論理配線図を形成する。第３６図
及び第３７図はパラメータRAM（第４図２０３）
の概略配線図である。第３８図〜第４０図はパラ
メータROM（第４図２０２）の概略配線図であ
る。第４１図及び第４２図はチヤープROM（第
５図４０９）の複合配線図である。 １……ケース、２……アクセス・スロツト、３
……ピンコネクタ、４……コンピユータ、５……
スピーカ、１９……中央処理装置、６……音声増
幅器、１０……音声合成処理装置、１１……制御
入出力パツケージ、１２ａ，１２ｂ……読取専用
メモリ、２０……タイミング論理部、２１……
ROM−CPUインターフエース論理部、２２……
パラメータ・ロード、記憶、デコード論理部、２
３……パラメータ内挿器、２４……フイルタ及び
励振発生器、２５……デイジタル−アナログ変換
及び出力部。

Claims (1)

1. 【特許請求の範囲】 １ 外部制御装置からのアドレス情報によりアク
   セス可能な第１の複数のコード化された音声デー
   タを永続的に記憶する第１の記憶装置１２ａ，１
   ２ｂと、 コード化された音声データを人間の音声を表す
   デイジタル音声信号に変換する音声合成処理装置
   （１０−第２図；２２−第４図）と、 前記音声合成処理装置で変換された前記デイジ
   タル音声信号を人間の音声を表すアナログ信号に
   変換するデイジタル−アナログ変換装置４２６
   と、 を有する音声合成器において、 コード化された音声データ、アドレス情報及び
   命令情報のいずれをも含み得るデータ入力を、前
   記外部制御装置から受取るデータ蓄積装置２１２
   と、 前記データ蓄積装置の出力に結合され前記外部
   制御装置により供給されるコード化された音声デ
   ータを選択的に受取り第２の複数のコード化され
   た音声データを一時的に蓄積する第２の記憶装置
   ２２１５と、 前記データ蓄積装置を介して、命令情報を、少
   くとも第１及び第２のコード化された指令を含む
   指令データとして、前記外部制御装置から受取る
   指令記憶装置２１０と、 前記指令記憶装置と接続する指令デコード装置
   ２１１とを備え、 前記指令デコード装置は、前記外部制御装置か
   ら供給され前記第１と第２の記憶装置のいずれを
   動作させるかを指示する前記第１及び第２のコー
   ド化された指令の内のいずれか１つをデコードし
   たことに応答して、前記第１と第２の記憶装置の
   いずれか１つを選択的に作動させ、その結果、 前記選択的に作動された記憶装置は、外部制御
   装置からのアドレス情報によりアクセスされた前
   記第１の複数のコード化された音声データ又は前
   記第２の複数のコード化された音声データのいず
   れかを上記音声合成処理装置へ印加し、更に、前
   記指令デコード装置が前記第２のコード化された
   命令をデコードしたことに応答して、前記外部制
   御装置から前記データ蓄積装置へのデータ入力を
   前記第２の記憶装置がコード化された音声データ
   として受取る制御信号を発生する制御装置２５３
   を含むことを特徴とする音声合成器。