JPH0584964B2 - - Google Patents
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Description
〔発明の技術分野〕
この発明は半導体集積回路（以下、ICと称す
る）における容量結合回路に関する。
〔発明の技術的背景〕
IC内において、エミツタホロワトランジスタ
のエミツタを他の回路に容量結合する容量結合回
路としては、従来、実公昭47−20460号公報に示
されるような回路が知られている。
この公報に記載されている容量結合回路を第２
図及び第３図を用いて説明する。
第２図に示す回路は、エミツタホロワトランジ
スタQ1の出力をトランジスタQ2，Q3によつて構
成される差動増幅回路DEで増幅するものである。
ここで、上記公報に記載される容量結合回路は、
トランジスタQ1のエミツタを容量CMを介して差
動増幅回路DEの入力端子に与えるように構成さ
れる。
第３図は容量CMのIC構造を示すものである。
IC内では、容量CMはアルミニウム、絶縁層、半
導体の組み合せとして形成される。
IC内の容量は上記のような構造をしているた
め、IC内では、本来の容量CM（Metal）の他に、
容量CMのSi領域（Nepi）とICのアイソレーシヨ
ン領域P+との間に、寄生容量CJ（Junction）が形
成される。ICのアイソレーシヨン領域P+は、IC
の接合分離のため、通常、アース電位に設定され
る。このため、上記寄生容量CJは、容量CMのSi
領域（Nepi）とアースGNDとの間に形成され
る。
第２図においては、容量CMの端子のうち、寄
生容量CJが形成される半導体側の端子T1がトラ
ンジスタQ1のエミツタに接続され、金属側の端
子T2が差動増幅回路の入力端子に接続される。
上述した容量結合回路の特徴は、容量CMの接
続構成が上記の如く設定されているため、トラン
ジスタQ1のエミツタから差動増幅回路DEの入力
端子までの信号減衰がないことである。これに対
し、容量CMの接続構成を上記構成とは逆にする
と、すなわち、半導体側の端子Ｔ１差動増幅回路
DEの入力端子に接続するようにすると、次式(1)
で示される減衰量Ａに従つて信号減衰が生ずる。
Ａ＝CM／CM＋CJ ……(1)
〔背景技術の問題点〕
しかしながら、上述した従来の容量結合回路の
場合、寄生容量CJがトランジスタQ1のエミツタ
に直接接続されるため、トランジスタQ1が容量
負荷となる。その結果、トランジスタQ1の動作
が不安定となつたり、発振が生じたりする。
〔発明の目的〕
この発明は上記の事情に対処すべくなされたも
ので、IC内でエミツタホロワトランジスタのエ
ミツタを次段の回路に容量結合するに際し、上記
トランジスタの動作の安定化、発振防止を図るこ
とができる容量結合回路を提供することを目的と
する。
〔発明の概要〕
この発明は、エミツタホロワトランジスタのエ
ミツタと容量の半導体側端子との間に抵抗を挿入
することにより、上記の目的を達成するものであ
る。
〔発明の実施例〕
以下、図面を参照してこの発明の実施例を詳細
に説明する。
第１図は、この発明の一実施例の構成を示す回
路図である。なお、第１図において、先の第２図
と同一部には同一符号を付す。
第１図において、R1は抵抗で、一端はトラン
ジスタQ1のエミツタに接続され、他端は容量CM
の半導体側端子T1に接続されている。これによ
り、信号源SiからトランジスタQ1のベースに入
力された信号は、トランジスタQ1のエミツタか
ら抵抗R1、容量CMの直列接続回路を介して差動
増幅回路DEの入力端子に与えられる。
このように、第１図に示す容量結合回路は、ト
ランジスタQ1のエミツタと容量CMの半導体側端
子T1との間に、抵抗R1を挿入し、トランジスタ
Q1の負荷が容量負荷とならないようにすること
により、エミツタホロワトランジスタQ1の発振
及び不安定動作を防ぐものである。
なお、抵抗1の値は、抵抗R1と寄生容量CJとで
構成されるロウパスフイルタのカツトオフ周波数
c（次式(2)参照）が、伝送する信号帯域の上限
（max）より充分大きくなるように設定される。
c＝１／2πCJR1＞max ……(2)
ところで、トランジスタQ1のエミツタと差動
増幅回路DEの入力端子間でのゲインＧは次式(3)
で示す通りなので、信号減衰を防ぐには、抵抗
R1の値を抵抗R2の値より充分小さくすればよい。
[Technical Field of the Invention] The present invention relates to a capacitive coupling circuit in a semiconductor integrated circuit (hereinafter referred to as IC). [Technical Background of the Invention] Conventionally, as a capacitive coupling circuit that capacitively couples the emitter of an emitter follower transistor to another circuit in an IC, a circuit such as that shown in Japanese Utility Model Publication No. 47-20460 has been known. ing. The capacitive coupling circuit described in this publication is
This will be explained using the drawings and FIG. In the circuit shown in FIG. 2, the output of the emitter follower transistor Q 1 is amplified by a differential amplifier circuit DE composed of transistors Q 2 and Q 3 .
Here, the capacitive coupling circuit described in the above publication is
The emitter of transistor Q 1 is configured to be applied to the input terminal of differential amplifier circuit DE via capacitor CM . FIG. 3 shows the IC structure of capacitor C M.
Within the IC, capacitance C M is formed as a combination of aluminum, insulating layers, and semiconductors. Since the capacitance inside the IC has the structure shown above, in addition to the original capacitance C M (Metal), inside the IC,
A parasitic capacitance C J (Junction) is formed between the Si region (Nepi) of the capacitor C M and the isolation region P + of the IC. The isolation area P + of the IC is
Normally set to ground potential for junction isolation. Therefore, the above parasitic capacitance C J is the Si of capacitance C M
It is formed between the area (Nepi) and the earth GND. In Fig. 2, among the terminals of capacitor C M , terminal T 1 on the semiconductor side where parasitic capacitance C J is formed is connected to the emitter of transistor Q 1 , and terminal T 2 on the metal side is connected to the emitter of transistor Q 1. Connected to the input terminal. A feature of the capacitive coupling circuit described above is that since the connection configuration of the capacitor CM is set as described above, there is no signal attenuation from the emitter of the transistor Q1 to the input terminal of the differential amplifier circuit DE. On the other hand, if the connection configuration of the capacitor C M is reversed from the above configuration, that is, the semiconductor side terminal T1 differential amplifier circuit
When connected to the input terminal of DE, the following formula (1)
Signal attenuation occurs according to the attenuation amount A shown by . A=C M /C M +C J ...(1) [Problems with the background art] However, in the case of the conventional capacitive coupling circuit described above, since the parasitic capacitance C J is directly connected to the emitter of the transistor Q1 , Transistor Q1 becomes a capacitive load. As a result, the operation of transistor Q1 becomes unstable or oscillation occurs. [Purpose of the Invention] The present invention has been made to address the above-mentioned circumstances.When the emitter of an emitter follower transistor is capacitively coupled to the next stage circuit in an IC, it is possible to stabilize the operation of the transistor and oscillate it. An object of the present invention is to provide a capacitive coupling circuit that can prevent the above problems. [Summary of the Invention] The present invention achieves the above object by inserting a resistor between the emitter of an emitter follower transistor and the semiconductor side terminal of a capacitor. [Embodiments of the Invention] Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing the configuration of an embodiment of the present invention. In FIG. 1, the same parts as in FIG. 2 are given the same reference numerals. In Figure 1, R 1 is a resistor, one end is connected to the emitter of transistor Q 1 , and the other end is capacitor C M
is connected to the semiconductor side terminal T1 . As a result, the signal input from the signal source Si to the base of the transistor Q 1 is applied from the emitter of the transistor Q 1 to the input terminal of the differential amplifier circuit DE via the series connection circuit of the resistor R 1 and the capacitor CM . . In this way, the capacitive coupling circuit shown in FIG .
By preventing the load on Q 1 from becoming a capacitive load, oscillation and unstable operation of the emitter follower transistor Q 1 are prevented. Note that the value of resistor 1 is the cutoff frequency of the low-pass filter consisting of resistor R1 and parasitic capacitance CJ .
c (see equation (2) below) is set to be sufficiently larger than the upper limit (max) of the signal band to be transmitted. c=1/2πC J R 1 > max ...(2) By the way, the gain G between the emitter of transistor Q 1 and the input terminal of differential amplifier circuit DE is given by the following formula (3)
As shown in , to prevent signal attenuation, resistor
The value of R 1 may be made sufficiently smaller than the value of resistor R 2 .
このようにこの発明によれば、エミツタホロワ
トランジスタの発振、不安定動作を防止すること
ができる容量結合回路を提供することができる。
As described above, according to the present invention, it is possible to provide a capacitive coupling circuit that can prevent oscillation and unstable operation of an emitter follower transistor.
第１図はこの発明の一実施例の構成を説明する
ための回路図、第２図は従来の容量結合回路の構
成を説明するための回路図、第３図は容量のIC
構造の一例を示す図である。
Q1……エミツタホロワトランジスタ、CM……
容量、R1……抵抗、DE……差動増幅回路。
Figure 1 is a circuit diagram for explaining the configuration of an embodiment of the present invention, Figure 2 is a circuit diagram for explaining the configuration of a conventional capacitive coupling circuit, and Figure 3 is a capacitive IC.
It is a figure showing an example of a structure. Q 1 …… Emitsuta follower transistor, C M ……
Capacitance, R 1 ...Resistance, DE...Differential amplifier circuit.
Claims (1)
ロアトランジスタと、 このエミツタフオロアトランジスタのエミツタ
に一端が接続された抵抗と、 金属、絶縁層、半導体の順で組み合わせられ、
上記半導体側の端子が上記抵抗の他端に接続さ
れ、上記金属側の端子が次段回路の入力端子に接
続される容量と、 この容量を形成するために上記半導体に設けら
れたアイソレーシヨン領域に生じる寄生容量とを
具備し、 上記抵抗は、 c＝１／（2πCJR1）＞ max 但し maxは伝送信号周波数帯域の上限 CJは上記寄生容量の値 CMは上記容量の値 R1は上記抵抗の値 となるように設定されていることを特徴とする容
量結合回路。[Claims] 1. An emitter follower transistor to which an input signal is applied to the base, a resistor having one end connected to the emitter of the emitter follower transistor, and a metal, an insulating layer, and a semiconductor combined in this order. ,
A capacitor whose terminal on the semiconductor side is connected to the other end of the resistor and whose terminal on the metal side is connected to the input terminal of the next stage circuit, and an isolation provided on the semiconductor to form this capacitance. The above resistance is c=1/(2πCJR1)> max, where max is the upper limit of the transmission signal frequency band, CJ is the value of the above parasitic capacitance, CM is the value of the above capacitance, and R1 is the value of the above resistance. A capacitive coupling circuit characterized in that the capacitive coupling circuit is set to have a value of 0.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13936785A JPS62110A (en) | 1985-06-26 | 1985-06-26 | Capacitance coupling circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13936785A JPS62110A (en) | 1985-06-26 | 1985-06-26 | Capacitance coupling circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62110A JPS62110A (en) | 1987-01-06 |
| JPH0584964B2 true JPH0584964B2 (en) | 1993-12-03 |
Family
ID=15243675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13936785A Granted JPS62110A (en) | 1985-06-26 | 1985-06-26 | Capacitance coupling circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62110A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0455203Y2 (en) * | 1987-07-07 | 1992-12-25 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149056A (en) * | 1976-06-07 | 1977-12-10 | Nippon Telegr & Teleph Corp <Ntt> | Stability compensation method for emitter follower circuit |
-
1985
- 1985-06-26 JP JP13936785A patent/JPS62110A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149056A (en) * | 1976-06-07 | 1977-12-10 | Nippon Telegr & Teleph Corp <Ntt> | Stability compensation method for emitter follower circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62110A (en) | 1987-01-06 |
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