JPH0583139A - Switched capacitor/continuous time buffer circuit for digital/analog converter - Google Patents
Switched capacitor/continuous time buffer circuit for digital/analog converterInfo
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- JPH0583139A JPH0583139A JP2577592A JP2577592A JPH0583139A JP H0583139 A JPH0583139 A JP H0583139A JP 2577592 A JP2577592 A JP 2577592A JP 2577592 A JP2577592 A JP 2577592A JP H0583139 A JPH0583139 A JP H0583139A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
- H03M3/504—Details of the final digital/analogue conversion following the digital delta-sigma modulation the final digital/analogue converter being constituted by a finite impulse response [FIR] filter, i.e. FIRDAC
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は一般的にスイッチトキャ
パシタフィルタに関し、さらに詳細にはスイッチトキャ
パシタフィルタとその出力をフィルタリングする能動フ
ィルタとを用いるデジタル−アナログコンバータに関す
る。FIELD OF THE INVENTION This invention relates generally to switched capacitor filters, and more particularly to a digital-to-analog converter using a switched capacitor filter and an active filter to filter its output.
【0002】[0002]
【従来の技術】従来型デジタル−アナログコンバータで
は、最初の変換段の後に望ましくないノイズをフィルタ
リングにより除去するための多段ローパスフィルタが設
けられている。デジタル−アナログコンバータの一種に
デルタ−シグマデジタル変調器を用いるタイプがある。
デルタ−シグマ変調器はデジタル入力を受けて1ビット
のデジタル出力へ変換する。通常、この出力は1ビット
のDAC(デジタル−アナログコンバータ)を通した後
能動RCローパスフィルタへ加えられる。この能動RC
ローパスフィルタは、所望のフィルタリングを実現する
ため直列の抵抗及び種々の能動コンポーネントを接続し
たものである。このタイプのフィルタはこれらのコンポ
ーネントのばらつきに敏感であるという欠点がある。従
って微調整にかなりの手間がかかる。BACKGROUND OF THE INVENTION Conventional digital-to-analog converters are provided with a multi-stage low-pass filter for filtering out unwanted noise after the first conversion stage. There is a type that uses a delta-sigma digital modulator as one type of digital-analog converter.
The delta-sigma modulator receives a digital input and converts it into a 1-bit digital output. Normally, this output is applied to an active RC low pass filter after passing through a 1-bit DAC (digital-analog converter). This active RC
A low pass filter is a series resistor and various active components connected to achieve the desired filtering. This type of filter has the disadvantage of being sensitive to variations in these components. Therefore, it takes a lot of time and effort for fine adjustment.
【0003】フィルタのひとつのタイプとして、スイッ
チトキャパシタフィルタを最適化したものがある。しか
しながら、このタイプのフィルタは、デルタ−シグマ変
調器を用いるDACのスイッチトキャパシタフィルタが
縦続接続したバイカッド(bi−quad)スイッチト
キャパシタフィルタにより構成されるため、ノイズ特性
がその極限まで最適化されない。このため、多数のバイ
カッド段により総合的なフィルタ作用に望ましくないか
なりのノイズ成分が導入されるという問題がある。One type of filter is an optimized switched capacitor filter. However, this type of filter does not have its noise characteristic optimized to its limit because the switched capacitor filter of the DAC using the delta-sigma modulator is composed of the bi-quad switched capacitor filters connected in cascade. This leads to the problem that a large number of biquad stages introduces a considerable amount of unwanted noise components into the overall filtering action.
【0004】いかなるタイプであれスイッチトキャパシ
タフィルタを用いる従来型デジタルーアナログコンバー
タに存在する問題は、スイッチトキャパシタフィルタの
出力をサンプルデータ領域から連続時間領域へ変換する
必要がある点である。過去において、能動フィルタを用
いることによりスイッチトキャパシタからのサンプルデ
ータ出力を連続時間出力へ直接変換していた。しかしな
がら、通常、この変換により信号に大きなひずみが導入
される。A problem with any type of conventional digital-to-analog converter that uses a switched capacitor filter is the need to convert the output of the switched capacitor filter from the sample data domain to the continuous time domain. In the past, the active filter was used to directly convert the sampled data output from the switched capacitor into a continuous time output. However, this transformation usually introduces large distortions in the signal.
【0005】本発明はデジタルーアナログコンバータを
提供する。このデジタルーアナログコンバータはnビッ
トデジタル入力信号を受ける入力を有する。このコンバ
ータはさらにnビットデジタル入力信号をサンプルデー
タアナログ信号に変換する回路を有し、またサンプルデ
ータ−連続時間バッファ回路がサンプルデータアナログ
信号を受けてこの信号をひずみを実質的に増加させるこ
となく連続時間アナログ信号へ変換する。The present invention provides a digital-to-analog converter. The digital-to-analog converter has an input that receives an n-bit digital input signal. The converter further includes circuitry for converting the n-bit digital input signal to a sample data analog signal, and a sample data-continuous time buffer circuit receiving the sample data analog signal without substantially increasing distortion of the signal. Convert to continuous time analog signal.
【0006】本発明の第2の特徴として、この変換回路
はサンプルデータアナログ信号をフィルタリングするた
めのスイッチトキャパシタフィルタを有する。さらに、
デルタ−シグマデジタル変調器を有し、この変調器がn
ビットデジタル信号をnよりも小さいmビットのデジタ
ル信号へ変換する。さらに、mビットデジタル−アナロ
グコンバータが設けられるが、このコンバータはmビッ
トデジタル信号をサンプルデータアナログ信号へ変換し
てスイッチトキャパシタフィルタへ入力する。好ましい
実施例ではこのmは1に等しい。サンプルデータ/連続
時間バッファ回路の出力はローパスフィルタによりフィ
ルタリングされる。As a second feature of the present invention, the conversion circuit has a switched capacitor filter for filtering the sample data analog signal. further,
It has a delta-sigma digital modulator, which is n
The bit digital signal is converted into an m-bit digital signal smaller than n. Further, an m-bit digital-analog converter is provided, which converts the m-bit digital signal into a sample data analog signal and inputs it to the switched capacitor filter. In the preferred embodiment, this m is equal to 1. The output of the sample data / continuous time buffer circuit is filtered by a low pass filter.
【0007】本発明のさらに別の特徴として、サンプル
データ/連続時間バッファ回路は、帯域幅が有限でフィ
ードバックキャパシタが入力と出力との間に接続された
増幅器を有する。またスイッチング回路により制御され
る入力キャパシタが設けられる。このスイッチング回路
は入力キャパシタの一方の側をサンプルデータ入力アナ
ログ信号と増幅器の出力との間で切り換え、またキャパ
シタの他方の側を基準電圧と増幅器の入力との間で切り
換えるよう作動可能である。このスイッチング回路は、
さらに入力キャパシタの一方の側を第1の時点において
サンプルデータアナログ信号にまた第2の時点において
増幅器の出力に接続する第1のスイッチング回路部を有
する。このスイッチング回路には第2の回路部も設けら
れ、この回路は入力キャパシタのもう一方の側を第1の
時点において基準電圧にまた第2の時点において増幅器
の入力に接続する。As a further feature of the present invention, the sample data / continuous time buffer circuit includes an amplifier having a finite bandwidth and a feedback capacitor connected between the input and the output. There is also an input capacitor controlled by the switching circuit. The switching circuit is operable to switch one side of the input capacitor between the sample data input analog signal and the output of the amplifier and the other side of the capacitor between the reference voltage and the input of the amplifier. This switching circuit
It further comprises a first switching circuit section connecting one side of the input capacitor to the sample data analog signal at the first time point and to the output of the amplifier at the second time point. The switching circuit is also provided with a second circuit part, which connects the other side of the input capacitor to the reference voltage at the first time point and to the input of the amplifier at the second time point.
【0008】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。The present invention will be described in detail below with reference to the accompanying drawings.
【0009】[0009]
【実施例】図1は、低ノイズ/低ひずみのスイッチトキ
ャパシタ/連続時間フィルタを用いるデジタルーアナロ
グコンバータの全体ブロック図である。nビットデジタ
ル入力がインターポレーションフィルタ11の入力へ印
加され、そのフィルタの出力がデジタル変調器10の入
力へ加えられる。このデジタル変調器はnビット入力を
nよりも小さいmビットのデジタル出力へ変換するよう
作動可能である。好ましい実施例のデジタル変調器10
は、nビットデジタルワードをmビットデジタル出力へ
変換するデルタ−シグマデジタル変調器を用いるオーバ
サンプリング/ノイズシェーピング回路よりなる。好ま
しい実施例においてmは1に等しい。しかしながら、多
ビット出力のデジタル変調器を用いることも可能であ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT FIG. 1 is an overall block diagram of a digital-to-analog converter using a low noise / low distortion switched capacitor / continuous time filter. An n-bit digital input is applied to the input of interpolation filter 11 and the output of that filter is applied to the input of digital modulator 10. The digital modulator is operable to convert an n-bit input into an m-bit digital output smaller than n. Digital Modulator 10 of the Preferred Embodiment
Consists of an oversampling / noise shaping circuit using a delta-sigma digital modulator that converts an n-bit digital word into an m-bit digital output. In the preferred embodiment m is equal to 1. However, it is also possible to use a multi-bit output digital modulator.
【0010】好ましい実施例ではデルタ−シグマ変調器
を用いるが、任意のタイプの1ビットデジタル変調器ま
たはその均等物を用いてnビットデジタルワードを1ビ
ットデジタル信号流に変換することも可能である。デル
タ−シグマ変調器は,その低レベル特性がよいことまた
差分非線形性(differential non-linearlity )がよい
ことから使用される。デジタル変調器10の一般的な動
作は当該技術分野において知られている。Although the preferred embodiment uses a delta-sigma modulator, any type of 1-bit digital modulator or its equivalent could be used to convert an n-bit digital word into a 1-bit digital signal stream. .. Delta-sigma modulators are used because of their good low-level characteristics and their good differential non-linearity. The general operation of digital modulator 10 is known in the art.
【0011】デジタル変調器10からの1ビットデジタ
ル信号出力は、4次スイッチトキャパシタ・ローパスフ
ィルタ12へ送られる。このフィルタ12は、後述する
ようにその入力に1ビットのDACを一体化させたButt
erworth 型フィルタである。このフィルタ12の出力
は、キャパシタのスイッチングによる出力を比較的低い
ひずみで連続時間フォーマットに変換するスイッチトキ
ャパシタ/連続時間バッファ回路14へ入力される。次
いでこの信号は高インピーダンスで低ひずみの単位利得
バッファ16へ入力され、その出力が能動RCローパス
フィルタ18へ入力される。能動RCローパスフィルタ
18の出力は、図1のデジタルーアナログコンバータ全
体の低インピーダンスアナログ出力を形成する。The 1-bit digital signal output from the digital modulator 10 is sent to the fourth-order switched capacitor low-pass filter 12. This filter 12 is a Butt that integrates a 1-bit DAC into its input, as will be described later.
It is an erworth type filter. The output of this filter 12 is input to a switched capacitor / continuous time buffer circuit 14 which converts the output of the capacitor switching into a continuous time format with relatively low distortion. This signal is then input to a high impedance, low distortion unity gain buffer 16 whose output is input to an active RC low pass filter 18. The output of the active RC low pass filter 18 forms the low impedance analog output of the overall digital to analog converter of FIG.
【0012】図2は、スイッチトキャパシタ・ローパス
フィルタ12の概略的なブロック図を示す。デルタ−シ
グマ変調器10の1ビットデジタル出力は1ビットDA
C20へ入力される。1ビットDAC20の出力は加算
点22の正の入力へ入力されるが、その出力は1段目の
積分器24に接続されている。加算点22の負の入力は
ローパスフィルタ12全体の出力ノード26に接続され
ている。FIG. 2 shows a schematic block diagram of the switched capacitor low pass filter 12. 1-bit digital output of delta-sigma modulator 10 is 1-bit DA
Input to C20. The output of the 1-bit DAC 20 is input to the positive input of the addition point 22, and its output is connected to the integrator 24 of the first stage. The negative input of summing point 22 is connected to output node 26 of lowpass filter 12 as a whole.
【0013】1段目の積分器24の出力は加算点28の
正の入力に入力されるが、その負の入力はノード26に
接続されている。加算点28の出力は2段目の積分器3
0に入力される。2段目の積分器30の出力は加算点3
2の正の入力に入力される。加算点32の負の入力は出
力ノード26に接続されている。加算点32の出力は3
段目の積分器34の入力に接続されている。3段目の積
分器34の出力は加算点36の正の入力に入力される。
加算点36の負の入力はノード26に接続されている。
加算点36の出力は4段目の積分器38に入力される
が、その出力はノード26に接続されている。The output of the integrator 24 of the first stage is input to the positive input of the addition point 28, and its negative input is connected to the node 26. The output of the addition point 28 is the second integrator 3
Input to 0. The output of the second-stage integrator 30 is the addition point 3
Input to 2 positive inputs. The negative input of summing point 32 is connected to output node 26. The output of the addition point 32 is 3
It is connected to the input of the integrator 34 of the stage. The output of the integrator 34 of the third stage is input to the positive input of the addition point 36.
The negative input of summing point 36 is connected to node 26.
The output of the addition point 36 is input to the fourth-stage integrator 38, whose output is connected to the node 26.
【0014】好ましい実施例において、加算点22、2
8、32は2つの正の入力を有し、3段目の積分器34
は反転構成となっている。このため4段目の積分器38
から反転した出力が得られる。これは図2の構造と等価
である。In the preferred embodiment, addition points 22, 2
8 and 32 have two positive inputs and the third stage integrator 34
Has an inverted configuration. Therefore, the fourth stage integrator 38
Gives the inverted output from. This is equivalent to the structure of FIG.
【0015】図2のフィルタは、スイッチトキャパシタ
トポロジーを用いた4次Butterworth 型フィルタを構成
する。スイッチトキャパシタトポロジーを利用すること
により、そのフィルタの製造は現在の製造技術の水準で
容易に行える。出力段から入力段へのフィードバックを
有する高次フィルタを用いることにより比較的低ノイズ
の動作が得られる。図2のフィルタの伝達関数は以下の
通りである。The filter of FIG. 2 constitutes a 4th order Butterworth type filter using a switched capacitor topology. By utilizing the switched capacitor topology, the fabrication of the filter can be easily done at the current state of the art. Relatively low noise operation is obtained by using a high order filter with feedback from the output stage to the input stage. The transfer function of the filter of FIG. 2 is as follows.
【0016】[0016]
【数1】 図3は、スイッチトキャパシタのトポロジーを示す図2
のフィルタのさらに詳細なブロック図である。1ビット
デジタル信号入力がスイッチトキャパシタ/DACブロ
ック40へ入力され、そのブロックの出力が加算ノード
42へ入力される。加算ノード42は加算点22に相当
する。ノード42の出力は増幅器44の負の入力に入力
されるが、その正の入力は接地されている。キャパシタ
46が増幅器44の負の入力と出力との間に接続されて
いる。増幅器44の出力はスイッチトキャパシタブロッ
ク48に入力されるが、そのブロックの出力は加算ノー
ド50に接続されている。加算ノード50は加算点28
に相当し、増幅器52の負の入力に入力される。増幅器
52の正の入力は接地されている。キャパシタ54が増
幅器52の負の入力と出力との間に接続されている。増
幅器52とキャパシタ54は2段目の積分器30に相当
する。[Equation 1] FIG. 3 shows the topology of the switched capacitor.
3 is a more detailed block diagram of the filter of FIG. The 1-bit digital signal input is input to switched capacitor / DAC block 40, and the output of that block is input to summing node 42. The addition node 42 corresponds to the addition point 22. The output of node 42 is input to the negative input of amplifier 44, whose positive input is grounded. A capacitor 46 is connected between the negative input and output of amplifier 44. The output of amplifier 44 is input to switched capacitor block 48, whose output is connected to summing node 50. The addition node 50 is the addition point 28
Is input to the negative input of the amplifier 52. The positive input of amplifier 52 is grounded. A capacitor 54 is connected between the negative input and output of amplifier 52. The amplifier 52 and the capacitor 54 correspond to the second stage integrator 30.
【0017】増幅器52の出力はスイッチトキャパシタ
ブロック56に入力されるが、そのブロックの出力は加
算ノード58に接続されている。加算ノード58は加算
点32に相当する。加算ノード58は増幅器60の負の
入力に入力されるが、その正の入力は接地されている。
キャパシタ62が増幅器60の負の入力と出力との間に
接続されている。増幅器60とキャパシタ62は3段目
の積分器34に相当する。増幅器60の出力はスイッチ
トキャパシタブロック64に入力されるが、そのブロッ
クの出力は加算点36に相当する加算ノード66に接続
されている。加算ノード66は増幅器68の負の入力に
入力されるが、その正の入力は接地されている。キャパ
シタ70が増幅器68の負の入力と出力との間に接続さ
れている。増幅器68とキャパシタ70は4段目の積分
器38に相当する。増幅器68の出力は出力ノード26
に接続されている。The output of amplifier 52 is input to a switched capacitor block 56 whose output is connected to summing node 58. The addition node 58 corresponds to the addition point 32. Summing node 58 is input to the negative input of amplifier 60, whose positive input is grounded.
A capacitor 62 is connected between the negative input and output of amplifier 60. The amplifier 60 and the capacitor 62 correspond to the third stage integrator 34. The output of the amplifier 60 is input to the switched capacitor block 64, whose output is connected to the summing node 66 corresponding to the summing point 36. Summing node 66 is input to the negative input of amplifier 68, whose positive input is grounded. A capacitor 70 is connected between the negative input and output of amplifier 68. The amplifier 68 and the capacitor 70 correspond to the integrator 38 of the fourth stage. The output of amplifier 68 is output node 26
It is connected to the.
【0018】出力ノード26はスイッチトキャパシタブ
ロック72、74、76、78を介してそれぞれ加算ノ
ード42、50、58、66へフィードバックされる。
ノード26から増幅器44の入力へ最終段積分器の出力
をフィードバックすることにより、入力段24は最終段
の積分器38の出力ノイズに影響を与えることができ
る。従って、増幅器44とキャパシタ46に相当する1
段目の積分器24の利得は、出力段積分器38を含む全
ての後続段の入力に関連するノイズを減少させる。その
結果、非常に低いノイズのスイッチトキャパシタフィル
タが得られる。Output node 26 is fed back to summing nodes 42, 50, 58, 66 via switched capacitor blocks 72, 74, 76, 78, respectively.
By feeding back the output of the final stage integrator from node 26 to the input of amplifier 44, input stage 24 can influence the output noise of final stage integrator 38. Therefore, 1 corresponding to the amplifier 44 and the capacitor 46
The gain of the second stage integrator 24 reduces the noise associated with the inputs of all subsequent stages, including the output stage integrator 38. The result is a very low noise switched capacitor filter.
【0019】このフィルタは、3.072 MHzのサ
ンプリングレートで動作して−3dBzの帯域幅が25
Khzであり、1/2π−3 dBの帯域幅に規準化
されたフィルタの伝達関数は以下の通りである。This filter operates at a sampling rate of 3.072 MHz and has a bandwidth of -3 dBz of 25.
The transfer function of the filter, which is Khz and is normalized to a bandwidth of 1 / 2π-3 dB, is as follows.
【0020】[0020]
【数2】 スイッチトキャパシタブロック40、48、56、6
4、72、74、76、78に用いるキャパシタ46、
54、62、70の容量値は、各キャパシタC1−C1
2に対して以下の如く与えられる。C1はスイッチトキ
ャパシタブロック42に対応し、C2はブロック70
に、C3はキャパシタ46に、C4はブロック48に、
C5はブロック74に、C6はキャパシタ54に、C7
はブロック56に、C8はブロック76に、C9はキャ
パシタ62に、C10はブロック64に、C11はブロ
ック78に、C12はキャパシタ70に対応する。キャ
パシタC1−C12の値は以下の通りである。 図4は、スイッチトキャパシタ/DACブロック40、
スイッチトキャパシタブロック72及び増幅器44の詳
細な論理図を示す。基準電圧がノード80に接続され、
またこのノード80はスイッチ82を介してノード84
に接続されている。ノード84はキャパシタ86の一方
の側に接続され、またスイッチ88を介して接地されて
いる。キャパシタ86のもう一方の側はノード90に接
続され、このノード90はスイッチ92を介して加算ノ
ード42に接続されている。ノード90はまたスイッチ
94を介して接地され、さらにスイッチ96を介して接
地されている。[Equation 2] Switched capacitor block 40, 48, 56, 6
Capacitor 46 used for 4, 72, 74, 76, 78,
The capacitance values of 54, 62, and 70 are the same as those of the capacitors C1-C1.
For 2 is given as follows. C1 corresponds to the switched capacitor block 42 and C2 is the block 70.
, C3 to the capacitor 46, C4 to the block 48,
C5 is in block 74, C6 is in capacitor 54, C7
Corresponds to block 56, C8 to block 76, C9 to capacitor 62, C10 to block 64, C11 to block 78, and C12 to capacitor 70. The values of the capacitors C1-C12 are as follows. FIG. 4 shows a switched capacitor / DAC block 40,
A detailed logic diagram of the switched capacitor block 72 and amplifier 44 is shown. The reference voltage is connected to node 80,
This node 80 also has a node 84 via a switch 82.
It is connected to the. Node 84 is connected to one side of capacitor 86 and is also grounded via switch 88. The other side of capacitor 86 is connected to node 90, which is connected to summing node 42 via switch 92. Node 90 is also grounded via switch 94 and further grounded via switch 96.
【0021】スイッチ82はスイッチ94と同様クロッ
クφ1により制御される。スイッチ88はクロックφ2
により制御される。スイッチ96はクロックφ2と単一
ビットデジタル入力「1BIT」の逆数とのAND論理
機能により制御される。スイッチ92はクロックφ2の
AND機能と入力1BITにより制御される。Like the switch 94, the switch 82 is controlled by the clock φ1. Switch 88 is clock φ2
Controlled by. Switch 96 is controlled by the AND logic function of clock .phi.2 and the reciprocal of the single bit digital input "1BIT". The switch 92 is controlled by the AND function of the clock φ2 and the input 1BIT.
【0022】ノード80の基準電圧はまたスイッチ98
を介してノード100に入力される。ノード100はキ
ャパシタ102の一方の側に接続され、またスイッチ1
04を介して接地されている。キャパシタ102のもう
一方の側はノード106に接続されている。ノード10
6はスイッチ108を介して加算ノード42に接続さ
れ、またスイッチ110とスイッチ112を介して接地
されている。The reference voltage at node 80 is also a switch 98.
Is input to the node 100 via. Node 100 is connected to one side of capacitor 102, and switch 1
It is grounded via 04. The other side of capacitor 102 is connected to node 106. Node 10
6 is connected to the addition node 42 via the switch 108, and is also grounded via the switches 110 and 112.
【0023】スイッチ104及び110はクロックφ1
により制御され、スイッチ98はクロックφ2により制
御される。スイッチ112はクロックφ2と入力信号1
BITのAND機能とにより制御される。スイッチ10
8はクロックφ2と入力信号1BITの逆数とのAND
機能により制御される。このスイッチングにより、キャ
パシタ86に関連するパスは非反転パスであり、キャパ
シタ102のパスは反転パスである。The switches 104 and 110 have a clock φ1.
And the switch 98 is controlled by the clock φ2. The switch 112 has a clock φ2 and an input signal 1
It is controlled by the AND function of BIT. Switch 10
8 is the AND of the clock φ2 and the reciprocal of the input signal 1BIT
Controlled by function. Due to this switching, the path associated with capacitor 86 is the non-inverting path and the path for capacitor 102 is the inverting path.
【0024】ノード26の出力はスイッチ116を介し
てノード118へ入力される。ノード118はキャパシ
タ120の一方の側に接続されており、またスイッチ1
22を介して接地されている。キャパシタ120のもう
一方の側はノード124に接続されている。ノード12
4はスイッチ126を介して加算ノード42に接続され
ており、またスイッチ128を介して接地されている。
スイッチ116,122,126,128及びキャパシ
タ120がスイッチトキャパシタブロック72を構成す
る。スイッチ116及び128はクロックφ1によりク
ロックされ、スイッチ122,126はクロックφ2に
よりクロックされるため、上述したように非反転トポロ
ジーが得られる。加えて、スイッチトキャパシタブロッ
ク72を構成する要素はスイッチトキャパシタブロック
48,56,64,74,76,78を構成する要素と
同様であるが、そのキャパシタの値が異なっており、ブ
ロック64,78は反転構成になっている。これは従来
型スイッチトキャパシタの構成である。The output of the node 26 is input to the node 118 via the switch 116. Node 118 is connected to one side of capacitor 120, and also switch 1
It is grounded via 22. The other side of capacitor 120 is connected to node 124. Node 12
4 is connected to summing node 42 via switch 126 and is also grounded via switch 128.
The switches 116, 122, 126, 128 and the capacitor 120 form the switched capacitor block 72. Since switches 116 and 128 are clocked by clock φ1 and switches 122 and 126 are clocked by clock φ2, a non-inverting topology is obtained as described above. In addition, the elements forming the switched capacitor block 72 are similar to the elements forming the switched capacitor blocks 48, 56, 64, 74, 76, 78, but the values of the capacitors are different, and the blocks 64, 78 are It has an inverted configuration. This is a conventional switched capacitor configuration.
【0025】図5は、クロックφ1及びクロックφ2並
びに単一ビット入力の作用を示すタイミング図である。
クロックφ1が高レベルのとき、スイッチ82,94は
閉位置にあり、従ってノード84に接続されたキャパシ
タ86のプレートが基準電圧に充電される。クロックφ
2が高レベルのとき、ノード84はアース電位となり、
ノード90は単一ビットデジタル入力が論理1のときに
限りスイッチ92が閉じるため加算ノード42に接続さ
れる。もしそうでなければ、スイッチ92は開位置のま
まであり、スイッチ96がノード90を接地して、キャ
パシタ86を放電させる。スイッチ108,112はそ
れと反対の態様で動作するため、1BITが反対の論理
状態、即ち論理1の場合、キャパシタC2を用いて加算
点42上の電圧が測定される。もちろん、電荷がキャパ
シタ86または102から加算点42へ転送されると同
時に、電荷はまたキャパシタ120から加算点42へも
転送される。これがフィードバックであり、これにより
1段目の積分器が出力段のノイズを減少させる。これ
が、1段目のフィルターの入力に一体化された1ビット
DACを用いる4次Butterworth 型フィルター全体のト
ポロジーを与える。FIG. 5 is a timing diagram showing the operation of the clocks φ1 and φ2 and the single bit input.
When clock .phi.1 is high, switches 82 and 94 are in the closed position, thus charging the plate of capacitor 86 connected to node 84 to the reference voltage. Clock φ
When 2 is high, node 84 is at ground potential,
Node 90 is connected to summing node 42 because switch 92 is closed only when the single bit digital input is a logic one. If not, switch 92 remains in the open position and switch 96 grounds node 90 causing capacitor 86 to discharge. Because switches 108 and 112 operate in the opposite manner, capacitor 1 is used to measure the voltage on summing point 42 when 1BIT is in the opposite logic state, a logic one. Of course, at the same time that charge is transferred from capacitor 86 or 102 to summing point 42, charge is also transferred from capacitor 120 to summing point 42. This is feedback, which causes the first-stage integrator to reduce noise in the output stage. This gives the topology of the entire 4th order Butterworth type filter using a 1-bit DAC integrated into the input of the first stage filter.
【0026】図6は、スイッチトキャパシタ/連続時間
バッファ回路14の動作を説明するデジタル/アナログ
コンバータのブロック図である。一般的に、デルタ/シ
グマデジタル変調器10はデジタル/サンプルアナログ
信号コンバータ130に組み込まれている。このブロッ
ク130の出力はサンプルデータ領域にあるデジタル入
力信号のアナログ値である。これはスイッチトキャパシ
タ/連続時間バッファ14へ入力され、このバッファ1
4により連続時間アナログ信号への変換が事実上ひずみ
がまったく増加せずに行われる。単位利得増幅器16は
バッファ14の高インピーダンス動作を可能にする。増
幅器16の出力は、600オームのオーダーの比較的低
インピーダンス出力を駆動可能な能動ローパスフィルタ
18へ入力される。FIG. 6 is a block diagram of a digital / analog converter for explaining the operation of the switched capacitor / continuous time buffer circuit 14. Generally, the delta / sigma digital modulator 10 is incorporated into a digital / sample analog signal converter 130. The output of this block 130 is the analog value of the digital input signal in the sample data area. This is input to the switched capacitor / continuous time buffer 14, which
4 allows conversion to a continuous-time analog signal with virtually no increase in distortion. The unity gain amplifier 16 enables high impedance operation of the buffer 14. The output of amplifier 16 is input to an active low pass filter 18 capable of driving a relatively low impedance output on the order of 600 ohms.
【0027】図7は、バッファ14の動作を示す概略図
である。サンプルデータ領域における各データのサンプ
ル、即ち標本は不連続なステップで表わされる。図示の
目的のために正弦波を用いた。サンプル時間領域におけ
る唯一の重要なデータポイントはサンプルデータ値の端
部にあり、これはデータが有効である点である。このデ
ータをバッファ14の出力を表わす滑らかなアナログ波
形に変換する必要がある。しかしながら、この変換は比
較的ひずみがない状態で行なう必要があり、スイッチト
キャパシタフィルタが理想の特性を持たない結果サンプ
ルデータがある程度のスルー(slew)で発生される場合
このような変換は困難である。このタイプの信号が普通
得られる。さらに、従来型バッファ回路を用いると、サ
ンプルデータ領域にさらにスルーが導入され、その結果
として連続時間領域への変換時ひずみが増加する。FIG. 7 is a schematic diagram showing the operation of the buffer 14. Each data sample in the sample data area, that is, a sample, is represented by discrete steps. A sine wave was used for purposes of illustration. The only important data point in the sample time domain is at the end of the sample data value, which is the point at which the data is valid. It is necessary to convert this data into a smooth analog waveform that represents the output of buffer 14. However, this conversion must be performed relatively undistorted, and such conversion is difficult when the sampled data is generated with some slew as a result of the switched-capacitor filter not having ideal characteristics. .. This type of signal is usually obtained. Moreover, the use of conventional buffer circuits introduces more slews in the sample data domain, resulting in increased distortion on conversion to the continuous time domain.
【0028】図8は、サンプルデータ波形の概略図であ
る。サンプルデータは複数の不連続ステップ132で表
わされている。各ステップ132の端部にその値の有効
なアナログデータがある。これらのポイントをひずみが
発生しないように相互に接続する必要がある。FIG. 8 is a schematic diagram of a sample data waveform. The sample data is represented by a plurality of discrete steps 132. At the end of each step 132 is valid analog data for that value. These points must be connected to each other without distortion.
【0029】図9は、従来技術の寄生容量に不感な非反
転1次スイッチトキャパシタ・ローパスフィルタを示
す。増幅器134の入力がスイッチされる。スイッチト
キャパシタのサンプル入力電圧がスイッチ136の一方
の側に入力されるが、もう一方の側はキャパシタ138
の一方の側に接続されている。キャパシタ138のその
一方の側はまたスイッチ140を介して接地されてい
る。キャパシタ138のもう一方の側はスイッチ142
の一方の側に接続され、そのスイッチのもう一方の側は
増幅器134の負の入力に接続されている。キャパシタ
138のもう一方の側はまたスイッチ144を介して接
地されている。スイッチ136,144はクロックφ1
により制御され、スイッチ140,142はクロックφ
2により制御される。FIG. 9 shows a prior art non-inverting first order switched capacitor low pass filter which is insensitive to parasitic capacitance. The input of amplifier 134 is switched. The sampled input voltage of the switched capacitor is input to one side of the switch 136 while the other side is the capacitor 138.
Connected to one side. One side of capacitor 138 is also grounded via switch 140. The other side of the capacitor 138 is the switch 142.
Connected to one side of the switch and the other side of the switch to the negative input of amplifier 134. The other side of capacitor 138 is also grounded via switch 144. Switches 136 and 144 are clocks φ1
The switches 140 and 142 are controlled by the clock φ.
Controlled by 2.
【0030】フィードバック回路には、増幅器134の
負の入力と出力との間に接続したフィードバックキャパ
シタ146が設けられている。増幅器134の負の入力
はまたスイッチ148の一方の側に接続され、そのスイ
ッチのもう一方の側はキャパシタ150の一方の側に接
続されている。キャパシタ150のその一方の側はまた
スイッチ152を介して接地されている。キャパシタ1
50のもう一方の側はスイッチ154を介して接地さ
れ、またスイッチ156の一方の側に接続されている。
スイッチ156のもう一方の側は増幅器134の出力に
接続されている。スイッチ152,154はクロックφ
1により制御され、スイッチ148,156はクロック
φ2により制御される。The feedback circuit is provided with a feedback capacitor 146 connected between the negative input and output of the amplifier 134. The negative input of amplifier 134 is also connected to one side of switch 148, the other side of which is connected to one side of capacitor 150. One side of capacitor 150 is also grounded via switch 152. Capacitor 1
The other side of 50 is grounded through switch 154 and is also connected to one side of switch 156.
The other side of switch 156 is connected to the output of amplifier 134. Switches 152 and 154 are clock φ
1 and the switches 148 and 156 are controlled by the clock φ2.
【0031】図9のフィルタの構成が単位低周波利得
(即ち、入力サンプリングキャパシタ138の値がスイ
ッチトフィードバックキャパシタ150と等しい)を持
つように構成されていると仮定した場合、z領域の伝達
関数は以下の通りである。Assuming that the filter configuration of FIG. 9 is configured to have unity low frequency gain (ie, the value of the input sampling capacitor 138 equals the switched feedback capacitor 150), the z-domain transfer function. Is as follows.
【0032】[0032]
【数3】 そのフィルタがDC入力で定常状態に到達した後、その
出力はサンプリングが起こる直前にDC入力値に落ち着
いている。等しい値のスイッチトキャパシタを用い、出
力電圧が入力電圧に等しい(これはDC電圧に等しい)
場合、このサンプリングが生じても未スイッチング状態
のフィードバックキャパシタ146上の電荷には影響が
ない。しかしながら、キャパシタ138と、このキャパ
シタと値が実質的に等しいキャパシタ150との直列容
量上の電圧極性の変化が要求する電荷を運ぶ出力をこの
増幅器134が発生しなければならない。この電荷の要
求により増幅器134が一時的に非線形整定挙動をする
よう駆動されることがあり、これが後続の連続時間ブロ
ックにおいてひずみとして観察される。[Equation 3] After the filter reaches steady state at the DC input, its output settles at the DC input value just before sampling occurs. Output voltage equals input voltage (equal to DC voltage) with equal value switched capacitors
In this case, this sampling does not affect the charge on the feedback capacitor 146 in the unswitched state. However, this amplifier 134 must generate an output carrying the charge required by the change in voltage polarity on the series capacitance of the capacitor 138 and the capacitor 150 whose value is substantially equal to this capacitor. This charge requirement may drive amplifier 134 to temporarily exhibit non-linear settling behavior, which is observed as distortion in subsequent continuous time blocks.
【0033】図10は、本発明によるスイッチトキャパ
シタ/連続時間バッファ回路の概略図である。増幅器1
60の正の入力が接地されており、その負の入力は入力
ノード162に接続されている。スイッチ164の一方
の側がスイッチトキャパシタによるサンプルされた入力
電圧を受けるが、もう一方の側はキャパシタ166の一
方の側に接続されている。キャパシタ166のその一方
の側はまたスイッチ168を介して増幅器160の出力
に接続されている。キャパシタ166のもう一方の側は
スイッチ170を通して接地され、またスイッチ172
を介して入力ノード162に接続されている。フィード
バックキャパシタ174が入力ノード162と増幅器1
60の出力とを接続している。FIG. 10 is a schematic diagram of a switched capacitor / continuous time buffer circuit according to the present invention. Amplifier 1
The positive input of 60 is grounded and its negative input is connected to input node 162. One side of switch 164 receives the sampled input voltage by the switched capacitor, while the other side is connected to one side of capacitor 166. One side of capacitor 166 is also connected to the output of amplifier 160 via switch 168. The other side of capacitor 166 is grounded through switch 170 and also switch 172.
Is connected to the input node 162 via. Feedback capacitor 174 is connected to input node 162 and amplifier 1
The output of 60 is connected.
【0034】動作について説明すると、図10のバッフ
ァ回路は図9に関して上述した潜在的なひずみ発生機構
を、低周波数定常動作時に増幅器160に対する電荷の
要求を軽減することにより消滅させる。単一の入力キャ
パシタ166は入力と出力との間で直接スイッチングさ
れるため、出力電圧が入力電圧と等しく、入力電圧が直
流のような比較的低周波数の電圧に等しい時は任意のキ
ャパシタ上に正味の電圧変化はない。従って、増幅器の
出力160に対して電荷の要求がない。このようにして
ひずみが比較的低くなる。単位利得バッファ16の形の
高インピーダンス負荷を駆動するため、さらに効果が向
上する。In operation, the buffer circuit of FIG. 10 eliminates the potential distortion generating mechanism described above with respect to FIG. 9 by reducing the charge requirements on the amplifier 160 during low frequency steady state operation. Since the single input capacitor 166 is switched directly between the input and the output, it will be on any capacitor when the output voltage equals the input voltage and the input voltage equals a relatively low frequency voltage such as direct current. There is no net voltage change. Therefore, there is no charge requirement on the output 160 of the amplifier. In this way the strain is relatively low. Since a high impedance load in the form of the unity gain buffer 16 is driven, the effect is further improved.
【0035】図11は、従来技術の単位利得バッファ回
路の概略図である。2つの差動入力トランジスタ17
0,172が設けられており、これらのソースが共通ノ
ード174に接続されている。このノード174はNチ
ャンネルトランジスタ176のソース−ドレインパスを
介して供給電圧VSSAに接続されている。このゲート
はバイアス電圧に接続されているため、トランジスタ1
76は電流源として働く。トランジスタ170のドレイ
ンはPチャンネルトランジスタ178のソース−ドレイ
ンパスの一方の側に接続されており、もう一方の側はノ
ード180上の正の供給電圧VDDAに接続されてい
る。トランジスタ178のゲートはそのドレインに接続
されている。同様に、トランジスタ172のドレインは
トランジスタ182のソース−ドレインパスの一方の側
に接続され、もう一方の側がノード180に接続されて
いる。トランジスタ182のゲートはトランジスタ17
8のゲートに接続されている。トランジスタ170のゲ
ートは負の入力を、またトランジスタ172のゲートは
正の入力を構成する。またトランジスタ172のドレイ
ンはPチャンネルトランジスタである出力駆動トランジ
スタ184のゲートに接続された差動増幅器の出力とな
り、このトランジスタ184のソース−ドレインパスの
一方の側はノード180へ、またもう一方の側は出力ノ
ード186に接続されている。出力ノード186はこの
増幅器の入力であるトランジスタ170のゲートに接続
されている。電流源となるトランジスタ188のソース
−ドレインパスはノード186と電圧VSSAとの間に
接続されている。トランジスタ188のゲートはバイア
ス電圧に接続されている。FIG. 11 is a schematic diagram of a prior art unity gain buffer circuit. Two differential input transistors 17
0, 172 are provided, and their sources are connected to the common node 174. This node 174 is connected to the supply voltage V SSA via the source-drain path of the N-channel transistor 176. Since this gate is connected to the bias voltage, transistor 1
76 acts as a current source. The drain of transistor 170 is connected to one side of the source-drain path of P-channel transistor 178, and the other side is connected to the positive supply voltage V DDA on node 180. The gate of transistor 178 is connected to its drain. Similarly, the drain of transistor 172 is connected to one side of the source-drain path of transistor 182 and the other side is connected to node 180. The gate of the transistor 182 is the transistor 17
8 gates connected. The gate of transistor 170 constitutes the negative input and the gate of transistor 172 constitutes the positive input. The drain of the transistor 172 becomes the output of the differential amplifier connected to the gate of the output drive transistor 184 which is a P-channel transistor, and one side of the source-drain path of this transistor 184 is connected to the node 180 and the other side. Are connected to output node 186. Output node 186 is connected to the gate of transistor 170 which is the input of this amplifier. The source-drain path of the transistor 188 serving as a current source is connected between the node 186 and the voltage V SSA . The gate of transistor 188 is connected to the bias voltage.
【0036】図11に示した従来技術の増幅器の差動入
力トランジスタ対170,172では、その大きな共通
モード信号により2つのひずみ発生機構が生まれる。第
1の機構は差動トランジスタ対170,172のドレイ
ン・ソース間電圧(VDS)が信号により大きく変化す
ることによる。これらのトランジスタのID対VDS、
即ち出力コンダクタンス特性にミスマッチがあれば、こ
れらのトランジスタのゲート・ソース間電圧VGSの差
を導入してドレイン電流(ID)を等しい値に維持する
必要がある。このVGSの差はバッファの入力/出力特
性においてひずみとして現われる。共通モード信号が大
きい時従来技術の増幅器/バッファ回路に存在する第2
のひずみ発生機構は、電流源トランジスタ176のドレ
イン・ソース間電圧が信号により大きく変化することに
よる。トランジスタ176の出力インピーダンスが有限
であるため、トランジスタ176のVDSの変化により
差動対のバイアス電流が入力信号と共に変化する。差動
トランジスタ対のID対VGS、即ちトランスコンダク
タンス特性にミスマッチがあれば、これらの装置のゲー
ト・ソース間電圧の差を再び導入して電流の平衡を等し
く維持する必要がある。これらのひずみ発生機構は共に
増幅器の差動入力段で起こるため、閉ループ動作時では
開ループ増幅器利得はまったくこれらの作用を軽減しな
いことを指摘することが重要である。In the differential input transistor pair 170, 172 of the prior art amplifier shown in FIG. 11, the large common mode signal creates two distortion generating mechanisms. The first mechanism is that the drain-source voltage (V DS ) of the differential transistor pair 170 and 172 greatly changes depending on the signal. I D vs. V DS of these transistors,
That is, if there is a mismatch in the output conductance characteristics, it is necessary to introduce the difference in the gate-source voltage V GS of these transistors to maintain the drain current (I D ) at an equal value. This difference in V GS appears as distortion in the input / output characteristics of the buffer. A second present in prior art amplifier / buffer circuits when the common mode signal is large.
The distortion generation mechanism is due to a large change in the drain-source voltage of the current source transistor 176 depending on the signal. Since the output impedance of the transistor 176 is finite, the bias current of the differential pair changes with the input signal due to the change of V DS of the transistor 176. If there is a mismatch in the I D vs. V GS , or transconductance characteristics of the differential transistor pair, then the gate-source voltage difference of these devices must be reintroduced to maintain equal current balance. It is important to point out that the open-loop amplifier gain does not mitigate these effects at all during closed-loop operation, because both of these distortion generating mechanisms occur in the differential input stage of the amplifier.
【0037】図12は、DACの単位利得バッファ回路
の単純化した概略図である。2つの差動入力トランジス
タ190,200が設けられており、これらは共にNチ
ャンネル装置であってソースが共に共通ノード202に
接続されている。トランジスタ190のゲートはバッフ
ァの正の入力を構成し、またトランジスタ200のゲー
トが負の入力を構成する。電流源204は電流I´を与
えるためにトランジスタ190のドレインに接続されて
いる。同様に、電流源206はトランジスタ200のド
レインに接続されて等しい電流I´を与える。共通ノー
ド202と供給電圧VSSAとの間には電流源208が
接続されて2Iの電流シンクを与える。もう1つの電流
源である210はノード202に直接接続されて電流△
Iを与える。電流源210はトランジスタ190,20
0のそれぞれのドレインとそれぞれの電流源204,2
06との間に存在する2つの制御ボックス212により
制御されてここを通る電流を感知する。制御ボックス2
12は電流源210を制御して△Iの値をトランジスタ
190,200を流れる電流が電流源208の電流のば
らつきとは無関係に一定値IDに維持されるように調整
する。従って、差動入力トランジスタ対190,200
は入力共通モード信号が大きい状態のもとでも一定のI
Dモードで作動する。2つのトランジスタ190,20
0に等しいドレイン電流が強制的に流れるように電流源
204,206を作動することが可能であり、一方電流
源210が共通ノード202における電流差を吸収する
よう作動することが可能である。FIG. 12 is a simplified schematic diagram of the unity gain buffer circuit of the DAC. Two differential input transistors 190, 200 are provided, both of which are N-channel devices and their sources are both connected to a common node 202. The gate of transistor 190 constitutes the positive input of the buffer and the gate of transistor 200 constitutes the negative input. Current source 204 is connected to the drain of transistor 190 to provide current I '. Similarly, current source 206 is connected to the drain of transistor 200 to provide equal current I '. A current source 208 is connected between the common node 202 and the supply voltage V SSA to provide a 2I current sink. Another current source, 210, is connected directly to node 202 to provide a current Δ
Give I. The current source 210 is a transistor 190, 20
0 respective drains and respective current sources 204, 2
It is controlled by two control boxes 212 which exist between 0 and 06 to sense the current passing therethrough. Control box 2
Reference numeral 12 controls the current source 210 to adjust the value of ΔI so that the current flowing through the transistors 190 and 200 is maintained at a constant value I D irrespective of the current variation of the current source 208. Therefore, the differential input transistor pair 190, 200
Is a constant I even when the input common mode signal is large.
Operates in D mode. Two transistors 190, 20
The current sources 204, 206 can be activated to force a drain current equal to 0, while the current source 210 can be activated to absorb the current difference at the common node 202.
【0038】図13は、DACの単位利得バッファ回路
のさらに詳細な回路図である。共通ノード202はトラ
ンジスタ214のソース−ドレインパスの一方の側に接
続され、もう一方の側はVSSAに接続されている。ト
ランジスタ214は電流源208に相当する。このトラ
ンジスタ214のゲートはバイアス電圧に接続されてい
る。トランジスタ190のドレインはカスコードNチャ
ンネルトランジスタ216のソース−ドレインパスを介
してノード218に接続されている。トランジスタ21
6のゲートは動的バイアスノード220に接続されてい
る。ノード218はPチャンネルトランジスタ222の
ソース−ドレインパスの一方の側に接続されており、も
う一方の側はVDDAに接続した供給ノード224に接
続されている。トランジスタ222のゲートはバイアス
電圧に接続されて電流源204として働く。同様に、ト
ランジスタ200のドレインはNチャンネルカスコード
トランジスタ226のソース−ドレインパスを介してノ
ード228に接続されている。トランジスタ226のゲ
ートはノード220に接続されている。ノード228は
Pチャンネルトランジスタ230のソース−ドレインパ
スの一方の側に接続され、もう一方の側はノード224
に接続されている。トランジスタ230のゲートはバイ
アス電圧に接続されて電流源206として働く。FIG. 13 is a more detailed circuit diagram of the unity gain buffer circuit of the DAC. The common node 202 is connected to one side of the source-drain path of transistor 214 and the other side is connected to V SSA . The transistor 214 corresponds to the current source 208. The gate of this transistor 214 is connected to the bias voltage. The drain of transistor 190 is connected to node 218 through the source-drain path of cascode N-channel transistor 216. Transistor 21
The gate of 6 is connected to the dynamic bias node 220. Node 218 is connected to one side of the source-drain path of P-channel transistor 222 and the other side is connected to supply node 224 which is connected to V DDA . The gate of transistor 222 is connected to the bias voltage and acts as current source 204. Similarly, the drain of transistor 200 is connected to node 228 via the source-drain path of N-channel cascode transistor 226. The gate of transistor 226 is connected to node 220. Node 228 is connected to one side of the source-drain path of P-channel transistor 230 and the other side is connected to node 224.
It is connected to the. The gate of transistor 230 is connected to the bias voltage and acts as current source 206.
【0039】Pチャンネルフィードバックトランジスタ
232のソース−ドレインパスの一方の側はノード22
4に接続され、もう一方の側はノード220に接続され
ている。トランジスタ232のゲートはノード218に
接続されている。同様に、Pチャンネルフィードバック
トランジスタ234のソース−ドレインパスの一方の側
はノード224に接続され、もう一方の側はノード22
0に接続されている。トランジスタ234のゲートはノ
ード228に接続されている。Nチャンネルトランジス
タ236のドレインとゲートはノード220に接続さ
れ、そのソースはノード202に接続されてノード20
2に電流△Iを与えると共にトランジスタ216,22
6に動的なゲートバイアスを与える。One side of the source-drain path of the P-channel feedback transistor 232 is connected to the node 22.
4 and the other side is connected to node 220. The gate of the transistor 232 is connected to the node 218. Similarly, one side of the source-drain path of P-channel feedback transistor 234 is connected to node 224 and the other side is connected to node 22.
It is connected to 0. The gate of the transistor 234 is connected to the node 228. The drain and gate of the N-channel transistor 236 are connected to the node 220 and the source thereof is connected to the node 202.
The current ΔI is applied to 2 and the transistors 216 and 22
6 is given a dynamic gate bias.
【0040】ノード228はPチャンネルトランジスタ
237のゲートに接続され、そのソース−ドレインパス
はノード224と出力ノード238との間に接続されて
いる。同様に、ノード238はNチャンネルトランジス
タ240のソース−ドレインパスの一方の側に接続さ
れ、もう一方の側はVSSAに接続されている。トラン
ジスタ240のゲートは第2のNチャンネルトランジス
タ242のゲートに接続され、このトランジスタ242
のゲートはドレインに接続され、またソースはVSSA
に接続されて電流ミラーとして働く。トランジスタ24
2のゲートとドレインはPチャンネルトランジスタ24
4のソース−ドレインパスの一方の側に接続され、もう
一方の側はノード224に接続されている。トランジス
タ244のゲートはノード218に接続されている。ト
ランジスタ237、240、242、244は第2の増
幅段として働いて一般的なターンアラウンド出力段を構
成する。トランジスタ240と242は電流ミラーに過
ぎないが、トランジスタ237と244は実際の出力段
を構成し、この構造は2段増幅器である。出力ノード2
38はこの増幅器の入力であるトランジスタ190のゲ
ートに接続されている。Node 228 is connected to the gate of P-channel transistor 237 and its source-drain path is connected between node 224 and output node 238. Similarly, node 238 is connected to one side of the source-drain path of N-channel transistor 240 and the other side to V SSA . The gate of the transistor 240 is connected to the gate of the second N-channel transistor 242.
Has its gate connected to the drain and its source is V SSA
Connected to act as a current mirror. Transistor 24
The gate and drain of 2 are P-channel transistors 24
4 source-drain path connected to one side and the other side connected to node 224. The gate of the transistor 244 is connected to the node 218. Transistors 237, 240, 242, 244 act as a second amplification stage to form a general turnaround output stage. Although transistors 240 and 242 are nothing more than current mirrors, transistors 237 and 244 form the actual output stage and this structure is a two stage amplifier. Output node 2
38 is connected to the gate of the transistor 190 which is the input of this amplifier.
【0041】動作について説明すると、△I電流はフィ
ードバック動作をするトランジスタ232、234によ
り制御される。トランジスタ216、226はトランジ
スタ236がバイアス装置であるカスコード装置であ
る。トランジスタ216、226により、差動対トラン
ジスタのVDSが入力の共通モード信号が大きい状態の
もとでも一定の値に保たれる。シャントフィードバック
トランジスタ232、234は共通ノード202の差電
流を吸収するよう作動可能である。トランジスタ214
のバイアス電流が有限の出力インピーダンスにより変化
すると、フィードバックトランジスタ232、234の
ゲート・ソース間電圧が変化してこの電流変化に適応す
るが、トランジスタ232、234のVGSの変化は
(gm/go)>>1で割った小さい値となる(gm=
シャントフィードバックトランジスタ232、234の
トランスコンダクタンス;go=電流源トランジスタ2
14の出力コンダクタンス)。従って、トランジスタ1
90と200の入力バイアス電流を実際に決定する電流
源トランジスタは入力共通信号よりも実質的に小さいV
DSの変化を経験する。In operation, the ΔI current is controlled by the transistors 232 and 234 which perform feedback operation. Transistors 216 and 226 are cascode devices in which transistor 236 is a bias device. Transistors 216 and 226 keep the V DS of the differential pair transistor at a constant value even when the common mode signal at the input is large. The shunt feedback transistors 232, 234 are operable to absorb the differential current at the common node 202. Transistor 214
When the bias current of the transistor changes due to a finite output impedance, the gate-source voltage of the feedback transistors 232 and 234 changes to adapt to this current change, but the change of V GS of the transistors 232 and 234 is (gm / go). It is a small value divided by >> 1 (gm =
Transconductance of shunt feedback transistors 232 and 234; go = current source transistor 2
14 output conductance). Therefore, transistor 1
The current source transistors that actually determine the 90 and 200 input bias currents have a V that is substantially less than the input common signal.
Experience changes in DS .
【0042】図14は図13のバッファ回路のスタート
アップ回路である。図13のノード218に記号Bを、
ノード220に記号Aを、またノード228に記号Cを
付した。Pチャンネルトランジスタ246は、ソース−
ドレインパスがノード224と248との間に接続され
ている。トランジスタ246のゲートはノード220に
おいて接続点Cに接続されている。Pチャンネルトラン
ジスタ250のソース−ドレインパスはノード224と
248との間に接続され、そのゲートはノード218に
おいて接続点Bに接続されている。Pチャンネルトラン
ジスタ252のソース−ドレインパスはノード224と
ノード228の接続点Aとの間に接続され、そのゲート
はノード248に接続されている。トランジスタ254
のソース−ドレインパスはノード248とVSSAとの
間に接続され、そのゲートはバイアス電流に接続されて
いる。図14の回路は始動と共にノードAにスタートア
ップ電流を与えるよう作動可能である。FIG. 14 shows a start-up circuit of the buffer circuit of FIG. The symbol B is added to the node 218 in FIG.
Node 220 is labeled A and node 228 is labeled C. The P-channel transistor 246 is a source-
The drain path is connected between nodes 224 and 248. The gate of transistor 246 is connected to node C at node 220. The source-drain path of P-channel transistor 250 is connected between nodes 224 and 248, and its gate is connected to node B at node 218. The source-drain path of the P-channel transistor 252 is connected between the node 224 and the connection point A of the node 228, and the gate thereof is connected to the node 248. Transistor 254
Has a source-drain path connected between node 248 and V SSA and its gate connected to the bias current. The circuit of FIG. 14 is operable to provide a start-up current to node A upon startup.
【0043】図15は、DACの従来型能動フィルタに
用いられる演算増幅器の出力段の概略図である。Nチャ
ンネルソースフォロワートランジスタ258のソース−
ドレインパスは電圧VDDAとノード260との間に接
続されている。ノード260は電流源262を有する低
電圧源に接続されている。ノード260は出力ノードを
形成し、このノードは負荷抵抗である抵抗264を介し
て接地されている。抵抗264を流れる電流はILであ
り、トランジスタ258を流れる電流はドレイン電流I
Dと負荷電流ILとを合計したものである。FIG. 15 is a schematic diagram of the output stage of an operational amplifier used in a conventional active filter of a DAC. Source of N-channel source follower transistor 258-
The drain path is connected between the voltage V DDA and the node 260. Node 260 is connected to a low voltage source having current source 262. Node 260 forms an output node, which is grounded through resistor 264, which is a load resistor. Current flowing through the resistor 264 is I L, the current flowing through the transistor 258 drain current I
It is the sum of D and the load current I L.
【0044】図15の従来技術の回路では、信号に従属
する負荷電流ILによりソースフォロワートランジスタ
258の電流が変化する。その結果、この装置のVGS
が2乗則の変化をし、これがVout/Vin伝達特性
のひずみになる。さらに、標準型ソースフォロワーはA
級モードで動作するが、これは直流電流源IDが意図さ
れた最大負荷電流と同じ位大きくなければらならないこ
とを意味する。In the prior art circuit of FIG. 15, the current of the source follower transistor 258 changes due to the load current I L depending on the signal. As a result, the V GS of this device
Changes the square law, and this becomes the distortion of the V out / V in transfer characteristic. Furthermore, the standard source follower is A
Operating in the class mode, this means that the direct current source ID must be as large as the intended maximum load current.
【0045】図16は、DACの能動RCローパスフィ
ルタ18の出力段の単純化した回路図である。ソースフ
ォロワーNチャンネルトランジスタ266のソース−ド
レインパスはノード268とノード260との間に接続
され、そのソースはノード260に接続されている。ト
ランジスタ266のゲートはこの出力段への入力電圧を
受ける。定電流源270がノード260と電圧VSSA
との間に接続され、定電流源272がノード268と正
の電圧VDDAとの間に接続されている。電流源27
0、272を流れる電流はトランジスタ266を流れる
ドレイン電流IDに等しく、これは負荷電流ILとは無
関係に一定値に維持される。可変電流源274がV
DDAとノード260との間に接続され、また可変電流
源276がノード260と電圧VSSAとの間に接続さ
れている。電流源274はノード260における電圧変
化を大きくするため負荷抵抗264に電流を供給するよ
う作動可能であり、また電流源276は低い電圧または
負の信号変化を与えるため負荷抵抗264から電流をシ
ンクさせるよう作動可能である。電流源274、276
はノード268の電圧により制御されるAB級フィード
バックを発生させるよう作動可能なフィードバック回路
278により制御される。従って、負荷電流が電流源2
74、276により与えられ、電流源274、276が
作動バイアス電流よりも大きな負荷電流ILを与えると
共にシンクさせる。FIG. 16 is a simplified circuit diagram of the output stage of the active RC low pass filter 18 of the DAC. The source-drain path of source follower N-channel transistor 266 is connected between nodes 268 and 260, and its source is connected to node 260. The gate of transistor 266 receives the input voltage to this output stage. The constant current source 270 has a node 260 and a voltage V SSA.
And a constant current source 272 is connected between node 268 and positive voltage V DDA . Current source 27
The current flowing through 0, 272 is equal to the drain current I D flowing through the transistor 266, which remains constant regardless of the load current I L. Variable current source 274 is V
A variable current source 276 is connected between DDA and node 260, and a variable current source 276 is connected between node 260 and voltage V SSA . Current source 274 is operable to provide current to load resistor 264 to increase the voltage change at node 260, and current source 276 sinks current from load resistor 264 to provide a low voltage or negative signal change. Is operable. Current source 274, 276
Is controlled by a feedback circuit 278 operable to generate class AB feedback controlled by the voltage at node 268. Therefore, the load current is
74, 276, the current sources 274, 276 provide and sink a load current I L greater than the operating bias current.
【0046】動作について説明すると、ソースフォロワ
ートランジスタ266は定電流モードで作動される。ド
レイン電流は電流源272により負荷とは無関係になっ
ている。Nチャンネルトランジスタ266のドレイン電
流が一定であるため、そのゲート・ソース間電圧は負荷
とは無関係であり、負荷抵抗264へひずみのない電圧
が送られる。負荷抵抗264により要求される電流IL
は電流源274、276により供給される。ABフィー
ドバック回路278によりAB級動作が得られるが、こ
の回路はノード268の電圧により制御される。In operation, the source follower transistor 266 is operated in constant current mode. The drain current is made independent of the load by the current source 272. Since the drain current of the N-channel transistor 266 is constant, its gate-source voltage is independent of the load, and an undistorted voltage is sent to the load resistor 264. Current I L required by load resistor 264
Are supplied by current sources 274, 276. The AB feedback circuit 278 provides Class AB operation, which is controlled by the voltage at node 268.
【0047】図17は、図16の出力段のさらに詳細な
回路図である。電流源272は、ソース−ドレインパス
が電圧VDDAとノード268との間に接続されたPチ
ャンネルトランジスタ280により構成されている。同
様に、電流源270は、ソース−ドレインパスがノード
260と電圧VSSAとの間に接続されたNチャンネル
トランジスタ282により構成されている。トランジス
タ280と282のゲートは別のバイアス電圧が得られ
るように接続されている。FIG. 17 is a more detailed circuit diagram of the output stage of FIG. Current source 272 is comprised of a P-channel transistor 280 whose source-drain path is connected between voltage VDDA and node 268. Similarly, the current source 270 is composed of an N-channel transistor 282 whose source-drain path is connected between the node 260 and the voltage V SSA . The gates of transistors 280 and 282 are connected so that a different bias voltage is obtained.
【0048】電流源274は、ソース−ドレインパスが
電圧VDDAとノード260との間に接続され、ゲート
がノード268に接続されたPチャンネルトランジスタ
284により構成されている。電流源276は、ソース
−ドレインパスがノード260と電圧VSSAとの間に
接続されたNチャンネルトランジスタ286により構成
されている。トランジスタ286は電流ミラー動作によ
り制御される。The current source 274 is constituted by a P-channel transistor 284 having a source-drain path connected between the voltage V DDA and the node 260 and a gate connected to the node 268. Current source 276 is comprised of an N-channel transistor 286 whose source-drain path is connected between node 260 and voltage V SSA . The transistor 286 is controlled by the current mirror operation.
【0049】フィードバック回路は、ソース−ドレイン
パスがNPNバイポーラトランジスタ290のエミッタ
とNチャンネルトランジスタ292のドレインとの間に
接続されたPチャンネルトランジスタ288により構成
されている。トランジスタ292のゲートはそのドレイ
ンと共にトランジスタ286のゲートに接続され、その
ソースはVSSAに接続されて電流ミラーのもう一方の
側となる。トランジスタ288のゲートは外部のABバ
イアス信号に接続されている。トランジスタ290のベ
ースはノード268に接続され、そのコレクタはV
DDAに接続されている。The feedback circuit comprises a P-channel transistor 288 whose source-drain path is connected between the emitter of the NPN bipolar transistor 290 and the drain of the N-channel transistor 292. The gate of transistor 292 is connected with its drain to the gate of transistor 286 and its source is connected to V SSA to be the other side of the current mirror. The gate of transistor 288 is connected to the external AB bias signal. The base of the transistor 290 is connected to the node 268, and its collector is V
It is connected to the DDA .
【0050】動作について説明すると、AB級動作はト
ランジスタ288とバイポーラトランジスタ290とに
より与えられ、このトランジスタ290はトランジスタ
288のソースを低インピーダンス制御する。このバイ
ポーラトランジスタはトランスコンダクタンスが大きく
これによりバックゲートの問題がないためNチャンネル
トランジスタの代わりに用いられる。トランジスタ28
4と286のバイアス電流は、トランジスタ288へゲ
ートバイアスを与えるABバイアス信号により制御され
る。信号動作はノード268の電圧によりトランジスタ
284のゲート電位をフィードバック制御することによ
り行われる。トランジスタ284のゲート電位が低下す
るにつれて、トランジスタ284を流れる電流が増加し
負荷抵抗264へ電流を供給する。同時に、トランジス
タ288のVGSが減少し、このためミラーを構成する
トランジスタ286と292の電流が減少する。ノード
268のトランジスタ284のゲート電位が増加するに
つれて、トランジスタ284の電流が減少すると共にト
ランジスタ288とミラーを構成するトランジスタ28
6、292の電流が増加して負荷電流をシンクさせる。
トランジスタ284と286はそれらの動作バイアス電
流よりも大きな負荷電流ILを与えると共にシンクさせ
ることができるため、その動作はAB級であることに注
意されたい。In operation, class AB operation is provided by transistor 288 and bipolar transistor 290, which provides low impedance control of the source of transistor 288. Since this bipolar transistor has a large transconductance and therefore has no problem of back gate, it is used instead of the N-channel transistor. Transistor 28
The bias currents of 4 and 286 are controlled by the AB bias signal which provides the gate bias to transistor 288. The signal operation is performed by feedback controlling the gate potential of the transistor 284 with the voltage of the node 268. As the gate potential of the transistor 284 decreases, the current flowing through the transistor 284 increases and supplies the current to the load resistor 264. At the same time, the V GS of transistor 288 is reduced, which reduces the current in transistors 286 and 292 that make up the mirror. As the gate potential of the transistor 284 of the node 268 increases, the current of the transistor 284 decreases and the transistor 28 forming a mirror with the transistor 288.
The current of 6, 292 increases to sink the load current.
Note that transistors 284 and 286 are capable of providing and sinking a load current I L that is greater than their operating bias currents, and thus note that their operation is class AB.
【0051】図18はABバイアス信号を発生する回路
の1実施例の概略図である。Pチャンネルトランジスタ
294はそのソース−ドレインパスがノードVDDAと
電流源296の一方の側との間に接続されている。電流
源296のもう一方の側はノードVSSAに接続され、
この電流源296には電流IBが流れる。バイポーラト
ランジスタ298はコレクタはVDDAに、またエミッ
タはPチャンネルトランジスタ300のソースに接続さ
れている。トランジスタ298のベースはトランジスタ
294のゲートとドレインとに接続されている。トラン
ジスタ300のゲートとドレインは電流源302の一方
の側に接続され、そのもう一方の側はノードVSSAに
接続されている。電流源302は電流IBを与える。図
18の回路はトランジスタ284と286の信号パス
に、以下の関係式に従って電流IBに比例する暗電流を
与える。FIG. 18 is a schematic diagram of one embodiment of a circuit for generating an AB bias signal. P-channel transistor 294 has its source-drain path connected between node V DDA and one side of current source 296. The other side of current source 296 is connected to node V SSA ,
A current I B flows through this current source 296. The bipolar transistor 298 has a collector connected to V DDA and an emitter connected to the source of the P-channel transistor 300. The base of the transistor 298 is connected to the gate and drain of the transistor 294. The gate and drain of transistor 300 are connected to one side of current source 302 and the other side thereof is connected to node V SSA . Current source 302 provides current I B. The circuit of FIG. 18 provides the signal path of transistors 284 and 286 with a dark current proportional to current I B according to the following relational expression:
【0052】[0052]
【数4】 図19はABバイアスを与えるバイアス回路の別の実施
例を示す。Pチャンネルトランジスタ304はそのソー
ス−ドレインパスがノードVDDAとノード306との
間に接続されている。ノード306はNチャンネルトラ
ンジスタ308のソース−ドレインパスを介してノード
VSSAに接続されている。トランジスタ308のゲー
トは電流ミラーを構成するようNチャンネルトランジス
タ310のゲートとドレインとに接続され、そのソース
はノードVSSAに接続されている。トランジスタ31
0のドレインはPチャンネルトランジスタ312のドレ
インに接続され、そのソースはバイポーラトランジスタ
314のエミッタに、またベースはトランジスタ304
のゲートに接続されている。トランジスタ314のコレ
クタはVDDAに接続されている。トランジスタ312
のゲートは演算増幅器316の出力に接続されている。
この増幅器316は負の入力がノード306に接続され
正の入力が接地されている。Pチャンネルトランジスタ
318はソース−ドレインパスがノード320とV
DDAとの間に接続されている。トランジスタ318の
ゲートは演算増幅器322の出力に接続され、その正の
入力はノード320に接続され、その負の入力は接地さ
れている。ノード320は電流IBが流れる電流源32
4を介して電圧VSSAに接続されている。この回路で
は、これらの比率設定されたバイアス電流が全て、信号
パスの対応装置が同じVGS及びVDSで作動するよう
に設定されている。[Equation 4] FIG. 19 shows another embodiment of the bias circuit for applying the AB bias. The P-channel transistor 304 has its source-drain path connected between the node V DDA and the node 306. Node 306 is connected to node V SSA via the source-drain path of N-channel transistor 308. The gate of transistor 308 is connected to the gate and drain of N-channel transistor 310 to form a current mirror, the source of which is connected to node V SSA . Transistor 31
The drain of 0 is connected to the drain of P-channel transistor 312, its source is the emitter of bipolar transistor 314 and its base is transistor 304.
Connected to the gate. The collector of transistor 314 is connected to V DDA . Transistor 312
Is connected to the output of the operational amplifier 316.
This amplifier 316 has its negative input connected to node 306 and its positive input grounded. The P-channel transistor 318 has a source-drain path connected to the node 320 and V
It is connected to DDA . The gate of transistor 318 is connected to the output of operational amplifier 322, its positive input is connected to node 320, and its negative input is grounded. The node 320 is a current source 32 through which the current I B flows.
4 to the voltage V SSA . In this circuit, all of these ratio set bias currents are set so that the corresponding devices in the signal path operate at the same V GS and V DS .
【0053】要約すると、本発明のスイッチトキャパシ
タ/連続時間バッファ回路は、サンプルデータ領域でス
イッチトキャパシタフィルタ出力を受信しこれをひずみ
を実質的に伴うことなく連続時間領域へ変換する。この
バッファ回路は少なくとも1つのフィードバックキャパ
シタを有するフィルタを用いる。スイッチトキャパシタ
の入力は、低周波数動作でスイッチングされる時フィル
タの増幅器の上に電荷が実質的に存在しないようにスイ
ッチングされる。これは、入力キャパシタをフィルタの
増幅器の入力と出力との間で直接スイッチングしてこの
システムのいかなるキャパシタにも正味の電圧変化が生
じないようにすることによって実現される。In summary, the switched capacitor / continuous time buffer circuit of the present invention receives the switched capacitor filter output in the sample data domain and converts it into the continuous time domain substantially without distortion. This buffer circuit uses a filter having at least one feedback capacitor. The input of the switched capacitor is switched such that there is substantially no charge on the amplifier of the filter when switched in low frequency operation. This is accomplished by switching the input capacitor directly between the input and output of the filter's amplifier so that there is no net voltage change on any capacitor in the system.
【図1】図1は、低ノイズ/低ひずみスイッチトキャパ
シタ/連続時間フィルタの全体ブロック図である。FIG. 1 is an overall block diagram of a low noise / low distortion switched capacitor / continuous time filter.
【図2】図2は、スイッチトキャパシタフィルタの論理
ブロック図である。FIG. 2 is a logic block diagram of a switched capacitor filter.
【図3】図3は、図2のスイッチトキャパシタフィルタ
のさらに詳細なブロック図である。FIG. 3 is a more detailed block diagram of the switched capacitor filter of FIG.
【図4】図4は、図2のスイッチトキャパシタフィルタ
の入力段の詳細な論理図である。FIG. 4 is a detailed logic diagram of the input stage of the switched capacitor filter of FIG.
【図5】図5は、スイッチトキャパシタフィルタの入力
段に一体化された1ビットDACのタイミング図であ
る。FIG. 5 is a timing diagram of a 1-bit DAC integrated in the input stage of a switched capacitor filter.
【図6】図6は、スイッチトキャパシタ/連続時間バッ
ファのブロック図である。FIG. 6 is a block diagram of a switched capacitor / continuous time buffer.
【図7】図7は、変換動作を説明する概略図である。FIG. 7 is a schematic diagram illustrating a conversion operation.
【図8】図8は、図7のバッファ回路により得られる平
滑化動作を示す。8 shows a smoothing operation obtained by the buffer circuit of FIG.
【図9】図9は、入力にスイッチトキャパシタフィルタ
の出力からサンプルデータを受けそれを能動フィルタへ
の連続時間アナログ入力へ変換する従来技術のバッファ
を示す。FIG. 9 shows a prior art buffer that receives sampled data at the input from the output of a switched capacitor filter and converts it into a continuous time analog input to the active filter.
【図10】図10は、DACのスイッチトキャパシタ/
連続時間バッファ回路の論理図である。FIG. 10 is a diagram of a switched capacitor / DAC
FIG. 6 is a logic diagram of a continuous time buffer circuit.
【図11】図11は、従来技術の単位利得バッファ回路
の概略図である。FIG. 11 is a schematic diagram of a prior art unity gain buffer circuit.
【図12】図12は、単位利得バッファ回路の単純化し
た概略図である。FIG. 12 is a simplified schematic diagram of a unity gain buffer circuit.
【図13】図13は、単位利得バッファ回路の詳細な回
路図である。FIG. 13 is a detailed circuit diagram of a unity gain buffer circuit.
【図14】図14は、単位利得バッファ回路のスタート
アップ回路の概略図である。FIG. 14 is a schematic diagram of a startup circuit of a unity gain buffer circuit.
【図15】図15は、DACの従来技術の出力段の概略
図である。FIG. 15 is a schematic diagram of a prior art output stage of a DAC.
【図16】図16は、DACの出力段の単純化した概略
図である。FIG. 16 is a simplified schematic diagram of an output stage of a DAC.
【図17】図17は、DACの出力段の詳細な回路図で
ある。FIG. 17 is a detailed circuit diagram of the output stage of the DAC.
【図18】図18は、出力段にABバイアスを発生させ
るバイアス回路の1実施例を示す概略図である。FIG. 18 is a schematic diagram showing one embodiment of a bias circuit for generating an AB bias in the output stage.
【図19】図19は、ABバイアスを発生させる別の実
施例を示す。FIG. 19 shows another example of generating an AB bias.
10 インターポレーションフィルタ 11 デルターシグマデジタル変調器 12 スイッチトキャパシタ・ローパスフィルタ 14 スイッチトキャパシタ/連続時間バッファ回路 16 単位利得バッファ回路 18 能動ローパスフィルタ 20 DAC 130 デジタル−サンプルアナログ信号コンバータ 278 フィードバック回路 10 Interpolation Filter 11 Delta-Sigma Digital Modulator 12 Switched Capacitor / Low Pass Filter 14 Switched Capacitor / Continuous Time Buffer Circuit 16 Unit Gain Buffer Circuit 18 Active Low Pass Filter 20 DAC 130 Digital-Sample Analog Signal Converter 278 Feedback Circuit
Claims (25)
力信号へ変換するデジタルーアナログコンバータであっ
て、 nビットデジタル入力信号を受ける入力と、 nビットデジタル入力信号をサンプルデータアナログ信
号へ変換する回路と、 サンプルデータアナログ信号のひずみを実質的に増加さ
せることなくサンプルデータアナログ信号を連続時間ア
ナログ信号へ変換するサンプルデータ/連続時間バッフ
ァ回路とよりなることを特徴とするデジタルーアナログ
コンバータ。1. A digital-analog converter for converting an input digital signal into a continuous-time analog output signal, an input for receiving an n-bit digital input signal, and a circuit for converting the n-bit digital input signal into a sample data analog signal. A digital-analog converter comprising a sample data / continuous time buffer circuit for converting a sample data analog signal into a continuous time analog signal without substantially increasing the distortion of the sample data analog signal.
信号をフィルタリングするスイッチトキャパシタフィル
タを有することを特徴とする請求項1に記載のコンバー
タ。2. The converter according to claim 1, wherein the conversion circuit has a switched capacitor filter for filtering a sample data analog signal.
号をnよりも小さい数のmビットデジタル信号へ変換す
るデルタ−シグマデジタル変調器と、mビットデジタル
信号をスイッチトキャパシタフィルタへ入力されるmビ
ットサンプルデータアナログ信号へ変換するmビットデ
ジタル−アナログコンバータとを有することを特徴とす
る請求項2に記載のコンバータ。3. A delta-sigma digital modulator in which the conversion circuit converts an n-bit digital input signal into an m-bit digital signal of a number smaller than n, and an m-bit input m-bit digital signal to a switched capacitor filter. The converter according to claim 2, further comprising an m-bit digital-analog converter for converting the sample data into an analog signal.
1に記載のコンバータ。4. Converter according to claim 1, characterized in that m is equal to 1.
の出力を受けてフィルタリングする連続時間ローパスフ
ィルタをさらに備えてなることを特徴とする請求項1に
記載のコンバータ。5. The converter according to claim 1, further comprising a continuous-time low-pass filter for receiving and filtering the output of the sample data / continuous-time buffer circuit.
回路が、 有限の帯域幅を有する増幅器と、 増幅器の入力と出力との間に接続したフィードバックキ
ャパシタと、 サンプリングキャパシタと、 サンプリングキャパシタの一方の側をサンプルデータ入
力アナログ信号と増幅器の出力との間で切り換えると共
にサンプリングキャパシタの他方の側を基準電圧と増幅
器の入力との間で切り換えるスイッチング回路とよりな
ることを特徴とする請求項1に記載のコンバータ。6. The sample data / continuous time buffer circuit comprises an amplifier having a finite bandwidth, a feedback capacitor connected between the input and output of the amplifier, a sampling capacitor, and one side of the sampling capacitor. 2. A converter as claimed in claim 1, comprising a switching circuit for switching between the sample data input analog signal and the output of the amplifier and for switching the other side of the sampling capacitor between the reference voltage and the input of the amplifier. ..
てサンプルデータアナログ信号へまた第2の時点におい
て増幅器の出力へ接続する第1のスイッチング回路部
と、 サンプリングキャパシタの他方の側を前記第1の時点に
おいて基準電圧へまた前記第2の時点において増幅器の
入力へ接続する第2のスイッチング回路部とよりなるこ
とを特徴とする請求項6に記載のコンバータ。7. A first switching circuit portion, wherein the switching circuit connects one side of the sampling capacitor to a sample data analog signal at a first time point and to an output of an amplifier at a second time point, and 7. A converter as claimed in claim 6, characterized in that it comprises a second switching circuit part connecting the other side to the reference voltage at the first time point and to the input of the amplifier at the second time point.
力信号へ変換するデジタル−アナログコンバータであっ
て、 nビットデジタル入力信号を受ける入力と、 nビットデジタル入力信号をnよりも小さいmビットデ
ジタル信号へ変換するデルタ−シグマデジタル変調器
と、 mビットデジタル信号をサンプルデータアナログ信号へ
変換するmビットデジタル−アナログコンバータと、 サンプルデータアナログ信号をフィルタリングするスイ
ッチトキャパシタフィルタと、 サンプルデータアナログ信号のひずみを実質的に増加さ
せることなくサンプルデータアナログ信号を連続時間ア
ナログ信号へ変換するサンプルデータ/連続時間バッフ
ァ回路とよりなることを特徴とするデジタル−アナログ
コンバータ。8. A digital-to-analog converter for converting an input digital signal into a continuous time analog output signal, wherein an input for receiving an n-bit digital input signal and an n-bit digital input signal for an m-bit digital signal smaller than n. Delta-sigma digital modulator for conversion, m-bit digital-analog converter for converting m-bit digital signal to sample data analog signal, switched capacitor filter for filtering sample data analog signal, and distortion of sample data analog signal 1. A digital-analog converter comprising a sample data / continuous time buffer circuit for converting a sample data analog signal into a continuous time analog signal without increasing the number of samples.
8に記載のコンバータ。9. Converter according to claim 8, characterized in that m is equal to 1.
路の入力を受けてそれをフィルタリングするローパスフ
ィルタを備えてなることを特徴とする請求項8に記載の
コンバータ。10. The converter according to claim 8, further comprising a low pass filter for receiving an input of the sample data / continuous time buffer circuit and filtering the input.
ャパシタと、 サンプリングキャパシタと、 サンプリングキャパシタの一方の側をサンプルデータア
ナログ信号と増幅器の出力との間で切り換え且つサンプ
リングキャパシタの他方の側を基準電圧と増幅器の入力
との間で切り換えるスイッチング回路とよりなることを
特徴とする請求項8に記載のコンバータ。11. The buffer circuit comprises: an amplifier having a finite bandwidth; a feedback capacitor connected between an input and an output of the amplifier; a sampling capacitor; and a sampling data analog signal on one side of the sampling capacitor. 9. A converter as claimed in claim 8 comprising a switching circuit switching between the output of the amplifier and the other side of the sampling capacitor between the reference voltage and the input of the amplifier.
て入力サンプルデータアナログ信号へまた第2の時点に
おいて増幅器の出力へ接続する第1のスイッチング回路
部と、 サンプリングキャパシタの他方の側を前記第1の時点に
おいて基準電圧へまた前記第2の時点において増幅器の
入力へ接続する第2のスイッチング回路部とよりなるこ
とを特徴とする請求項11に記載のコンバータ。12. A first switching circuit section, wherein said switching circuit connects one side of a sampling capacitor to an input sample data analog signal at a first time point and to an output of an amplifier at a second time point, and a sampling capacitor. 12. The converter of claim 11 comprising a second switching circuit section connecting the other side of the to the reference voltage at the first time and to the input of the amplifier at the second time.
間アナログ出力信号へ変換する回路であって、 サンプルデータアナログ信号を受ける入力と、 サンプルデータアナログ信号のひずみを実質的に増加さ
せることなくサンプルデータアナログ信号を連続時間ア
ナログ信号へ変換するサンプルデータ/連続時間バッフ
ァ回路とよりなることを特徴とする回路。13. A circuit for converting a sample data analog signal into a continuous time analog output signal, the input receiving the sample data analog signal and the sample data analog signal without substantially increasing the distortion of the sample data analog signal. A circuit comprising a sampled data / continuous time buffer circuit for converting the signal into a continuous time analog signal.
ァ回路が、 有限の対域幅を有する増幅器と、 増幅器の入力と出力との間に接続したフィードバックキ
ャパシタと、 サンプリングキャパシタと、 サンプリングキャパシタの一方の側をサンプルデータ入
力アナログ信号と増幅器の出力との間で切り換えると共
にサンプリングキャパシタの他方の側を基準電圧と増幅
器の入力との間で切り換えるスイッチング回路とよりな
ることを特徴とする請求項13に記載のコンバータ。14. The sample data / continuous time buffer circuit comprises: an amplifier having a finite bandwidth, a feedback capacitor connected between the input and the output of the amplifier, a sampling capacitor, and one side of the sampling capacitor. 15. A switching circuit for switching between the sample data input analog signal and the output of the amplifier and the other side of the sampling capacitor between the reference voltage and the input of the amplifier. converter.
てサンプルデータアナログ信号へまた第2の時点におい
て増幅器の出力へ接続する第1のスイッチング回路部
と、 サンプリングキャパシタの他方の側を前記第1の時点に
おいて基準電圧へまた前記第2の時点において増幅器の
入力へ接続する第2のスイッチング回路部とよりなるこ
とを特徴とする請求項14に記載のコンバータ。15. A first switching circuit portion, wherein the switching circuit connects one side of the sampling capacitor to a sample data analog signal at a first time point and to an output of an amplifier at a second time point, and 15. A converter as claimed in claim 14, characterized in that it comprises a second switching circuit part connecting the other side to the reference voltage at the first time point and to the input of the amplifier at the second time point.
信号へ変換する方法であって、 nビットデジタル入力信号を受け、 nビットデジタル入力信号をサンプルデータアナログ信
号へ変換し、 サンプルデータアナログ入力信号を受けて該サンプルデ
ータアナログ信号のひずみを実質的に増加させることな
く連続時間信号へ変換するステップよりなることを特徴
とする変換方法。16. A method for converting a digital signal into a continuous time analog output signal, the method comprising: receiving an n-bit digital input signal, converting the n-bit digital input signal into a sample data analog signal, and receiving a sample data analog input signal. And a step of converting the sampled data analog signal into a continuous time signal without substantially increasing the distortion of the sampled data analog signal.
データアナログ信号へ変換する前記ステップが、サンプ
ルデータアナログ信号をスイッチトキャパシタフィルタ
でフィルタリングするステップを含むことを特徴とする
請求項16に記載の方法。17. The method of claim 16, wherein converting the n-bit digital input signal to a sample data analog signal comprises filtering the sample data analog signal with a switched capacitor filter.
データアナログ信号へ変換する前記ステップが、nビッ
トデジタル入力信号をデルタ−シグマデジタル変調器へ
入力し、該nビットデジタル入力信号をデルタ−シグマ
デジタル変調器によりnよりも小さいmビットデジタル
信号へ変換し、mビットデジタル信号をサンプルデータ
アナログ信号へ変換してスイッチトキャパシタフィルタ
へ入力しそれをフィルタリングするステップよりなるこ
とを特徴とする請求項17に記載の方法。18. The step of converting an n-bit digital input signal to a sample data analog signal inputs the n-bit digital input signal to a delta-sigma digital modulator and the n-bit digital input signal is delta-sigma digital modulated. 18. The method according to claim 17, further comprising a step of converting the signal into an m-bit digital signal smaller than n, converting the m-bit digital signal into a sample data analog signal, inputting the sampled data analog signal into a switched capacitor filter, and filtering the sampled analog signal. the method of.
項18に記載の方法。19. The method of claim 18, wherein m is equal to 1.
グ信号から変換した後ローパスフィルタによりフィルタ
リングするステップを含んでなることを特徴とする請求
項16に記載の方法。20. The method of claim 16 including the step of converting a continuous time signal from a sample data analog signal and then filtering with a low pass filter.
間データ信号へ変換する前記ステップが、 有限の帯域幅を有する増幅器を提供し、 増幅器の入力と出力との間にフィードバックキャパシタ
を接続し、 サンプリングキャパシタを提供し、 サンプリングキャパシタの一方の側をサンプルデータア
ナログ信号と増幅器の出力との間で切り換え且つサンプ
リングキャパシタの他方の側を基準電圧と増幅器の入力
との間で切り換えるステップよりなることを特徴とする
請求項16に記載の方法。21. The step of converting a sample data analog signal to a continuous time data signal provides an amplifier having a finite bandwidth, connecting a feedback capacitor between the input and the output of the amplifier, and And switching one side of the sampling capacitor between the sample data analog signal and the output of the amplifier and switching the other side of the sampling capacitor between the reference voltage and the input of the amplifier. The method according to claim 16.
てサンプルデータアナログ信号に接続し、 サンプリングキャパシタの前記一方の側を第2の時点に
おいて増幅器の出力へ接続し、 サンプリングキャパシタの他方の側を第1の時点におい
て基準電圧に接続し、 サンプリングキャパシタの前記他方の側を第2の時点に
おいて増幅器の入力に接続することよりなる請求項21
に記載の方法。22. The switching step connects one side of the sampling capacitor to a sample data analog signal at a first time point and connects the one side of the sampling capacitor to an output of an amplifier at a second time point, 22. Connecting the other side of the sampling capacitor to a reference voltage at a first time point and connecting the other side of the sampling capacitor to an input of an amplifier at a second time point.
The method described in.
間アナログ出力信号へ変換する方法であって、 サンプルデータアナログ信号を受け、 サンプルデータアナログ信号をひずみを実質的に増加さ
せることなく連続時間アナログ信号へ変換するステップ
よりなることを特徴とする方法。23. A method of converting a sample data analog signal into a continuous time analog output signal, the method comprising receiving a sample data analog signal and converting the sample data analog signal into a continuous time analog signal without substantially increasing distortion. A method comprising the steps of:
を接続し、 サンプリングキャパシタを提供し、 サンプリングキャパシタの一方の側をサンプルデータア
ナログ信号と増幅器の出力との間で切り換え、 サンプリングキャパシタの他方の側を基準電圧と増幅器
の入力との間で切り換えるステップよりなることを特徴
とする請求項23に記載の方法。24. The converting step provides an amplifier having a finite bandwidth, connecting a feedback capacitor between an input and an output of the amplifier, providing a sampling capacitor, and sampling one side of the sampling capacitor. 24. The method of claim 23, comprising the step of switching between the data analog signal and the output of the amplifier, and switching the other side of the sampling capacitor between the reference voltage and the input of the amplifier.
おいてサンプルデータ入力アナログ信号へまた第2の時
点において増幅器の出力へ接続し、 サンプリングキャパシタの他方の側を第1の時点におい
て基準電圧にまた第2の時点において増幅器の入力に接
続するステップよりなることを特徴とする請求項24に
記載の方法。25. The switching step connects the one side of the sampling capacitor to a sample data input analog signal at a first time point and to the output of an amplifier at a second time point, and the other side of the sampling capacitor to a second side. 25. The method of claim 24, comprising connecting to a reference voltage at one time and to the input of the amplifier at a second time.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US64187691A | 1991-01-15 | 1991-01-15 | |
US641876 | 1991-01-15 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0583139A true JPH0583139A (en) | 1993-04-02 |
Family
ID=24574228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2577592A Withdrawn JPH0583139A (en) | 1991-01-15 | 1992-01-16 | Switched capacitor/continuous time buffer circuit for digital/analog converter |
Country Status (3)
Country | Link |
---|---|
JP (1) | JPH0583139A (en) |
DE (1) | DE4200772A1 (en) |
GB (1) | GB2253753A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2425416B (en) | 2005-04-19 | 2009-10-14 | Wolfson Microelectronics Plc | Improved switched capacitor DAC |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4331894A (en) * | 1980-05-29 | 1982-05-25 | American Microsystems, Inc. | Switched-capacitor interolation filter |
GB8813162D0 (en) * | 1988-06-03 | 1988-07-06 | British Telecomm | Digital-to-analogue conversion |
-
1992
- 1992-01-10 GB GB9200491A patent/GB2253753A/en not_active Withdrawn
- 1992-01-14 DE DE19924200772 patent/DE4200772A1/en not_active Withdrawn
- 1992-01-16 JP JP2577592A patent/JPH0583139A/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
GB2253753A (en) | 1992-09-16 |
DE4200772A1 (en) | 1992-07-16 |
GB9200491D0 (en) | 1992-02-26 |
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