JPH0579956U - Semiconductor device packaging - Google Patents
Semiconductor device packagingInfo
- Publication number
- JPH0579956U JPH0579956U JP2899692U JP2899692U JPH0579956U JP H0579956 U JPH0579956 U JP H0579956U JP 2899692 U JP2899692 U JP 2899692U JP 2899692 U JP2899692 U JP 2899692U JP H0579956 U JPH0579956 U JP H0579956U
- Authority
- JP
- Japan
- Prior art keywords
- lead
- lead frame
- semiconductor device
- chips
- outer leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 多ピンの実装体にも容易に対応することがで
き、かつ外形寸法を小さく抑える。
【構成】 リードフレーム２，８にはそれぞれＩＣチッ
プ４，１０がダイボンディングとワイヤボンディングに
より接続され、ＩＣチップ４，１０が外側になるよう
に、かつリードフレーム２，８間が絶縁されて封止樹脂
１４で封止されている。一方のアウターリード２ｂは他
方のアウターリード８ｂよりも長く、平面上での配置は
アウターリード２ｂがアウターリード８ｂの間のちょう
ど中間の位置にくるように、両リードフレーム２，８は
平面内で互いにずれた位置に配置されている。
(57) [Summary] [Purpose] It is possible to easily support a multi-pin mounting body and keep the external dimensions small. [Structure] The IC chips 4 and 10 are connected to the lead frames 2 and 8 by die bonding and wire bonding, respectively, so that the IC chips 4 and 10 are on the outside and the lead frames 2 and 8 are insulated and sealed. It is sealed with a stop resin 14. One outer lead 2b is longer than the other outer lead 8b, and the two lead frames 2 and 8 are arranged in a plane so that the outer lead 2b is located at an intermediate position between the outer leads 2b. They are arranged at positions displaced from each other.
Description
【０００１】[0001]
本考案は半導体集積回路装置を樹脂封止その他の方法により実装した半導体装 置実装体に関し、例えばＱＦＰやＳＯＰと称される実装体に関するものである。 The present invention relates to a semiconductor device mounting body in which a semiconductor integrated circuit device is mounted by resin sealing or another method, for example, a mounting body called QFP or SOP.
【０００２】[0002]
樹脂封止型半導体装置実装体では、リードフレームに半導体装置チップ（以下 ＩＣチップという）をワイヤーボンディング法により接続し、ＩＣチップとリー ドフレームのインナーリード部分を樹脂で封止する。 ＩＣチップの高集積化が進み、例えば１０ｍｍ×１０ｍｍのＩＣチップに１０ ０μｍピッチでパッドを形成し、四辺で合計４００ピンのＩＣチップを作ること は可能になっている。そのＩＣチップを実装するには、まずリードフレームにワ イヤーボンディングしなければならない。しかし、リードフレームはワイヤーボ ンディングを行なう部分（最先端）の幅が０.０９ｍｍ、最先端間の間隔が０.１ ６ｍｍに作るのが限界とされている。 In the resin-sealed semiconductor device package, a semiconductor device chip (hereinafter referred to as an IC chip) is connected to a lead frame by a wire bonding method, and the IC chip and the inner lead portion of the lead frame are sealed with resin. As IC chips are highly integrated, for example, it is possible to form pads with a pitch of 100 μm on an IC chip of 10 mm × 10 mm and make an IC chip with 400 pins in total on four sides. To mount the IC chip, wire bonding must first be performed on the lead frame. However, the lead frame is limited to a width of 0.09 mm at the wire bonding part (the leading edge) and a spacing of 0.16 mm between the leading edges.
【０００３】[0003]
リードフレームの最先端の幅を０.０９ｍｍ、最先端間の間隔を０.１６ｍｍと して４００ピン用のリードフレームを作ったとしたら、その最先端部は２５ｍｍ ×２５ｍｍ正方形の辺上に配列されることになる。ワイヤーボンディングを１０ ｍｍ×１０ｍｍのＩＣチップの最も外側部分からスタートするとしても、ワイヤ ーの長さは１０ｍｍ以上が必要になる。ワイヤーボンディングでワイヤーの長さ が５ｍｍ以上になると樹脂封止のために樹脂を流し込んだとき、ワイヤー間が短 絡したり、ワイヤーに使用する金の使用量が多くなってコスト高を招くなどの問 題が生じ、５ｍｍ以上のワイヤーの長さは現実的ではない。 If a lead frame for 400 pins is made with the width of the leading edge of the lead frame being 0.09 mm and the space between the leading edges being 0.16 mm, the leading edge is arranged on the side of a 25 mm × 25 mm square. Will be. Even if the wire bonding is started from the outermost part of the 10 mm × 10 mm IC chip, the wire length needs to be 10 mm or more. When the wire length is 5 mm or more in wire bonding, when resin is poured for resin encapsulation, there is a short circuit between the wires, or the amount of gold used for the wire increases, leading to higher costs. Problems arise and wire lengths of 5 mm and above are not realistic.
【０００４】 また、例えば４００ピンのリードフレームに仮りにＩＣチップをワイヤーボン ディングできたとしても、ワイヤーボンディングするインナーリードの最先端部 が２５ｍｍ×２５ｍｍの枠よりも内側に入ることができないので、封止された実 装体の外形寸法が大きくなる欠点もある。 そこで、本考案は多ピンの実装体にも容易に対応することができ、かつ外形寸 法を小さく抑えることのできる実装体を提供することを目的とするものである。Even if the IC chip could be wire-bonded to a 400-pin lead frame, the tip of the inner lead for wire bonding cannot enter inside the 25 mm × 25 mm frame. There is also a drawback that the external dimensions of the sealed package become large. Therefore, an object of the present invention is to provide a mounting body which can easily cope with a mounting body having a large number of pins and whose external dimensions can be kept small.
【０００５】[0005]
本考案の半導体装置実装体では、２個のＩＣチップがそれぞれのリードフレー ムに接続されており、両リードフレーム間が絶縁され、ＩＣチップを外側にした 状態で両ＩＣチップが一体的に封止されている。 好ましい態様では、一方のリードフレームのアウターリードの平面上の位置が 他方のリードフレームのアウターリード間に配置されるように両リードフレーム が平面内で互いにずらされて配置されている。 他の好ましい態様では、アウターリードの長さは一方のリードフレームと他方 のリードフレームとで異なっている。 In the semiconductor device mounting body of the present invention, two IC chips are connected to their respective lead frames, both lead frames are insulated, and both IC chips are integrally sealed with the IC chips facing outward. It has been stopped. In a preferred mode, the two lead frames are arranged so as to be offset from each other in the plane so that the outer lead of one lead frame is located between the outer leads of the other lead frame. In another preferred embodiment, the outer leads have different lengths in one lead frame and the other lead frame.
【０００６】[0006]
リードフレームが２層構造となるので、１層構造に比べて２倍のピン密度にす ることができる。 Since the lead frame has a two-layer structure, the pin density can be doubled as compared with the one-layer structure.
【０００７】[0007]
図１は一実施例を表わしたものである。（Ａ）は断面図、（Ｂ）は平面図であ る。 第１のリードフレーム２のアイランド２ａにＩＣチップ４がダイボンディング され、リードフレーム２のインナーリードとＩＣチップ４の間がワイヤー６によ って接続されている。第２のリードフレーム８にもそのアイランド部８ａにはＩ Ｃチップ１０がダイボンディングされ、リードフレーム８のインナーリードとＩ Ｃチップ１０の間がワイヤー１２によって接続されている。一方のリードフレー ム２のアウターリード２ｂは他方のリードフレーム８のアウターリード８ｂより も長い。ＩＣチップ４，１０をそれぞれのリードフレーム２，８にボンディング した状態で、ＩＣチップ４，１０が外側になり、リードフレーム２，８が対向す る状態で、リードフレーム２，８間が絶縁されてエポキシ樹脂などの封止樹脂１ ４によってＩＣチップ４，１０とリードフレーム２，８のインナーリード及びア イランド２ａ，８ａが封止されている。 FIG. 1 shows an embodiment. (A) is a sectional view and (B) is a plan view. The IC chip 4 is die-bonded to the island 2a of the first lead frame 2, and the inner lead of the lead frame 2 and the IC chip 4 are connected by a wire 6. The IC chip 10 is also die-bonded to the island portion 8a of the second lead frame 8, and the inner lead of the lead frame 8 and the IC chip 10 are connected by a wire 12. The outer lead 2b of one lead frame 2 is longer than the outer lead 8b of the other lead frame 8. With the IC chips 4 and 10 bonded to the respective lead frames 2 and 8, the IC chips 4 and 10 are on the outside, and the lead frames 2 and 8 are opposite to each other, and the lead frames 2 and 8 are insulated from each other. The IC chips 4 and 10, the inner leads of the lead frames 2 and 8 and the lands 2a and 8a are sealed with a sealing resin 14 such as an epoxy resin.
【０００８】 図１はＱＦＰの例を示したものであり、アウターリード２ｂと８ｂは封止樹脂 １４の四辺に突出している。 平面上でのアウターリード２ｂ，８ｂの配置は、一方のアウターリード２ｂが 他方のアウターリード８ｂの間のちょうど中間の位置にくるように、両リードフ レーム２，８は平面内で互いにずれた位置に配置されている。FIG. 1 shows an example of the QFP, in which the outer leads 2 b and 8 b are projected on four sides of the sealing resin 14. The outer leads 2b and 8b are arranged on a plane so that the outer leads 2b and 8 are offset from each other in the plane so that one outer lead 2b is located at an intermediate position between the other outer leads 8b. It is located in.
【０００９】 図２は図１の実施例を用いてアウターリード２ｂ，８ｂを折り曲げた状態を表 わしたものである。（Ａ）はアウターリード２ｂと８ｂがともに先端が外方向を 向くようにＬ字形に折り曲げられている。つまり両リードフレーム２，８がＱＦ Ｐ形に折り曲げられたものである。 （Ｂ）は長い方のアウターリード２ｂがＱＦＰ形に、つまり先端が外方向を向 くようにＬ字形に折り曲げられ、短い方のアウターリード８ｂがＱＦＪ形に、つ まり先端が内方向を向くようにＬ字形に折り曲げられたものである。FIG. 2 shows a state in which the outer leads 2b and 8b are bent by using the embodiment of FIG. In (A), the outer leads 2b and 8b are both bent in an L shape so that the tips thereof are directed outward. That is, both lead frames 2 and 8 are bent into a QFP shape. In (B), the longer outer lead 2b is bent into a QFP shape, that is, an L-shape so that the tip faces outward, and the shorter outer lead 8b has a QFJ shape, that is, the tip faces inward. It is bent into an L shape.
【００１０】 図１、図２では四辺にアウターリードが突出しているが、両リードフレームが ともに対向する二辺のみにアウターリードを突出させた形状のものであってもよ い。その場合はアウターリードの折り曲げ方は図２（Ａ）のように両方がＳＯＰ 形のものと、図２（Ｂ）のように一方がＳＯＰで他方がＳＯＪ形になるように折 り曲げることができる。 ＳＯＰ又はＳＯＪ形の場合には一方のリードフレームと他方のリードフレーム でアウターリードが突出する辺が異なるようにすれば、互いに接触するのを有効 に防ぐことができる。その場合には、両リードフレームでアウターリードの長さ を異ならせる必要はなく、同じ長さであっても突出する方向が互いに９０度ずれ ているので、何ら接触しない。 図１の実施例で、長さの異なる２つのリードフレームのアウターリード２ｂ， ８ｂの平面位置が重なる位置であってもよい。その場合でも長さが異なっている ので互いの接触を防ぐことができる。In FIG. 1 and FIG. 2, the outer leads project from the four sides, but both lead frames may have a shape in which the outer leads project from only two opposite sides. In that case, the outer leads may be bent so that both are SOP type as shown in FIG. 2 (A) and one is SOP type and the other is SOJ type as shown in FIG. 2 (B). it can. In the case of the SOP or SOJ type, if one lead frame and the other lead frame have different sides from which the outer leads protrude, it is possible to effectively prevent them from coming into contact with each other. In that case, it is not necessary to make the outer leads different in length between the two lead frames, and even if the outer leads have the same length, the projecting directions are deviated from each other by 90 degrees, so there is no contact. In the embodiment of FIG. 1, the outer leads 2b and 8b of the two lead frames having different lengths may be located at a position where the planar positions thereof overlap. Even in that case, since the lengths are different, contact with each other can be prevented.
【００１１】 次に、図１と図２で示された実施例の実装体を製造する方法について説明する と、それぞれのＩＣチップ４，１０をそれぞれのリードフレーム２，８にダイボ ンディングとワイヤーボンディングにより接続する。リードフレーム２，８どお しが対向するように、かつ互いに絶縁して配置し、封止樹脂１４で封止する。リ ードフレームを枠から切り離して所定のアウターリード２ｂ，８ｂの長さにし、 その後アウターリード２ｂ，８ｂを図２の（Ａ）又は（Ｂ）のように折り曲げる 。Next, a method of manufacturing the mounting body of the embodiment shown in FIGS. 1 and 2 will be described. Each IC chip 4, 10 is bonded to each lead frame 2, 8 by die bonding and wire bonding. To connect. The lead frames 2 and 8 are arranged so as to face each other and are insulated from each other, and sealed with a sealing resin 14. The lead frame is separated from the frame to a predetermined length of the outer leads 2b, 8b, and then the outer leads 2b, 8b are bent as shown in FIG. 2 (A) or (B).
【００１２】[0012]
本考案では２個のＩＣチップを２層にして１つのパッケージに封止したので、 それぞれのリードフレームのインナーリードピッチより狭いピッチでワイヤーボ ンディングを施したのと実質的に同一となる。 ２つのＩＣチップ分のピン数を小型で狭いピッチの実装体として実現できる。 ＩＣチップ２個分のパッドをもつ１つのＩＣチップを実装する場合に比べると 実装体の外形寸法を小さくすることができる。 In the present invention, two IC chips are formed into two layers and sealed in one package, which is substantially the same as wire bonding with a pitch narrower than the inner lead pitch of each lead frame. The number of pins for two IC chips can be realized as a small-sized package with a narrow pitch. The external dimensions of the mounting body can be reduced as compared with the case of mounting one IC chip having pads for two IC chips.
【図１】一実施例を示す図であり、（Ａ）は断面図、
（Ｂ）は平面図である。FIG. 1 is a diagram showing an embodiment, (A) is a sectional view,
(B) is a plan view.
【図２】図１の実施例においてアウターリードを折り曲
げた状態を表わしたものである。FIG. 2 shows a state in which outer leads are bent in the embodiment of FIG.
２，８ リードフレーム ２ｂ，８ｂ アウターリード ４，１０ ＩＣチップ ６，１２ ワイヤー １４ 封止用樹脂 2,8 Lead frame 2b, 8b Outer lead 4,10 IC chip 6,12 Wire 14 Sealing resin
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/07 25/18 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI technical display location H01L 25/07 25/18
Claims (3)
ードフレームに接続されており、両リードフレーム間が
絶縁され、半導体装置チップを外側にした状態で両半導
体装置チップが一体的に封止されていることを特徴とす
る半導体装置実装体。1. Two semiconductor device chips are connected to respective lead frames, the lead frames are insulated from each other, and both semiconductor device chips are integrally sealed with the semiconductor device chips facing outward. A semiconductor device package characterized by the above.
の平面上の位置が他方のリードフレームのアウターリー
ド間に配置されるように両リードフレームが平面内で互
いにずらされて配置されている請求項１に記載の半導体
装置実装体。2. The lead frames are arranged so as to be offset from each other in the plane so that the outer lead of one lead frame is located between the outer leads of the other lead frame. The semiconductor device package according to the item 1.
レームと他方のリードフレームとで異なっている請求項
１又は２に記載の半導体装置実装体。3. The semiconductor device mounting body according to claim 1, wherein the length of the outer lead is different between one lead frame and the other lead frame.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2899692U JPH0579956U (en) | 1992-04-03 | 1992-04-03 | Semiconductor device packaging |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2899692U JPH0579956U (en) | 1992-04-03 | 1992-04-03 | Semiconductor device packaging |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0579956U true JPH0579956U (en) | 1993-10-29 |
Family
ID=12264027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2899692U Pending JPH0579956U (en) | 1992-04-03 | 1992-04-03 | Semiconductor device packaging |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0579956U (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036072A (en) * | 2005-07-29 | 2007-02-08 | Oki Electric Ind Co Ltd | Semiconductor device and packaging method thereof |
-
1992
- 1992-04-03 JP JP2899692U patent/JPH0579956U/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036072A (en) * | 2005-07-29 | 2007-02-08 | Oki Electric Ind Co Ltd | Semiconductor device and packaging method thereof |
| JP4580304B2 (en) * | 2005-07-29 | 2010-11-10 | Ｏｋｉセミコンダクタ株式会社 | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7084490B2 (en) | Leads under chip IC package | |
| US5894165A (en) | Leads between chips assembly | |
| US6762079B2 (en) | Methods for fabricating dual loc semiconductor die assembly employing floating lead finger structure | |
| US6483181B2 (en) | Multi-chip package | |
| JP3046630B2 (en) | Semiconductor integrated circuit device | |
| JP2800967B2 (en) | Manufacturing method of stacked semiconductor device and semiconductor package thereby | |
| JP3497775B2 (en) | Semiconductor device | |
| US6884657B1 (en) | Angularly offset stacked die multichip device and method of manufacture | |
| JPH0579956U (en) | Semiconductor device packaging | |
| JPH05183010A (en) | Laminated type semiconductor package | |
| JPS60150660A (en) | Semiconductor device | |
| JPH0777256B2 (en) | Resin-sealed semiconductor device | |
| KR940005490Y1 (en) | Leadframe for semiconductor device | |
| JP2001085604A (en) | Semiconductor device | |
| KR0155440B1 (en) | Semiconductor chip package | |
| JP3082562U (en) | Multi-chip package | |
| JPH07106462A (en) | Semiconductor device | |
| KR940006581B1 (en) | Lead on chip | |
| JP3082561U (en) | Multi-chip package | |
| JP2002100719A (en) | Resin-sealed semiconductor device | |
| JP3358697B2 (en) | Semiconductor package | |
| JPH08125069A (en) | Semiconductor device | |
| JPH0555452A (en) | Semiconductor integrated circuit device | |
| JP2000196002A (en) | Semiconductor device and method of manufacturing the same | |
| JPH06132475A (en) | Semiconductor package |