JPH0574947A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、アンチ・ヒューズ型のＦＰＧＡの素
子構造に関し、サブミクロンルール或いはハーフミクロ
ンルールで形成される素子構造の中にも、アンチ・ヒュ
ーズ構造を作り込んだ半導体装置を提供することを目的
とする。 【構成】半導体基板２０と、半導体基板２０に形成され
たドレイン拡散層６と、半導体基板２０上に形成された
絶縁膜８と、ドレイン拡散層６上の絶縁膜８に形成され
た開口部と、開口部に埋込まれた埋込みタングステン２
と、埋込みタングステン２上に形成されたアモルファス
シリコン層１と、アモルファスシリコン層１上に形成さ
れたバリアメタル層３と、バリアメタル層３上に形成さ
れた金属電極４とを備えたアンチ・ヒューズを有するよ
うに構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置、特にアン
チ・ヒューズ型のＦＰＧＡの素子構造に関する。ＦＰＧ
Ａ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ
ａｒｒａｙ）は、ユーザ自身でプログラムして所望の
論理を組むことのできるＩＣの一つであり、特に、数千
ゲート以上の規模を有し、ゲートアレイに近い機能を備
えたものである。

【０００２】ＦＰＧＡは、プログラム素子の構造によ
り、ＳＲＡＭ型、紫外線消去型、アンチ・ヒューズ型に
大別される。本発明は、これらのうち、大規模化と高速
化に有利なアンチ・ヒューズ型のＦＰＧＡのアンチ・ヒ
ューズ構造に関するものである。

【０００３】

【従来の技術】アンチ・ヒューズとは、通常の溶断ヒュ
ーズ等とは逆に、初期状態は非導通で、書込み操作によ
って導通状態になるヒューズを指す。近年、ＦＰＧＡに
対しても、大規模化及び高速化の要求が強く、その内部
素子は、サブミクロンルール、ハーフミクロンルールで
構成する必要が生じている。

【０００４】図８に、従来のアンチ・ヒューズ構造を有
する半導体装置を示す。本従来例の半導体装置は、ＭＯ
Ｓトランジスタのドレインコンタクトホールの中にアン
チ・ヒューズを形成したものである。半導体基板２０上
の酸化膜９により画定された領域がＭＯＳトランジスタ
の形成領域である。ゲート電極１０の両側の半導体基板
２０上にそれぞれドレイン拡散層６とソース拡散層７と
が形成されている。

【０００５】酸化膜９及びゲート電極１０上に絶縁膜８
が形成され、ドレイン拡散層６及びソース拡散層７上部
にコンタクトホールが開口されている。ドレイン拡散層
６上のコンタクトホールに、ＰｔＳｉのエッチングスト
ッパ５を介して、厚さ１００ｎｍ程度の高誘電体層のア
モルファスシリコン層１が形成されている。アモルファ
スシリコン層１上には、ＴｉＮのバリアメタル層３を介
してＡｌ電極４が形成されている。このようにドレイン
コンタクトホールの中にアンチ・ヒューズが形成されて
いる。

【０００６】即ち、この場合のアンチ・ヒューズは、ド
レイン拡散層６につながるエッチングストッパ５と、Ａ
ｌ電極４につながるバリアメタル層３との間にアモルフ
ァスシリコン層１が挟まれた構造となっている。ソース
拡散層７上のコンタクトホールには、アンチ・ヒューズ
は形成されていないのでエッチングストッパ５を介して
Ａｌ電極４が形成されているだけである。

【０００７】エッチングストッパ５は、アモルファスシ
リコン層１をパターニングするためエッチングする際、
アンチ・ヒューズを作り込まないコンタクトホールの下
地、即ちソース拡散層７の表面のＳｉがエッチングされ
てしまうことを防ぐために設けられている。バリアメタ
ル層３は、アモルファスシリコン層１が、Ａｌ電極の中
へ溶出することを防止するために設けられている。

【０００８】以上の例は、アンチ・ヒューズをＭＯＳト
ランジスタのドレインコンタクトホールの中に形成した
例であるが、一般に、アンチ・ヒューズは、任意のコン
タクトホール又はスルーホールの中に形成できる。

【０００９】

【発明が解決しようとする課題】従来のアンチ・ヒュー
ズ構造を形成するには、アンチ・ヒューズが形成される
コンタクトホール又はスルーホールのサイズが、１．０
μｍ×１．０μｍ程度以上でなければならない。これよ
り狭いコンタクトホールやスルーホールでは、次のよう
な問題が生じる。

【００１０】コンタクトホールやスルーホールが狭い
と、スパッタ蒸着法で形成するＡｌ電極のＡｌが、コン
タクトホールやスルーホールの中に入りにくくなり、電
極が形成できなくなる。たとえ形成できたとしても、ス
テップカバレッジが悪く、エレクトロマイグレーション
耐量が小さい電極になってしまう。以上のように、従来
のアンチ・ヒューズ構造では、サブミクロンルール或い
はハーフミクロンルールで構成されているトランジスタ
領域の中に、アンチ・ヒューズを作り込むことが困難で
あるという問題があった。

【００１１】本発明の目的は、サブミクロンルール或い
はハーフミクロンルールで形成される素子構造の中に
も、アンチ・ヒューズ構造を作り込んだ半導体装置を提
供することにある。

【００１２】

【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板に形成された導電性領域と、前記半
導体基板及び前記導電性領域上に形成された絶縁膜と、
前記導電性領域上の前記絶縁膜に形成された開口部と、
前記開口部底部の前記導電性領域上に形成された高誘電
体層と、前記開口部の前記高誘電体層上に埋込まれた高
融点金属と、前記高融点金属上に形成されたバリアメタ
ル層と、前記バリアメタル層上に形成された金属電極と
を有することを特徴とする半導体装置によって達成され
る。

【００１３】また、上記目的は、半導体基板と、前記半
導体基板に形成された導電性領域と、前記半導体基板上
に形成された第１の絶縁膜と、前記導電性領域上の前記
第１の絶縁膜に形成された第１の開口部と、前記第１の
開口部底部の前記導電性領域と接し、前記第１の開口部
から前記第１の絶縁膜上部表面まで引き出された引出し
部を有する導電層と、前記導電層上に形成された高誘電
体層と、前記高誘電体層及び前記第１の絶縁膜上に形成
された第２の絶縁膜と、前記引出し部上の前記高誘電体
層上に開口された第２の開口部と、前記第２の開口部に
埋込まれた高融点金属と、前記高融点金属上に形成され
たバリアメタル層と、前記バリアメタル層上に形成され
た金属電極とを有することを特徴とする半導体装置によ
って達成される。

【００１４】さらに、上記目的は、半導体基板と、前記
半導体基板に形成された導電性領域と、前記半導体基板
及び前記導電性領域上に形成された絶縁膜と、前記導電
性領域上の前記絶縁膜に形成された開口部と、前記開口
部に埋込まれた高融点金属と、前記高融点金属上に形成
された高誘電体層と、前記高誘電体層上に形成されたバ
リアメタル層と、前記バリアメタル層上に形成された金
属電極とを有することを特徴とする半導体装置によって
達成される。

【００１５】

【作用】本発明によれば、サブミクロンルール或いはハ
ーフミクロンルールで形成された素子構造の中にアンチ
・ヒューズを作り込むことができる。

【００１６】

【実施例】本発明の第１の実施例による半導体装置を図
１を用いて説明する。本実施例による半導体装置の構造
について説明する。本実施例は、ＭＯＳトランジスタの
ドレインコンタクトホールの中にアンチ・ヒューズを形
成した例である。

【００１７】半導体基板２０上の酸化膜９により画定さ
れた領域がＭＯＳトランジスタの形成領域である。ゲー
ト電極１０の両側の半導体基板２０上にそれぞれ導電性
領域のドレイン拡散層６とソース拡散層７とが形成され
ている。酸化膜９及びゲート電極１０上に下側絶縁膜１
４が形成され、下側絶縁膜１４上に上側絶縁膜１３が形
成されている。ドレイン拡散層６及びソース拡散層７上
部には、コンタクトホールが開口されている。

【００１８】ドレイン拡散層６は、厚さ１００ｎｍ程度
の高誘電体層のアモルファスシリコン層１とコンタクト
ホールでコンタクトしている。コンタクトホール内のア
モルファスシリコン層１上は、高融点金属であるタング
ステンの埋込みタングステン２で埋め込まれている。埋
込みタングステン２上には、ＴｉＮのバリアメタル層３
を介してＡｌ電極４が形成されている。このようにして
ドレインコンタクトホールの中にアンチ・ヒューズが形
成されている。

【００１９】即ち、本実施例におけるアンチ・ヒューズ
は、ドレイン拡散層６とＡｌ電極３、４につながる埋込
みタングステン２との間にアモルファスシリコン層１が
挟まれた構造となっている。ソース拡散層７上のコンタ
クトホールには、埋込みタングステン２を介してＡｌ電
極４が形成されている。

【００２０】本実施例による半導体装置の製造方法の概
略について説明する。アモルファスシリコン層１を形成
する前に、まず、下側絶縁膜１４をフォトリソグラフィ
とエッチングによりパターニングし、ドレイン拡散層６
の上にコンタクトホールを開口する。このとき、アンチ
・ヒューズを形成しないソース拡散層７側は開口しな
い。

【００２１】次に、アモルファスシリコン層１をＣＶＤ
法により、厚さ１００ｎｍ程度全面に成長させる。フォ
トリソグラフィとエッチングによりパターニングし、ア
モルファスシリコン層１をドレインコンタクトホール近
傍のみに形成する。次に、上側絶縁膜１３をＣＶＤ法に
よって全面成長させた後、フォトリソグラフィとエッチ
ングによりパターニングし、先に形成したアモルファス
シリコン層１の上を開口する。このとき、同時に、ソー
ス拡散層７の上にコンタクトホールを開口する。

【００２２】次に、両コンタクトホールを埋込みタング
ステン２で埋め込む。埋込みタングステン２は、選択Ｃ
ＶＤ法で埋込んでもよいし、全面成長後エッチバックし
てコンタクトホール内だけに残す方法で埋込んでもよ
い。次に、金属電極を形成する。本実施例では、金属電
極は下層のバリアメタル層３と上層のＡｌ電極４からな
る。

【００２３】バリアメタル層３は、埋込みタングステン
２とＡｌ電極４が反応することを防ぐためのもので、そ
の材質はＴｉＮ或いはＴｉＷ等が適している。Ａｌ電極
４の材質は、純粋なＡｌでもよく、Ｓｉ、Ｃｕ、Ｔｉ等
の合金でもよい。バリアメタル層３とＡｌ電極４は、順
にスパッタ蒸着した後、フォトリソグラフィとエッチン
グにより、同時にパターニングする。

【００２４】なお、アモルファスシリコン層１をＣＶＤ
法によって全面成長させた後に、アモルファスシリコン
層１に不純物をイオン注入してもよい。イオン種として
は、リン、ヒ素、ボロン等が適している。ドーズ量は、
１０¹⁴〜１０¹⁶ａｔｍｓ／ｃｍ² 程度とし、注入エネル
ギは、イオン種がアモルファスシリコン層１を突き抜け
ない程度とする。イオン注入後に、活性化アニールを行
ってはならない。アモルファスシリコンが６００℃程度
以上でポリシリコン化してしまうからである。

【００２５】次に、以上のように形成されたアンチ・ヒ
ューズの電気的特性について述べる。本実施例では、ア
ンチ・ヒューズを形成するコンタクトホールのサイズ
は、０．８μｍ×０．８μｍ程度である。初期状態で
は、Ａｌ電極４とドレイン拡散層６との間の抵抗値は１
００ＭΩ程度と高く、実質的に電気的に非導通状態にな
っている。これを導通させるためには、Ａｌ電極４とド
レイン拡散層６との間に１０Ｖ程度のパルス電圧を印加
すればよい。パルス電圧を印加することで、アモルファ
スシリコン層１の状態が変化し、Ａｌ電極４とドレイン
拡散層６との間の抵抗値は１５０Ω程度にまで小さくな
る。いったんパルス電圧を印加した後は、この抵抗値は
元に戻ることはなく、永久に１５０Ω程度のままであ
る。すなわち、アンチ・ヒューズが書き込まれ、Ａｌ電
極４とドレイン拡散層６とが電気的に導通したことにな
る。このようにして、ＩＣチップ内に多数形成されたア
ンチ・ヒューズを書き込むことにより、所望の論理を実
現できる。

【００２６】なお、アンチ・ヒューズの書込み電圧、初
期抵抗値、及び書込み後の抵抗値は、アモルファスシリ
コン層１にイオン注入されたイオン種、注入ドーズ量、
アモルファスシリコン層１の膜厚、バリアメタル層３の
材質及び膜厚等を変えることによりコントロールするこ
とができる。例えば、アモルファスシリコン層１にイオ
ン注入した場合、書込み電圧を１０Ｖから８Ｖへ、また
初期抵抗値を変化させずに書き込み後の抵抗値を２００
Ωから１７０Ωへと下げることができる。

【００２７】本発明の第２の実施例による半導体装置を
図２を用いて説明する。本実施例の半導体装置は、多層
配線のスルーホールの中に、アンチ・ヒューズを形成し
た例である。半導体基板２０上に導電性領域の下層配線
１２が形成されている。半導体基板２０及び下層配線１
２上に下側層間絶縁膜１６が形成され、下側層間絶縁膜
１６上には上側層間絶縁膜１５が形成されている。下層
配線１２上に、下側層間絶縁膜１６及び上側層間絶縁膜
１５を貫通するスルーホールが形成されている。

【００２８】下層配線１２は、スルーホール内で厚さ１
００ｎｍ程度の高誘電体層のアモルファスシリコン層１
とコンタクトしている。アモルファスシリコン層１上に
は、埋込みタングステン２が埋め込まれている。埋込み
タングステン２上には、ＴｉＮのバリアメタル層３を介
して上層配線１１が形成されている。このようにしてス
ルーホールの中にアンチ・ヒューズが形成されている。

【００２９】即ち、本実施例のアンチ・ヒューズは、下
層配線１２と上層配線１１につながる埋込みタングステ
ン２及びバリアメタル層３との間にアモルファスシリコ
ン層１が挟まれた構造となっている。下層配線１２の材
質は、Ａｌ及びＡｌ合金のほか、ポリシリコン、金属珪
化物、ポリシリコンと金属珪化物を組合わせたもの、又
は高融点金属等でもよい。上層配線１１の材質はＡｌま
たはＡｌ合金であり、バリアメタル層３の材質はＴｉ
Ｎ、ＴｉＷ等が適している。

【００３０】本実施例のアンチ・ヒューズの形成方法及
び電気的特性は、第１の実施例と同様である。第１及び
第２の実施例による半導体装置は、コンタクトホール又
はスルーホールの中に高融点金属が埋込まれているた
め、コンタクトホール又はスルーホールの周りの絶縁膜
の表面と、高融点金属の表面との段差は小さい。このた
め、コンタクトホール又はスルーホールのサイズが１．
０μｍ×１．０μｍ程度より小さくても、Ａｌ電極はカ
バレッジよく形成できる。

【００３１】本発明の第３の実施例による半導体装置を
図３及び図４を用いて説明する。第１及び第２の実施例
により、従来のアンチ・ヒューズ構造が有していた高集
積化の問題点は解決したが、埋込みタングステン２の埋
込みに際し、問題が生じる場合がある。図３を用いてこ
の問題について説明する。図３に示す半導体装置は、高
融点金属としてタングステンを用い、選択ＣＶＤ法によ
ってコンタクトホールの中に埋め込んでいる。同図に示
したように、アンチ・ヒューズを形成していないソース
コンタクトホール上のＡｌ電極４は、カバレッジ率が良
好である。しかし、ドレイン側では、選択ＣＶＤ法によ
り、埋込みタングステン２がアモルファスシリコン層１
上に一様に成長するので、アモルファスシリコン層１の
端部で埋込みタングステン２がオーバーハング状に形成
されてしまう。

【００３２】このため、Ａｌ電極４のカバレッジが不良
となり、第８図の従来例と同様の問題が生じてしまう。
本実施例は、上記問題点を解決したものである。本実施
例による半導体装置の構造を図４を用いて説明する。本
実施例は、ＭＯＳトランジスタのドレインコンタクトホ
ールから導電層を引き出して絶縁膜上にアンチ・ヒュー
ズを形成した半導体装置を示す。

【００３３】半導体基板２０上の酸化膜９により画定さ
れた領域がＭＯＳトランジスタの形成領域である。ゲー
ト電極１０の両側の半導体基板２０上にそれぞれドレイ
ン拡散層６とソース拡散層７とが形成されている。酸化
膜９及びゲート電極１０上に下側絶縁膜１４が形成さ
れ、下側絶縁膜１４上に上側絶縁膜１３が形成されてい
る。ドレイン拡散層６及びソース拡散層７上部には、コ
ンタクトホールが開口されている。

【００３４】ドレイン拡散層６はコンタクトホール内で
導電層１７とコンタクトしている。導電層１７上に厚さ
１００ｎｍ程度の高誘電体層のアモルファスシリコン層
１が形成されている。導電層１７及びアモルファスシリ
コン層１は共に下側絶縁膜１４上部にまで引き出されて
いる。下側絶縁膜１４上及びアモルファスシリコン層１
上に上側絶縁膜１３が形成され、引き出されたアモルフ
ァスシリコン層１上部の上側絶縁膜１３が開口されてス
ルーホールが形成されている。スルーホールは高融点金
属であるタングステンの埋込みタングステン２で埋め込
まれている。埋込みタングステン２上は、ＴｉＮのバリ
アメタル層３を介してＡｌ電極４が形成されている。こ
のようにして、ドレインコンタクトホールから導電層１
７と共にアモルファスシリコン層１を絶縁膜１４上に引
き出してアンチ・ヒューズが形成されている。

【００３５】即ち、本実施例のアンチ・ヒューズは、下
側絶縁膜１４上に引き出された導電層１７と金属電極
３、４につながる埋込みタングステン２との間にアモル
ファスシリコン層１が挟まれた構造となっている。ソー
ス拡散層７上のコンタクトホールには、埋込みタングス
テン２を介してＡｌ電極４が形成されている。

【００３６】本実施例による半導体装置の製造方法の概
略について説明する。まず、下側絶縁膜１４をフォトリ
ソグラフィとエッチングによりパターニングし、ドレイ
ン拡散層６の上にドレインコンタクトホールを開口す
る。このとき、アンチ・ヒューズを形成しないソース拡
散層７側は開口しない。次に、導電層１７をＣＶＤ法又
はＰＶＤ法により全面に被着する。導電層１７の材質
は、Ｗ等の高融点金属、ＷＳｉ等の金属珪化物、或いは
ポリシリコンにリン等をドープしたものでもよい。アモ
ルファスシリコン層１をＣＶＤ法で厚さ１００ｎｍ程度
全面に成長させ、フォトリソグラフィとエッチングによ
りパターニングし図４に示す形状にする。

【００３７】次に、ＢＰＳＧ等の上側絶縁膜１３をＣＶ
Ｄ法により全面成長させた後、フォトリソグラフィとエ
ッチングによりパターニングし、埋込みタングステン２
が埋め込まれるスルーホールを開口する。このとき、同
時に、ソース拡散層７の上にコンタクトホールを開口す
る。次に、両ホールを選択ＣＶＤ法により埋込みタング
ステン２で埋め込む。

【００３８】次に、金属電極を形成する。この例では、
金属電極は、下層のバリアメタル層３と上層のＡｌ電極
４からなる。バリアメタル層３は、埋込みタングステン
２とＡｌ電極４が反応することを防ぐためのもので、そ
の材質はＴｉＮ或いはＴｉＷ等が適している。Ａｌ電極
４の材質は、純粋なＡｌでよく、Ｓｉ、Ｃｕ、Ｔｉ等の
合金でもよい。バリアメタル層３とＡｌ電極４は、順に
スパッタ蒸着した後、フォトリソグラフィとエッチング
により、同時にパターニングする。

【００３９】なお、アモルファスシリコン層１をＣＶＤ
法によって全面成長させた後に、アモルファスシリコン
層１に不純物をイオン注入してもよい。イオン種として
は、リン、ヒ素、ボロン等が適している。ドーズ量は、
１０¹⁴〜１０¹⁶ａｔｍｓ／ｃｍ² 程度とし、注入エネル
ギはイオン種がアモルファスシリコン層１を突き抜けな
い程度とする。イオン注入後に活性化アニールを行って
はならない。アモルファスシリコンが６００℃程度以上
でポリシリコン化してしまうからである。

【００４０】次に、以上のように形成されたアンチ・ヒ
ューズの電気的特性について述べる。アンチ・ヒューズ
を形成するコンタクトホールのサイズは０．８μｍ×
０．８μｍ程度である。初期状態では、Ａｌ電極４とド
レイン拡散層６との間の抵抗値は１００ＭΩ程度と高
く、実質的に電気的に非導通状態になっている。これを
導通させるためには、Ａｌ電極４とドレイン拡散層６と
の間に１０Ｖ程度のパルス電圧を印加すればよい。パル
ス電圧を印加することで、アモルファスシリコン層１の
状態が変化し、Ａｌ電極４とドレイン拡散層６との間の
抵抗値は１５０Ω程度にまで小さくなる。いったんパル
ス電圧を印加した後は、この抵抗値は元に戻ることはな
く、永久に１５０Ω程度のままである。すなわち、アン
チ・ヒューズが書き込まれ、Ａｌ電極４とドレイン拡散
層６とが電気的に導通したことになる。このようにし
て、ＩＣチップ内に多数形成されたアンチ・ヒューズを
書き込むことにより、所望の論理を実現できる。

【００４１】なお、アンチ・ヒューズの書込み電圧、初
期抵抗値、及び書込み後の抵抗値は、アモルファスシリ
コン層１にイオン注入されたイオン種、注入ドーズ量、
アモルファスシリコン層１の膜厚、バリアメタル層３の
材質及び膜厚等を変えることによりコントロールするこ
とができる。例えば、アモルファスシリコン層１にイオ
ン注入した場合、書込み電圧を１０Ｖから８Ｖへ、また
初期抵抗値を変化させずに書き込み後の抵抗値を２００
Ωから１７０Ωへと下げることができる。

【００４２】本発明の第４の実施例による半導体装置を
図５を用いて説明する。本実施例の半導体装置は、多層
配線の層間絶縁膜に、アンチ・ヒューズが組み込まれて
いる。半導体基板２０上に下層配線１２が形成されてい
る。半導体基板２０及び下層配線１２上に下側層間絶縁
膜１６が形成され、下側層間絶縁膜１６上には上側層間
絶縁膜１５が形成されている。下層配線１２上に、下側
層間絶縁膜１６を開口してコンタクトホールが形成され
ている。

【００４３】下層配線１２はコンタクトホール内で導電
層１７とコンタクトしている。導電層１７上には厚さ１
００ｎｍ程度の高誘電体層のアモルファスシリコン層１
が形成されている。導電層１７及びアモルファスシリコ
ン層１は共に下側層間絶縁膜１６上部にまで引き出され
ている。下側層間絶縁膜１６上及びアモルファスシリコ
ン層１上に上側層間絶縁膜１５が形成され、引き出され
たアモルファスシリコン層１上部の上側層間絶縁膜１５
が開口してスルーホールが形成されている。スルーホー
ルは高融点金属であるタングステンの埋込みタングステ
ン２で埋め込まれている。

【００４４】埋込みタングステン２上は、ＴｉＮのバリ
アメタル層３を介して上層配線１１が形成されている。
このようにして下層配線１２のコンタクトホールから導
電層１７と共にアモルファスシリコン層１を下側層間絶
縁膜１６上に引き出してアンチ・ヒューズが形成されて
いる。即ち、本実施例のアンチ・ヒューズは、下側配線
１２とコンタクトして下側層間絶縁膜１６上に引き出さ
れた導電層１７と、上層配線１１につながる埋込みタン
グステン２との間にアモルファスシリコン層１が挟まれ
た構造となっている。

【００４５】下層配線１２の材質は、Ａｌ及びＡｌ合金
のほか、ポリシリコン、金属珪化物、ポリシリコンと金
属珪化物を組合わせたもの、又は高融点金属等でもよ
い。上層配線１１の材質はＡｌまたはＡｌ合金であり、
バリアメタル層３の材質はＴｉＮ、ＴｉＷ等が適してい
る。本実施例のアンチ・ヒューズの形成方法及び電気的
特性は、第３の実施例と同様である。

【００４６】第３及び第４の実施例による半導体装置
は、コンタクトホール又はスルーホールの側壁が絶縁膜
であるため、高融点金属が特異な形状になることなく埋
込まれる。従って、コンタクトホール又はスルーホール
のサイズが１．０μｍ×１．０μｍ程度より小さくて
も、Ａｌ電極はカバレッジよく形成できる。本発明の第
５の実施例による半導体装置を図６を用いて説明する。

【００４７】アモルファスシリコン層１は、ＣＶＤ法で
形成するため、コンタクトホールやスルーホールのサイ
ズが小さくなっても成長させることはできるが、その膜
厚はばらついてしまうので、アンチ・ヒューズの書込み
電圧がばらついてしまう。本実施例は、アンチ・ヒュー
ズの書込み電圧がばらつかないように工夫したものであ
る。

【００４８】本実施例による半導体装置の構造について
説明する。本実施例は、ＭＯＳトランジスタのドレイン
コンタクトホールの中にアンチ・ヒューズを形成した例
である。半導体基板２０上の酸化膜９により画定された
領域がＭＯＳトランジスタの形成領域である。ゲート電
極１０の両側の半導体基板２０上にそれぞれドレイン拡
散層６とソース拡散層７とが形成されている。

【００４９】酸化膜９及びゲート電極１０上に絶縁膜８
が形成され、ドレイン拡散層６及びソース拡散層７上部
にコンタクトホールが開口されている。ドレイン拡散層
６上のコンタクトホール内は、高融点金属であるタング
ステンの埋込みタングステン２で埋め込まれている。埋
込みタングステン２上には、厚さ１００ｎｍ程度の高誘
電体層のアモルファスシリコン層１が形成されている。
アモルファスシリコン層１上にＴｉＮのバリアメタル層
３を介してＡｌ電極４が形成されている。このようにし
てドレインコンタクトホールの中にアンチ・ヒューズが
形成されている。

【００５０】即ち、本実施例のアンチ・ヒューズは、ド
レイン拡散層６につながる埋込みタングステン２とＡｌ
電極４につながるバリアメタル層３との間にアモルファ
スシリコン層１が挟まれた構造となっている。ソース拡
散層７上のコンタクトホールには、エッチングストッパ
５を介してＡｌ電極４が形成されている。

【００５１】埋込みタングステン２は、選択ＣＶＤ法に
よって埋込んでもよいし、全面成長後エッチバックして
コンタクトホール内だけに残す方法で埋込んでもよい。
アモルファスシリコン層１はＣＶＤ法によって全面に成
長し、次にフォトリソグラフィとエッチングによってパ
ターニングして形成する。また、アモルファスシリコン
層１をエッチングしてパターニングする際に、ソース拡
散層７上に形成された埋込みタングステン２がエッチン
グされないように、アモルファスシリコンとタングステ
ンのエッチング選択比を十分大きくとれるエッチング条
件を選ぶ必要がある。

【００５２】なお、アモルファスシリコン層１をＣＶＤ
法により全面成長させた後に、アモルファスシリコン層
１に不純物をイオン注入してもよい。イオン種として
は、リン、ヒ素、ボロン等が適している。ドーズ量は、
１０¹⁴〜１０¹⁶ａｔｍｓ／ｃｍ ² 程度とし、注入エネル
ギはイオン種がアモルファスシリコン層１を突き抜けな
い程度とする。イオン注入後に活性化アニールを行って
はならない。アモルファスシリコンが６００℃程度以上
でポリシリコン化してしまうからである。

【００５３】バリアメタル層３は、アモルファスシリコ
ン層１がＡｌ電極４の中へ溶出することを防ぐもので、
材質はＴｉＮ或いはＴｉＷ等が適している。Ａｌ電極４
の材質は、純粋なＡｌでもよく、Ｓｉ、Ｃｕ、Ｔｉ等の
合金でもよい。バリアメタル層３とＡｌ電極４は、順に
スパッタ蒸着した後、フォトリソグラフィとエッチング
により、同時にパターニングする。

【００５４】次に、以上のように形成されたアンチ・ヒ
ューズの電気的特性について述べる。アンチ・ヒューズ
を形成するコンタクトホールのサイズは０．８μｍ×
０．８μｍ程度である。初期状態では、Ａｌ電極４とド
レイン拡散層６との間の抵抗値は１００ＭΩ程度と高
く、実質的に電気的に非導通状態になっている。これを
導通させるためには、Ａｌ電極４とドレイン拡散層６と
の間に１０Ｖ程度のパルス電圧を印加すればよい。パル
ス電圧を印加することで、アモルファスシリコン層１の
状態が変化し、Ａｌ電極４とドレイン拡散層６との間の
抵抗値は１５０Ω程度にまで小さくなる。いったんパル
ス電圧を印加した後は、この抵抗値は元に戻ることはな
く、永久に１５０Ω程度のままである。すなわち、アン
チ・ヒューズが書き込まれ、Ａｌ電極４とドレイン拡散
層６とが電気的に導通したことになる。このようにし
て、ＩＣチップ内に多数形成されたアンチ・ヒューズを
書き込むことにより、所望の論理を実現できる。

【００５５】なお、アンチ・ヒューズの書込み電圧、初
期抵抗値、及び書込み後の抵抗値は、アモルファスシリ
コン層１にイオン注入されたイオン種、注入ドーズ量、
アモルファスシリコン層１の膜厚、バリアメタル層３の
材質及び膜厚等を変えることによりコントロールするこ
とができる。例えば、アモルファスシリコン層１にイオ
ン注入した場合、書込み電圧を１０Ｖから８Ｖへ、また
初期抵抗値を変化させずに書き込み後の抵抗値を２００
Ωから１７０Ωへと下げることができる。

【００５６】本発明の第６の実施例による半導体装置を
図７を用いて説明する。本実施例の半導体装置は、多層
配線のスルーホールの中に、アンチ・ヒューズを形成し
た例である。半導体基板２０上に下層配線１２が形成さ
れている。半導体基板２０及び下層配線１２上に絶縁膜
８が形成され、下層配線１２上にスルーホールが形成さ
れている。

【００５７】下層配線１２上のスルーホール内は、埋込
みタングステン２が埋め込まれている。埋込みタングス
テン２上には、厚さ１００ｎｍ程度の高誘電体層のアモ
ルファスシリコン層１が形成されている。アモルファス
シリコン層１上には、ＴｉＮのバリアメタル層３を介し
て上層配線１１が形成されている。このようにしてスル
ーホールの中にアンチ・ヒューズが形成されている。

【００５８】即ち、本実施例のアンチ・ヒューズは、下
層配線１２につながる埋込みタングステン２と上層配線
１１につながるバリアメタル層３との間にアモルファス
シリコン層１が挟まれた構造となっている。下層配線１
２の材質は、Ａｌ及びＡｌ合金のほか、ポリシリコン、
金属珪化物、ポリシリコンと金属珪化物を組合わせたも
の、又は高融点金属等でもよい。上層配線１１の材質は
ＡｌまたはＡｌ合金であり、バリアメタル層３の材質は
ＴｉＮ、ＴｉＷ等が適している。

【００５９】本実施例のアンチ・ヒューズの形成方法及
び電気的特性は、第５の実施例と同様である。第５及び
第６の実施例による半導体装置は、コンタクトホール又
はスルーホールの中に高融点金属が埋込まれているた
め、コンタクトホール又はスルーホールの周りの絶縁膜
の表面と、高融点金属の表面との段差は小さい。従っ
て、高融点金属の上に形成されるアンチ・ヒューズの形
状は、極めて平坦に近いものになる。このため、コンタ
クトホール又はスルーホールのサイズが１．０μｍ×
１．０μｍ程度より小さくても、Ａｌ電極はカバレッジ
よく形成でき、高誘電体層の膜厚がばらつくこともな
い。

【００６０】本発明は、上記実施例に限らず種々の変形
が可能である。例えば、上記実施例においては、ＭＯＳ
トランジスタと組合わせて形成されたアンチ・ヒューズ
構造を示したが、バイポーラトランジスタやＢｉＣＭＯ
Ｓ構造と組合わせても、本発明のアンチ・ヒューズ構造
を実現することができる。また、上記実施例は、ＦＰＧ
Ａについて説明したが、他の半導体素子、例えばＰＲＯ
Ｍ素子等に対しても応用することができる。

【００６１】

【発明の効果】以上の通り、本発明によれば、サブミク
ロンルール或いはハーフミクロンルールで形成された素
子構造の中に、アンチ・ヒューズを作り込むことがで
き、ＦＰＧＡの高集積化及び高速化に大いに寄与する。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるアンチ・ヒューズ
構造を有する半導体装置を示す図である。

【図２】本発明の第２の実施例によるアンチ・ヒューズ
構造を有する半導体装置を示す図である。

【図３】本発明の第３の実施例を説明するための図であ
る。

【図４】本発明の第３の実施例によるアンチ・ヒューズ
構造を有する半導体装置を示す図である。

【図５】本発明の第４の実施例によるアンチ・ヒューズ
構造を有する半導体装置を示す図である。

【図６】本発明の第５の実施例によるアンチ・ヒューズ
構造を有する半導体装置を示す図である。

【図７】本発明の第６の実施例によるアンチ・ヒューズ
構造を有する半導体装置を示す図である。

【図８】従来のアンチ・ヒューズ構造を有する半導体装
置を示す図である。

【符号の説明】

１…アモルファスシリコン層 ２…埋込みタングステン ３…バリアメタル層 ４…Ａｌ電極 ５…エッチングストッパ ６…ドレイン拡散層 ７…ソース拡散層 ８…絶縁膜 ９…酸化膜 １０…ゲート電極 １１…上層配線 １２…下層配線 １３…上側絶縁膜 １４…下側絶縁膜 １５…上側層間絶縁膜 １６…下側層間絶縁膜 １７…導電層 ２０…半導体基板

───────────────────────────────────────────────────── フロントページの続き (72)発明者 近藤 哲朗 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 関根 弘昭 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 久保 聡克 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 大槻 雅也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板に形成された導電性領域と、 前記半導体基板及び前記導電性領域上に形成された絶縁
   膜と、 前記導電性領域上の前記絶縁膜に形成された開口部と、 前記開口部底部の前記導電性領域上に形成された高誘電
   体層と、 前記開口部の前記高誘電体層上に埋込まれた高融点金属
   と、 前記高融点金属上に形成されたバリアメタル層と、 前記バリアメタル層上に形成された金属電極とを有する
   ことを特徴とする半導体装置。
2. 【請求項２】 半導体基板と、 前記半導体基板に形成された導電性領域と、 前記半導体基板上に形成された第１の絶縁膜と、 前記導電性領域上の前記第１の絶縁膜に形成された第１
   の開口部と、 前記第１の開口部底部の前記導電性領域と接し、前記第
   １の開口部から前記第１の絶縁膜上部表面まで引き出さ
   れた引出し部を有する導電層と、 前記導電層上に形成された高誘電体層と、 前記高誘電体層及び前記第１の絶縁膜上に形成された第
   ２の絶縁膜と、 前記引出し部上の前記高誘電体層上に開口された第２の
   開口部と、 前記第２の開口部に埋込まれた高融点金属と、 前記高融点金属上に形成されたバリアメタル層と、 前記バリアメタル層上に形成された金属電極とを有する
   ことを特徴とする半導体装置。
3. 【請求項３】 半導体基板と、 前記半導体基板に形成された導電性領域と、 前記半導体基板及び前記導電性領域上に形成された絶縁
   膜と、 前記導電性領域上の前記絶縁膜に形成された開口部と、 前記開口部に埋込まれた高融点金属と、 前記高融点金属上に形成された高誘電体層と、 前記高誘電体層上に形成されたバリアメタル層と、 前記バリアメタル層上に形成された金属電極とを有する
   ことを特徴とする半導体装置。
4. 【請求項４】 請求項１乃至３のいずれかに記載の半導
   体装置において、 前記高誘電体層は、アモルファスシリコン層であること
   を特徴とする半導体装置。
5. 【請求項５】 請求項１乃至３のいずれかに記載の半導
   体装置において、 前記高誘電体層は、不純物をイオン注入したアモルファ
   スシリコン層であることを特徴とする半導体装置。